JPS60134362A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS60134362A JPS60134362A JP58241905A JP24190583A JPS60134362A JP S60134362 A JPS60134362 A JP S60134362A JP 58241905 A JP58241905 A JP 58241905A JP 24190583 A JP24190583 A JP 24190583A JP S60134362 A JPS60134362 A JP S60134362A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- memory
- information
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリ装置において、特にメモリ障害アドレス
の収集や障害時のログアウト等に好適なメモリ装置に関
する。
の収集や障害時のログアウト等に好適なメモリ装置に関
する。
従来、メモリ装置障害時、障害のあったアドレスを退避
させ、この退避した障害アドレスを外部からスキャン・
アウト動作拠より収集するということが行なわれている
ので、スキャン動作のためメモリアクセス動作を止める
必要がある。また、障害時のログアウトもスキャン・ア
ウト動作により行なわれる。
させ、この退避した障害アドレスを外部からスキャン・
アウト動作拠より収集するということが行なわれている
ので、スキャン動作のためメモリアクセス動作を止める
必要がある。また、障害時のログアウトもスキャン・ア
ウト動作により行なわれる。
しかし、スキャン動作はメモリアクセス動作に比べて多
大の時間を要する為、この間に発生したチャネル制御装
置等からのメモリアクセス要求は待たされオーバラン発
生の頻度が大きくなる欠点があった。
大の時間を要する為、この間に発生したチャネル制御装
置等からのメモリアクセス要求は待たされオーバラン発
生の頻度が大きくなる欠点があった。
従って本発明は従来技術の問題点を解決するものであり
、本発明の目的は、メモリアクセス要求が待たされるこ
とによるオーバラン発生を抑えることにある。
、本発明の目的は、メモリアクセス要求が待たされるこ
とによるオーバラン発生を抑えることにある。
上述の目的を達成する本発明の特徴は、メモリ装置内の
レジスタへの読み書きを行なう場合にはそのために必要
な情報をメモリアクセス時メモリアクセスト元から送ら
れるアドレス情報の代りに与え、メモリアクセスと同様
のリクエスト受は付は手続きでメモリ装置内部レジスタ
のり−ド／ライト動作を行なうことにある。
レジスタへの読み書きを行なう場合にはそのために必要
な情報をメモリアクセス時メモリアクセスト元から送ら
れるアドレス情報の代りに与え、メモリアクセスと同様
のリクエスト受は付は手続きでメモリ装置内部レジスタ
のり−ド／ライト動作を行なうことにある。
以下図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例の概略の構成図である。同図
において、１はメモリ装置、２は各メモリリクエスト１
１−１〜ｎ を所定の優先順位に従って受け付けるリク
エスト受付回路、３はリクエスト元からのアドレス情報
を格納するアドレスレジスタ、６はメモリアクセスを制
御するメモリアクセス制御回路、７はメモリ装置内部レ
ジスタのリード／ライト制御をするレジスタ制御回路、
１０はアドレス及びデータが転送される双方向性の情報
線、９は書き込みデータレジスタ、１６−１〜ｎはメモ
リ装置内の制御用レジスタ、２１はメモリ本体をそれぞ
れ示す。
において、１はメモリ装置、２は各メモリリクエスト１
１−１〜ｎ を所定の優先順位に従って受け付けるリク
エスト受付回路、３はリクエスト元からのアドレス情報
を格納するアドレスレジスタ、６はメモリアクセスを制
御するメモリアクセス制御回路、７はメモリ装置内部レ
ジスタのリード／ライト制御をするレジスタ制御回路、
１０はアドレス及びデータが転送される双方向性の情報
線、９は書き込みデータレジスタ、１６−１〜ｎはメモ
リ装置内の制御用レジスタ、２１はメモリ本体をそれぞ
れ示す。
第２図は第１図の実施例におけるアドレス情報の構成の
例を表わす図であり、（ａ）はメモリアクセス時の構成
、（ｂ）はメモリ装置の制御動作時の構成である。制御
識別ビット１６はメモリアクセス時にメモリアドレスと
して使用しないビット位置を使用する。制御識別ビット
が１０”であればメモリアクセス時の構成となり、アド
レス情報はメモリアドレスを表わす。制御識別ビットが
“１“ならばメモリ装置の制御動作時の構成となる。制
御動作時は制御コマンド１４とレジスタアドレス１５が
他にこのアドレス情□報中に含まれる。
例を表わす図であり、（ａ）はメモリアクセス時の構成
、（ｂ）はメモリ装置の制御動作時の構成である。制御
識別ビット１６はメモリアクセス時にメモリアドレスと
して使用しないビット位置を使用する。制御識別ビット
が１０”であればメモリアクセス時の構成となり、アド
レス情報はメモリアドレスを表わす。制御識別ビットが
“１“ならばメモリ装置の制御動作時の構成となる。制
御動作時は制御コマンド１４とレジスタアドレス１５が
他にこのアドレス情□報中に含まれる。
通常のメモリアクセスの動作は以下のようである。
メモリリクエスト１１がリクエスト受付回路２で受け付
けられると情報線１０から第２図（ａ）に示すアドレス
情報が送られる。ビット１６はＷｏ−であるからアンド
ゲート４が開きメモリアクセス判断回路６が動作する。
けられると情報線１０から第２図（ａ）に示すアドレス
情報が送られる。ビット１６はＷｏ−であるからアンド
ゲート４が開きメモリアクセス判断回路６が動作する。
その制御によりアドレスレジスタ６のアドレスがメモリ
本体２１に与えられ、読み出しが指定されたときはアド
レスレジスタ３のアドレスのデータがメモリ本体２１か
ら読み出され、アンドゲート１９を通ってドライバ１８
から情報線１０へ送出される０また書き込みのときはリ
クエスト元から書き込みデータがレジスタ９に信号線１
０を通して格納されており、これがアドレスレジスタ３
のアドレスで示される位置に書き込まれる。
本体２１に与えられ、読み出しが指定されたときはアド
レスレジスタ３のアドレスのデータがメモリ本体２１か
ら読み出され、アンドゲート１９を通ってドライバ１８
から情報線１０へ送出される０また書き込みのときはリ
クエスト元から書き込みデータがレジスタ９に信号線１
０を通して格納されており、これがアドレスレジスタ３
のアドレスで示される位置に書き込まれる。
次に制御動作について説明する。
上述と同様リクエスト１１が出され、受は付けられると
第２図（ｂ）で示すアドレス情報がアドレスレジスタ３
にセットされる。このときはビット１３が１１！のため
アンドゲート５が開き、レジスタ制御回路７が動作する
。レジスタ１６へのデータのセットの場合は次のような
動作が遂行される。データレジスタ９ヘレジスタ１６ヘ
セツトすべきデータが情報線１０を通して格納されてい
る。そのデータはレジスタ１６のすべてに与えられてい
る。アドレスレジスタ３上のレジスタアドレス１５がデ
コーダ８によって、アンドゲート２０−１〜ｎのいずれ
か１つに選択信号が与えられる。一方制御コマント１″
４はレジスタ制御回路７に与えられている。制御コマン
ド１４がレジスタ１６へのデータのセットを示すときは
信号線２２にセット信号が出される。こうしてレジスタ
アドレス１５によって示されるレジスタにデータレジス
タ９のデータがセットされる。
第２図（ｂ）で示すアドレス情報がアドレスレジスタ３
にセットされる。このときはビット１３が１１！のため
アンドゲート５が開き、レジスタ制御回路７が動作する
。レジスタ１６へのデータのセットの場合は次のような
動作が遂行される。データレジスタ９ヘレジスタ１６ヘ
セツトすべきデータが情報線１０を通して格納されてい
る。そのデータはレジスタ１６のすべてに与えられてい
る。アドレスレジスタ３上のレジスタアドレス１５がデ
コーダ８によって、アンドゲート２０−１〜ｎのいずれ
か１つに選択信号が与えられる。一方制御コマント１″
４はレジスタ制御回路７に与えられている。制御コマン
ド１４がレジスタ１６へのデータのセットを示すときは
信号線２２にセット信号が出される。こうしてレジスタ
アドレス１５によって示されるレジスタにデータレジス
タ９のデータがセットされる。
レジスタ１６からデータを読み出す場合は次のようであ
る。このとき制御コマンド１４は読み出しを指示するも
のがセットされている。デコーダ８の出力はアンドゲー
ト１７−１〜ｎにも与えられている。またレジスタ１６
−１〜ｎのデータはアンドゲート１７−１〜ｎにそれぞ
れ与えられている。レジスタ制御回路７は制御コマンド
１４に従って信号線２６に読み出し信号を出す。その結
果レジスタアドレス１５で示されたレジスタ１６の１つ
のデータがアンドゲート１７の対応する１つを通り、ド
ライバ１日により情報線１０へ転送される。
る。このとき制御コマンド１４は読み出しを指示するも
のがセットされている。デコーダ８の出力はアンドゲー
ト１７−１〜ｎにも与えられている。またレジスタ１６
−１〜ｎのデータはアンドゲート１７−１〜ｎにそれぞ
れ与えられている。レジスタ制御回路７は制御コマンド
１４に従って信号線２６に読み出し信号を出す。その結
果レジスタアドレス１５で示されたレジスタ１６の１つ
のデータがアンドゲート１７の対応する１つを通り、ド
ライバ１日により情報線１０へ転送される。
以上のような方法によって、メモリ装置内部レジスタの
リード／ライト動作をメモリアクセスと同様の手続きで
行うことにより、他リクエスト装置に対するオーバラン
等の悪影響を最小限にでき、制限なくレジスタリード動
作が使用できる。
リード／ライト動作をメモリアクセスと同様の手続きで
行うことにより、他リクエスト装置に対するオーバラン
等の悪影響を最小限にでき、制限なくレジスタリード動
作が使用できる。
以上詳細に説明したように本発明によれば、メモリ障害
アドレスの収集や障害アドレスのログアウトをスキャン
動作により行う従来の方法に比較して、メモリアクセス
と同様の手続きで行う手段を与えるものであり、他゛装
置のリクエストに悪影響を与えることなくメモリ装置内
部レジスタのリード／ライトができる。また、本発明に
よると、制御識別情報としてアドレス情報の１ビツトを
使用して、アドレス情報の有効利用を極めて容易に実現
できるという格別の効果が得られる。
アドレスの収集や障害アドレスのログアウトをスキャン
動作により行う従来の方法に比較して、メモリアクセス
と同様の手続きで行う手段を与えるものであり、他゛装
置のリクエストに悪影響を与えることなくメモリ装置内
部レジスタのリード／ライトができる。また、本発明に
よると、制御識別情報としてアドレス情報の１ビツトを
使用して、アドレス情報の有効利用を極めて容易に実現
できるという格別の効果が得られる。
第１図は本発明の一実施例の概略図、第２図はＭ１図の
実施例におけるアドレス情報の構成図である。 １・・・メモリ装置、２−・リクエスト受付は回路、３
・・・アドレスレジスタ、４．５・・ＡＮＤゲ−）、６
・・・メモリアクセス制御回路、７・・レジスタ制御回
路、８・・デコータ゛、９・・・ライトデータレジスタ
、１０・・・バス、１１−１〜ｎ・・・リクエスト、１
２・・・起動信号、１３・・・制御識別ビット、１４・
・・制御コマンド、１５・・・レジスタアドレス、１６
−１〜ｎ・・レジスタ。 代理人弁理士 高 橋 明 夫
実施例におけるアドレス情報の構成図である。 １・・・メモリ装置、２−・リクエスト受付は回路、３
・・・アドレスレジスタ、４．５・・ＡＮＤゲ−）、６
・・・メモリアクセス制御回路、７・・レジスタ制御回
路、８・・デコータ゛、９・・・ライトデータレジスタ
、１０・・・バス、１１−１〜ｎ・・・リクエスト、１
２・・・起動信号、１３・・・制御識別ビット、１４・
・・制御コマンド、１５・・・レジスタアドレス、１６
−１〜ｎ・・レジスタ。 代理人弁理士 高 橋 明 夫
Claims (1)
- メモリリクエスト受付回路と前記メモリリクエスト受付
回路により受け付けられたリクエスト元からのアドレス
情報を格納するアト７スレジスタとを有し、該アドレス
レジスタのアドレスによってメモリアクセスが行なわれ
るメモリ装置において、前記メモリ装置は更に内蔵する
レジスタにデータを選択的に読み、書きする制御手段を
有し、前記アドレスレジスタには前記レジスタへの読み
書き時に前記レジスタを指定する情報及びレジスタへの
読み書きであることを示す情報を含む制御情報がセット
され、前記制御手段は前記アドレスレジスタレジスタに
セッｌトされた制御情報に従って前記レジスタへの読み
書きの制御を行なうことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241905A JPS60134362A (ja) | 1983-12-23 | 1983-12-23 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241905A JPS60134362A (ja) | 1983-12-23 | 1983-12-23 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134362A true JPS60134362A (ja) | 1985-07-17 |
Family
ID=17081294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241905A Pending JPS60134362A (ja) | 1983-12-23 | 1983-12-23 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7738051B2 (en) | 2005-11-17 | 2010-06-15 | Samsung Mobile Display Co., Ltd. | Portable display device |
-
1983
- 1983-12-23 JP JP58241905A patent/JPS60134362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7738051B2 (en) | 2005-11-17 | 2010-06-15 | Samsung Mobile Display Co., Ltd. | Portable display device |
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