JPS60105068A - 局デ−タ記憶装置制御方式 - Google Patents
局デ−タ記憶装置制御方式Info
- Publication number
- JPS60105068A JPS60105068A JP21180683A JP21180683A JPS60105068A JP S60105068 A JPS60105068 A JP S60105068A JP 21180683 A JP21180683 A JP 21180683A JP 21180683 A JP21180683 A JP 21180683A JP S60105068 A JPS60105068 A JP S60105068A
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- JP
- Japan
- Prior art keywords
- bus
- processor
- station data
- main processor
- circuit
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は主プロセツサが局データ記憶装置やλら読出し
た局データをプロセッサバスを介してローカルプロセッ
サに転送し各サブシステムの制御を実行させる分散処理
システムの局データ記憶装置制御方式に関する。
た局データをプロセッサバスを介してローカルプロセッ
サに転送し各サブシステムの制御を実行させる分散処理
システムの局データ記憶装置制御方式に関する。
従来の局データ記憶装置制御方式は局データ記憶装置が
主プロセツサにプロセッサバスを介して接続されるか若
しくは主プロセツサに内蔵されて制御される方式である
。
主プロセツサにプロセッサバスを介して接続されるか若
しくは主プロセツサに内蔵されて制御される方式である
。
従来の構成例について第１図（ａｌ及び（ｂ）を参照し
て説明する。第１図（ａ）において、ローカルプロセッ
サ（ＬＰ）１１はプロセッサバスコントローラ（ＰＢＣ
）１２を持つプロセッサバス１３を介して、又局データ
記憶装置（ＤＭ）１４０もプロセッサバス１３を介して
、それぞれ主プロセツサ（ＭＰ）１５０と接続される。
て説明する。第１図（ａ）において、ローカルプロセッ
サ（ＬＰ）１１はプロセッサバスコントローラ（ＰＢＣ
）１２を持つプロセッサバス１３を介して、又局データ
記憶装置（ＤＭ）１４０もプロセッサバス１３を介して
、それぞれ主プロセツサ（ＭＰ）１５０と接続される。
この例によるときは、主プロセツサ情報授受がローカル
ブ、ロセッサ及び局データ記憶装置の両者共にプロセッ
サバスを経由することによシプロセッサバスの負荷が大
きく、従ってシステムの処理能力が低下する。
ブ、ロセッサ及び局データ記憶装置の両者共にプロセッ
サバスを経由することによシプロセッサバスの負荷が大
きく、従ってシステムの処理能力が低下する。
又、第１図（ｂ）においてローカルプロセッサ（ＬＰ）
１１は第１図（ａ）同様プロセッサバスコントローラ（
ＰＢＣ）１２を持つプロセッサバス１３を介して主プロ
セツサ（ＭＰ） １ｓ１と接続されるが、局データ記憶
装置（ＤＭ）１４１は主プロセツサ（ＭＰ）１１５１に
内蔵され、従ってプロセッサバス１３の負荷は減少する
が局データ記憶袋Ｂ（ＤＭ）１４１の数が主プロセツサ
（ＭＰ）１５１の数だけ設備されると共に局データ記憶
装置の使用能率が低下し経済性が悪化するという、それ
ぞれの問題点があったＯ 本発明の目的は、複数の主プロセツサをこの主プロセツ
サよシ少い数の局データ記憶装置と、プロセッサバスと
は別の入出力バス機能を持つデータメモリバスな介して
接続することによシ上記問題点を解決し、プロセッサバ
スの負荷の軽減及びシステムの経済性の改善が得られる
局データ記憶装置制御方式を提供することにある。
１１は第１図（ａ）同様プロセッサバスコントローラ（
ＰＢＣ）１２を持つプロセッサバス１３を介して主プロ
セツサ（ＭＰ） １ｓ１と接続されるが、局データ記憶
装置（ＤＭ）１４１は主プロセツサ（ＭＰ）１１５１に
内蔵され、従ってプロセッサバス１３の負荷は減少する
が局データ記憶袋Ｂ（ＤＭ）１４１の数が主プロセツサ
（ＭＰ）１５１の数だけ設備されると共に局データ記憶
装置の使用能率が低下し経済性が悪化するという、それ
ぞれの問題点があったＯ 本発明の目的は、複数の主プロセツサをこの主プロセツ
サよシ少い数の局データ記憶装置と、プロセッサバスと
は別の入出力バス機能を持つデータメモリバスな介して
接続することによシ上記問題点を解決し、プロセッサバ
スの負荷の軽減及びシステムの経済性の改善が得られる
局データ記憶装置制御方式を提供することにある。
本発明による局データ記憶装置制御方式は、複数のロー
カルプロセッサにプロセッサバスを介して接続される複
数の主プロセツサとこれら複数の主プロセツサにデータ
メモリバスを介して接続され且つ前記主プロセツサの数
よシ少ない局データ記憶装置とを備え、この局デ〜り記
憶装置は前記主プロセツサから起動され且つ自己の使用
を許可するときはこの使用許可した主プロセツサの番号
を記憶し、次いで前記局データ記憶装置が前記データメ
モリバスを介して前記主プロセツサから記憶された前記
主プロセツサ番号と同一の主プロセツサ番号並びに自己
の局データ記憶装置が含む記憶回路のメモリアドレスを
受信したときは指令情報としての読出信号に対して前記
メモリアドレスからデータを読出す一方指令情報として
の書込信号に対して前記メモリアドレスに受信したデー
タを書込むことを特徴とする。
カルプロセッサにプロセッサバスを介して接続される複
数の主プロセツサとこれら複数の主プロセツサにデータ
メモリバスを介して接続され且つ前記主プロセツサの数
よシ少ない局データ記憶装置とを備え、この局デ〜り記
憶装置は前記主プロセツサから起動され且つ自己の使用
を許可するときはこの使用許可した主プロセツサの番号
を記憶し、次いで前記局データ記憶装置が前記データメ
モリバスを介して前記主プロセツサから記憶された前記
主プロセツサ番号と同一の主プロセツサ番号並びに自己
の局データ記憶装置が含む記憶回路のメモリアドレスを
受信したときは指令情報としての読出信号に対して前記
メモリアドレスからデータを読出す一方指令情報として
の書込信号に対して前記メモリアドレスに受信したデー
タを書込むことを特徴とする。
次に、本発明を実施例によシ図面を参照して説明する。
第２図は、本発明の局データ記憶装置制御方式の一実施
例を示す装置接続図である。第２図において、ローカル
プロセッサ（ＬＰ）１１がプロセッサバスコントローラ
（ＰＢＣ）１２ ｆ持つプロセッサバス１３を介して主
プロセツサ（ＭＰ）２５と接続されていることは第１図
（ａ）及び（ｂ）と同様である。本実施例では局データ
記憶装置（ＤＭ）２４がプロセッサバス１３とは別に設
けられ且つ入出力バス機能を持つデータメモリバス２３
を介して主プロセツサ（ＭＰ）２５と接続される。局デ
ータ記憶装置（ＤＭ）２４は入出力バスに対する入出力
装置と同様データメモリバス２３上の主プロセツサ（Ｍ
Ｐ）２５の信号を取込むことにより接続と情報の授受と
が行われる。
例を示す装置接続図である。第２図において、ローカル
プロセッサ（ＬＰ）１１がプロセッサバスコントローラ
（ＰＢＣ）１２ ｆ持つプロセッサバス１３を介して主
プロセツサ（ＭＰ）２５と接続されていることは第１図
（ａ）及び（ｂ）と同様である。本実施例では局データ
記憶装置（ＤＭ）２４がプロセッサバス１３とは別に設
けられ且つ入出力バス機能を持つデータメモリバス２３
を介して主プロセツサ（ＭＰ）２５と接続される。局デ
ータ記憶装置（ＤＭ）２４は入出力バスに対する入出力
装置と同様データメモリバス２３上の主プロセツサ（Ｍ
Ｐ）２５の信号を取込むことにより接続と情報の授受と
が行われる。
第３図は第２図における局データ記憶袋ｆｉｔ（ＤＭ）
２４の一実施例を示す機能ブロック図である。第３図を
、第２図を併せ参照して説明する。第３図において、○
印の番号は動作ステップ番号を示し注二十ＡＯ−Ａ盾１
１−＋亀ＴＩ＋ ｒｆｆｌｋｌ Ｌ層ｌ−ゆ東７ 戸ハ
凸印妥記に併記された情報はその動作ステップで移動す
る情報を示す。まず、アドレス端子３１１．指令端子３
１２．データ端子３１３はそれぞれアドレス情報、指令
情報、データ情報をデータメモリバス２３から取出し、
又はデータメモリバスへ送出する。デコード回路３２０
はアドレス端子３１１から受信した情報を局データ記憶
装置（ＤＭ）２４内部の信号形式に変換して出力する。
２４の一実施例を示す機能ブロック図である。第３図を
、第２図を併せ参照して説明する。第３図において、○
印の番号は動作ステップ番号を示し注二十ＡＯ−Ａ盾１
１−＋亀ＴＩ＋ ｒｆｆｌｋｌ Ｌ層ｌ−ゆ東７ 戸ハ
凸印妥記に併記された情報はその動作ステップで移動す
る情報を示す。まず、アドレス端子３１１．指令端子３
１２．データ端子３１３はそれぞれアドレス情報、指令
情報、データ情報をデータメモリバス２３から取出し、
又はデータメモリバスへ送出する。デコード回路３２０
はアドレス端子３１１から受信した情報を局データ記憶
装置（ＤＭ）２４内部の信号形式に変換して出力する。
使用許可回路３３０はデコード回路３２０から起動信号
及び復旧信号を受け自己の局データ記憶装置（ＤＭ）２
４が使用可か不可かを、許可信号又は不可信号若しくは
抹消信号として出力する。プロセッサ番号受信回路３４
０はデコード回路３２０から主プロセツサ番号を受信し
て、プロセッサ番号記憶識別回路３５０に転送し、又前
記主プロセツサ番号を抹消信号の受信で抹消する。プロ
セッサ番号記憶識別回路３５０は使用許可回路３３０か
ら許可信号を受けてプロセッサ番号受信回路３４０から
の主プロセツサ番号を記憶するか、又は主プロセツサ番
号が記憶されているときは記憶された番号と転送された
番号との一致を識別し、通常の一致のときは指令情報の
ゲートを開く開門信号を送出する一方復旧時には抹消信
号を送出する。メモリ制御回路３６０はプロセッサ番号
記憶識別回路３５０からの開門信号を受け使用許可回路
３３０からの許可信号によシ指令端子３１２からの読出
／書込信号を受信して記憶回路３７０に制御信号を出力
する。記憶回路３７０はメモリ制御回路３６０からの制
御信号によりデコード回路３２０からのメモリアドレス
情報を受けると共に読出信号及び書込信号のそれぞれに
対して読出データの送出及び書込データの受入を実行す
る。
及び復旧信号を受け自己の局データ記憶装置（ＤＭ）２
４が使用可か不可かを、許可信号又は不可信号若しくは
抹消信号として出力する。プロセッサ番号受信回路３４
０はデコード回路３２０から主プロセツサ番号を受信し
て、プロセッサ番号記憶識別回路３５０に転送し、又前
記主プロセツサ番号を抹消信号の受信で抹消する。プロ
セッサ番号記憶識別回路３５０は使用許可回路３３０か
ら許可信号を受けてプロセッサ番号受信回路３４０から
の主プロセツサ番号を記憶するか、又は主プロセツサ番
号が記憶されているときは記憶された番号と転送された
番号との一致を識別し、通常の一致のときは指令情報の
ゲートを開く開門信号を送出する一方復旧時には抹消信
号を送出する。メモリ制御回路３６０はプロセッサ番号
記憶識別回路３５０からの開門信号を受け使用許可回路
３３０からの許可信号によシ指令端子３１２からの読出
／書込信号を受信して記憶回路３７０に制御信号を出力
する。記憶回路３７０はメモリ制御回路３６０からの制
御信号によりデコード回路３２０からのメモリアドレス
情報を受けると共に読出信号及び書込信号のそれぞれに
対して読出データの送出及び書込データの受入を実行す
る。
次に、第４図（ａＪ及び（ｂ）のフローチャートを参照
して、第３図の動作手順について説明する。まず、アド
レス端子３１１からデコード回路３２０に主プロセツサ
番号情報及び起動信号が入力（動作ステップの）したと
き、起動信号は使用許可回路３３０へ（動作ステップ■
）、又主プロセツサ番号は番号受信回路３４０へ（動作
ステップ■）転送される。起動信号を受信した使用許可
回路３３０は局データ記憶装置（ＤＭ）が使用許可可能
な状態のとき、使用許可信号を番号記憶識別回路３５０
及びメモリ制御回路３６０並びにデータ端子３１３に送
出し動作ステップ■）する。使用許可信号を受信した番
号記憶識別回路３５０は番号受信回路３４０から主プロ
セツサ番号を受信して記憶（動作ステップ■）する。一
方、局データ記憶装置（ＤＭ’）が不許可のときは、使
用許可回路３３０から番号受信回路３４０へ抹消信号が
送出され番号受信回路３４０で受信した主プロセツサ番
号が抹消（動作ステップ■）される。次に主プロセツサ
番号情報及びメモリアドレス情報がアドレス端子３１１
からデコード回路３２０に入力（動作ステップの）した
とき、同時に読出信号が指令端子３１２に入力（動作ス
テップ■）し、主プロセツサ番号に番号受信回路３４０
で受信（動作ステップ■）される。番号記憶識別回路３
５０が主プロセツサ番号を前記動作ステップ■で記憶し
ているとき動作ステップ■で受信した番号との一致を識
別（動作ステップ［株］）シ、不一致を識別したときは
抹消信号を番号受信回路３４０に送出して受信した主プ
ロセツサ番号を抹消（動作ステップ０）する。一方、番
号の一致を識別したときは、メモリ制御回路３６０にゲ
ートを開かせる開門信号を送出（動作ステップ＠）する
。メモリ制御回路３６０はこの開門信号によシ前述の動
作ステップ■の許可信号と動作ステップ■の読出信号と
の受信条件で記憶回路３７０に記憶されたデータを読出
す制御信号を記憶回路３７０に送出（動作ステップ◎）
する。記憶回路３７０は、デコード回路３２０が前記動
作ステップ■で受信したメモリアドレスを受信（動作ス
テップ＠）Ｌ、このアドレスに記憶されたデータを読出
（動作ステップ［相］）する。所定のデータを得た主プ
ロセツサ（ＭＰ）が送出した復旧信号は主プロセツサ番
号と共にアドレス端子３１１から入力（動作ステップ［
相］）する。
して、第３図の動作手順について説明する。まず、アド
レス端子３１１からデコード回路３２０に主プロセツサ
番号情報及び起動信号が入力（動作ステップの）したと
き、起動信号は使用許可回路３３０へ（動作ステップ■
）、又主プロセツサ番号は番号受信回路３４０へ（動作
ステップ■）転送される。起動信号を受信した使用許可
回路３３０は局データ記憶装置（ＤＭ）が使用許可可能
な状態のとき、使用許可信号を番号記憶識別回路３５０
及びメモリ制御回路３６０並びにデータ端子３１３に送
出し動作ステップ■）する。使用許可信号を受信した番
号記憶識別回路３５０は番号受信回路３４０から主プロ
セツサ番号を受信して記憶（動作ステップ■）する。一
方、局データ記憶装置（ＤＭ’）が不許可のときは、使
用許可回路３３０から番号受信回路３４０へ抹消信号が
送出され番号受信回路３４０で受信した主プロセツサ番
号が抹消（動作ステップ■）される。次に主プロセツサ
番号情報及びメモリアドレス情報がアドレス端子３１１
からデコード回路３２０に入力（動作ステップの）した
とき、同時に読出信号が指令端子３１２に入力（動作ス
テップ■）し、主プロセツサ番号に番号受信回路３４０
で受信（動作ステップ■）される。番号記憶識別回路３
５０が主プロセツサ番号を前記動作ステップ■で記憶し
ているとき動作ステップ■で受信した番号との一致を識
別（動作ステップ［株］）シ、不一致を識別したときは
抹消信号を番号受信回路３４０に送出して受信した主プ
ロセツサ番号を抹消（動作ステップ０）する。一方、番
号の一致を識別したときは、メモリ制御回路３６０にゲ
ートを開かせる開門信号を送出（動作ステップ＠）する
。メモリ制御回路３６０はこの開門信号によシ前述の動
作ステップ■の許可信号と動作ステップ■の読出信号と
の受信条件で記憶回路３７０に記憶されたデータを読出
す制御信号を記憶回路３７０に送出（動作ステップ◎）
する。記憶回路３７０は、デコード回路３２０が前記動
作ステップ■で受信したメモリアドレスを受信（動作ス
テップ＠）Ｌ、このアドレスに記憶されたデータを読出
（動作ステップ［相］）する。所定のデータを得た主プ
ロセツサ（ＭＰ）が送出した復旧信号は主プロセツサ番
号と共にアドレス端子３１１から入力（動作ステップ［
相］）する。
復旧信号はデコード回路３２０から使用許可回路３３０
に受信（動作ステップ０）され、この使用許可回路３３
０から不可信号として番号記憶識別回路３５０へ転送（
動作ステップ０）される。一方、入力した主プロセツサ
番号は番号受信回路３４０で受信（動作ステップ０）さ
れたとき、番号記憶識別回路３５０は記憶された主プロ
セツサ番号を持つので番号の一致を識別（動作ステップ
［相］）し、番号が一致したときは、記憶していた主プ
ロセツサ番号を抹消すると共に使用許可回路３３０に抹
消信号を返送（動作ステップ０）し、次いで使用許可回
路３３０が番号受信回路３４０及びメモリ制御回路３６
０を復旧（動作ステップ０）させると共に次の起動信号
を待つ。又、動作ステップ［相］の識別が不一致のとき
は、番号記憶識別回路３５０が番号受信回路３４０に抹
消信号を送出し、受信した番号を抹消させる。
に受信（動作ステップ０）され、この使用許可回路３３
０から不可信号として番号記憶識別回路３５０へ転送（
動作ステップ０）される。一方、入力した主プロセツサ
番号は番号受信回路３４０で受信（動作ステップ０）さ
れたとき、番号記憶識別回路３５０は記憶された主プロ
セツサ番号を持つので番号の一致を識別（動作ステップ
［相］）し、番号が一致したときは、記憶していた主プ
ロセツサ番号を抹消すると共に使用許可回路３３０に抹
消信号を返送（動作ステップ０）し、次いで使用許可回
路３３０が番号受信回路３４０及びメモリ制御回路３６
０を復旧（動作ステップ０）させると共に次の起動信号
を待つ。又、動作ステップ［相］の識別が不一致のとき
は、番号記憶識別回路３５０が番号受信回路３４０に抹
消信号を送出し、受信した番号を抹消させる。
上記実施例では独立した番号受信回路を設けて説明した
がテコード回路若しくは番号記憶識別回路に緩衝レジス
タを含むことでもよく、実施例で説明した回路構成が本
発明を限定するものではない。
がテコード回路若しくは番号記憶識別回路に緩衝レジス
タを含むことでもよく、実施例で説明した回路構成が本
発明を限定するものではない。
上記実施例において、局データ記憶装置（ＤＭ）は主プ
ロセツサ（ＭＰ）とだけデータメモリバスを介して接続
することが可能で１１）、入出力装置と同様に装置選択
手段を使用許可回路及び番号記憶識別回路として自己装
置内に含み、−個だけでも又複数個への増設に対しても
他に追加の設備を不要とし、更に主プロセツサ（ＭＰ）
の数に無関係に少数を備えることができる。
ロセツサ（ＭＰ）とだけデータメモリバスを介して接続
することが可能で１１）、入出力装置と同様に装置選択
手段を使用許可回路及び番号記憶識別回路として自己装
置内に含み、−個だけでも又複数個への増設に対しても
他に追加の設備を不要とし、更に主プロセツサ（ＭＰ）
の数に無関係に少数を備えることができる。
以上説明したように、本発明によればプロセッサバスと
は別のデータメモリバスを設け、自己内に装置選択手段
を持ち且つ主プロセツサよシ少い数の局データ記憶装置
を接続することにより、システムの処理能力の向上及び
経済性の改善という効果が得られる。
は別のデータメモリバスを設け、自己内に装置選択手段
を持ち且つ主プロセツサよシ少い数の局データ記憶装置
を接続することにより、システムの処理能力の向上及び
経済性の改善という効果が得られる。
第１図（ａ）及び（ｂ）はそれぞれ従来の局データ記憶
装置制御方式の一例を示すブロック図、第２図は本発明
の局データ記憶装置制御方式の一実施例を示すブロック
図、第３図は第２図における局データ記憶装置の一実施
例を示す機能ブロック図、又第４図（ａｌ及び（ｂｌは
第３図の主要動作手順を示すフローチャートである。 １１・・・・ローカルプロセッサ、１３・・・・・・プ
ロセッサハス、２３・・・・・・データメモリハス、２
４・・・・・局データ記憶装置、ｉ５・・・主プロセツ
サ、３３０・・・・・・使用許可回路、３５０・・・・
・番号記憶識別回路、３７０・・・・・・記憶回路。 牟４ 回 （０Ｌ） 第４ 図 （ｂ）
装置制御方式の一例を示すブロック図、第２図は本発明
の局データ記憶装置制御方式の一実施例を示すブロック
図、第３図は第２図における局データ記憶装置の一実施
例を示す機能ブロック図、又第４図（ａｌ及び（ｂｌは
第３図の主要動作手順を示すフローチャートである。 １１・・・・ローカルプロセッサ、１３・・・・・・プ
ロセッサハス、２３・・・・・・データメモリハス、２
４・・・・・局データ記憶装置、ｉ５・・・主プロセツ
サ、３３０・・・・・・使用許可回路、３５０・・・・
・番号記憶識別回路、３７０・・・・・・記憶回路。 牟４ 回 （０Ｌ） 第４ 図 （ｂ）
Claims (1)
- 複数のローカルプロセッサにプロセッサバスを介して接
続される複数の主プロセツサとこれら複数の主プロセツ
サにデータメモリバスを介して接続され且つ前記主プロ
セツサの数よシ少ない局データ記憶装置とを備え、この
局データ記憶装置は前記主プロセツサから起動され且つ
自己の使用を許可するときはこの使用許可した主プロセ
ツサの番号を記憶し、次いで前記局データ記憶装置が前
記データメモリバスを介して前記主プロセツサから記憶
された前記主プロセツサ番号と同一の主プロセツサ番号
並びに自己の局データ記憶装置が含む記憶回路のメモリ
アドレスを受信したときは指令情報としての読出信号に
対して前記メモリアドレスからデータを読出す一方指令
情報としての書込信号に対して前記メモリアドレスに受
信したデータを書込むことを特徴とする局データ記憶装
置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21180683A JPS60105068A (ja) | 1983-11-11 | 1983-11-11 | 局デ−タ記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21180683A JPS60105068A (ja) | 1983-11-11 | 1983-11-11 | 局デ−タ記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60105068A true JPS60105068A (ja) | 1985-06-10 |
| JPH0120463B2 JPH0120463B2 (ja) | 1989-04-17 |
Family
ID=16611906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21180683A Granted JPS60105068A (ja) | 1983-11-11 | 1983-11-11 | 局デ−タ記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214952U (ja) * | 1985-07-10 | 1987-01-29 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858649U (ja) * | 1982-07-22 | 1983-04-20 | 日本電気株式会社 | 情報処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858649B2 (ja) * | 1975-07-15 | 1983-12-26 | 京セラ株式会社 | プログラムシヤツタセイギヨカイロ |
-
1983
- 1983-11-11 JP JP21180683A patent/JPS60105068A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858649U (ja) * | 1982-07-22 | 1983-04-20 | 日本電気株式会社 | 情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214952U (ja) * | 1985-07-10 | 1987-01-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120463B2 (ja) | 1989-04-17 |
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