JPH01158545A - 記憶装置の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １、産業上の利用分野〕 本発明は記憶装置の制御方式に関し、特に半導体記憶装
置からの読出し動作を高速化するための記憶装置の制御
方式に関する。

〔従来の技術〕

従来、電子計算機あるいは電子交換機等の中央処理装置
が、それに付属する記憶装置を制御し書込み読出しを行
う場合は、該当するデータのアドレスの情報をすべて入
力している。又、記憶装置の制御上、記憶装置内の分割
を必要とする場合は、アドレスの上位の値によって分割
している。

〔発明が解決しようとする問題点〕

上述した従来の記憶装置の制御方式は、通常その記憶部
には、速度の面では多少不利でも消費電力、記憶密度１
価格の面から有利であるとして選択された記憶素子を使
用している。そのことから、中央処理装置が一つの処理
を行う場合にしばしば発生する、記憶装置内の同一のデ
ータを繰返し使用する場合であっても、毎回界なるデー
タを読出す場合と同様に該当するデータのアドレスの情
報をすべて入力し、その後の動作も異なるデータを読出
す場合と変わらないため、動作時間を短くすることがで
きないという問題点がある。

本発明の目的は、同一のデータを繰返し使用する場合に
は、記憶装置内の該当するアドレスに読出し動作を行わ
ず、高速制御を可能とした記憶装置の制御方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明の記憶装置の制御方式は、中央処理装置に制御さ
れる記憶装置の制御方式において、（Ａ）　　データの
書込みあるいは読出しを指示する制御信号と、前記デー
タの記憶場所を指示するアドレス信号を二つに分けた上
位アドレス信号および下位アドレス信号とを１受信して
動作し、かつ前記下位アドレス信号を解読し各下位アド
レスに対応の信号線に下位アドレス展開信号を出力する
符号解読回路と、前記制御信号と上位アドレス信号とを
増幅し出力する増幅回路と、以前に受信した上位アドレ
ス信号を記憶しあらたに受信した上位アドレス信号と記
憶してある上位アドレス信号との照合を行い結果を前記
中央処理装置に送出する上位アドレス照合部とを含む第
１の記憶制御部、 （Ｂ）　　各下位アドレスに対応して設けられ、それぞ
れの上位アドレスはすべて異なり下位アドレスは同一で
あるデータ群を記憶した単位記憶部、 （Ｃ）　　前記各単位記憶部に対応して設けられ、それ
ぞれ最近使用された上位アドレスと対応するデータとを
記憶しておき、受信した上位アドレス信号を既に記憶し
てある上位アドレスと照合するアドレス・データ記憶部
と、このアドレス・データ記憶部と前記単位記憶部とを
制御するアドレス・データ制御部とを含み、前記第１の
記憶制御部に含まれる前記増幅回路がらの前記制御信号
および前記上位アドレス信号を受信したさい、読出し制
御時には前記照合を前記アドレス・データ記憶部にて行
い、既に記憶されている上位アドレス信号でがっ前記下
位アドレス展開信号をも合わせて受信した場合には対応
するデータをアドレス・データ記憶部がち読出し、前記
データをデータバスに送出し、前記上位アドレス信号が
記憶されていなければすべての前記単位記憶部から前記
受信した上位アドレス信号に対応するデータを読出し、
前記アドレス・データ記憶部に前記受信した上位アドレ
ス信号と合わせて記憶し、さらに前記下位アドレス展開
信号をも合わせて受信した場合には前記データを前、記
データバスに送出し、書込み制御時には前記下位アドレ
ス展開信号を受信すると該当の単位記憶部にデータバス
から受信したデータを送出する第２の記憶制御部、 を設けて構成されている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の基本構成を示すブロック図
である。

中央処理装置１と記憶装置とはデータの書込みあるいは
読出しを指示する制御信号用の制御線２、アドレス信号
を二つに分けた上位アドレス信号用のアドレス線３と下
位アドレス信号用のアドレス線４、同一の上位アドレス
信号が既に記憶されているか否かを照合する上位アドレ
ス照合部９の出力を中央処理装置１に送出するための情
報線５、データの送゛受を行うデータバス６とで接続し
ている。

制御線２とアドレス線３とは第１の記憶制御部７に含ま
れる増幅回路８と上位アドレス照合部９とに接続してい
る。アドレス線４は第１の記憶制御部７に含まれる符号
解読回路１０と接続している。

増幅回路８の出力である制御信号線１１と上位アドレス
信号線１２とは、下位アドレスに対応に設けられたすべ
ての第２の記憶制御部１３．１４に含まれるアドレス・
データ制御部１５．１６に接続し、さらに上位アドレス
信号線１２はアドレス・データ記憶部１７．１８と接続
している。符号解読回路１０の出力である下位アドレス
信号線２１は、下位アドレスの各アドレスごとに一本の
信号線を設けてあり、下位アドレスに対応した単位記憶
部１９．２０と対になっている第２の記憶制御部１３．
１４に含まれるナトレス・データ制御部１５．１６に一
対一に接続している。各アドレス・データ記憶部１７．
１８は、中央処理装置１との間でデータの送受を行うデ
ータバス６と接続している。

次に、中央処理装置１が、記憶装置からあるデータを読
出す場合の動作について説明する。

第１の記憶制御部７が、読出しの制御信号とアドレス信
号とを受信すると、上位アドレス照合部９は読出してあ
ることを知り、まず上位アドレス信号を自己の内部の記
憶回路に記憶してある複数の上位アドレス信号と照合し
、その結果を情報線５を通して中央処理装置１に送出す
る。中央処理装置１は一致する上位アドレス信号がある
場合は高速読出しが行われることを知り、それに対応す
る手順の動作を行う。一致する上位アドレス信号が記憶
されていない場合は通常の読出し動作となるので、それ
に対応する手順の動作を行う。一致する上位アドレス信
号が記憶されていない場合、上位アドレス照合部９に含
まれる複数のアドレス記憶回路の、空きの一つに、受信
した上位アドレス信号を記憶する。アドレス記憶回路に
空きのない場合は、データの読出しに使用したのが最も
過去にあたる上位アドレス信号の記憶されている、アド
レス記憶回路の記憶内容を、あたらしい上位アドレス信
号に書換える。符号解読回路１０は下位アドレス信号を
受信し、下位アドレス信号線２１の中の下位アドレス信
号の指定する一本の信号線に下位アドレス展開信号を出
力する。

次に、すべての第２の記憶制御部１３．１４は、第１の
記憶制御部７の出力を受信し、読出してあることを知り
アドレス・データ記憶部１７．１８の内部の記憶回路に
記憶してある複数の上位アドレス信号と照合する。これ
らの動作は、すべての第２の記憶制御部１３．１４で行
われ、その動作は第１の記憶制御部７の上位アドレス照
合部９の動作とまったく同一である。そして一致する上
位アドレス信号がある場合、複数の第２の記憶制御部１
３．１４のアドレス・データ制御部１５゜１６の中の一
個に必ず下位アドレス信号線２１の出力である下位アド
レス展開信号が到達し、その出力を受けた第２の記憶制
御部は、アドレス・データ記憶部に記憶している上位ア
ドレス信号に対応するデータをデータバス６に送出する
。下位アドレス展開信号が到達しない第２の記憶制御部
は、以後の動作を行わない。

一致する上位アドレス信号が記憶されていない場合、す
べての第２の記憶制御部１３．１４は、第１の記憶制御
部７と同様にそれを知り、その受信した上位アドレス信
号に対応のデータを、各々が対応している単位記憶部１
９．２０から読出し、アドレス・データ記憶部１７．１
８に記憶すると共に、下位アドレス信号線２１の出力で
ある下位アドレス展開信号が到達した第２の記憶制御部
のアドレス・データ制御部は、その読出したデータをデ
ータバス６に送出する。アドレス・データ記憶部１７．
１８には上位アドレス信号およびデータを対にして記憶
するアドレス・データ記憶回路が含まれており、一致す
る上位アドレス信号が記憶されていない場合、アドレス
・データ記憶回路の空きの一つに、受信した上位アドレ
ス信号とデータを対にして記憶する。アドレス・データ
記憶回路に空きのない場合は、データの読出しに使用し
たのが最も過去にあたる上位アドレス信号の記憶されて
いる、アドレス・データ記憶回路の記憶内容を、あたら
しい上位アドレス信号およびデータを対にして書換える
。

次に、一致する上位アドレス信号が記憶されている場合
といない場合の読出し時間の差について説明する。

通常、単位記憶部１９．２０を構成する記憶素子として
消費電力、記憶密度９価格の面ですぐれているＭＯ３構
造の半導体記憶素子が用いられている。一方、バイポー
ラ構造の半導体記憶素子あるいはジョセフソン素子等の
、ＭＯ３構造の半導体記憶素子より高速で動作する記憶
素子がある。

このため、アドレス・データ記憶部１７．１８内の記憶
素子としてバイポーラ構造の半導体記憶素子を使用する
ことにより、消費電力９価格等で追加費用が生じても、
単位記憶部１９．２０に使用する記憶素子量と比較する
と極わずかであるので、経済的でかつ高速読出し制御が
可能な記憶装置が得られることになる。

次に、中央処理装置１が、記憶装置にデータを書込む場
合の動作について説明する。

書込まれる場合は、該当する単位記憶部１９゜２０の中
の一つが下位アドレス信号で決まるため、該当する第２
の記憶制御部が、データバス６からのデータを受け、対
応する単位記憶部に記憶させる。同時にその第２の記憶
制御部は、受信した上位アドレス信号を、自己の持つア
ドレス・データ記憶部の内部の記憶回路に記憶してある
複数の上位アドレス信号と照合する。そして一致する上
位アドレス信号がある場合は、その一致した上位アドレ
ス信号の記憶されているアドレス・データ記憶部の内部
の記憶回路に書込まれているデータを受信したデータに
書画しておく。

第２図は第１図に示す本発明の一実施例の基本構成の中
の第１の記憶制御部の一実施例のブロック図である。

特に、上位アドレス照合部の構成について説明する。増
幅回路８と符号解読回路１０については、既に説明して
あるので省略する。

信号増幅回路２２は上位アドレス信号を受信しさらに増
幅し、複数の、対になったアドレス記憶回路２３とアド
レス照合回路２４とに供給する。

アドレス記憶回路２３は、制御回路２５の制御を受は上
位アドレス信号を記憶する。アドレス照合回路２４は、
制御回路２５の制御を受け、受信した上位アドレス信号
とアドレス記憶回路２３に記憶されている上位アドレス
信号とを照合し、その結果を制御回路２５に送出する。

制御回路２５は制御信号を受信し、読出しの場合は、ア
ドレス記憶回路２３とアドレス照合回路２４とを制御し
、一致する上位アドレス信号があるかどうかを知る。

一致する上位アドレス信号があればその結果を中央処理
装置１に送出する。一致する上位アドレス信号がなけれ
ばその結果を中央処理装置１に送出すると共に、アドレ
ス記憶回路２３の中で、読出しに使用したのが最も過去
にあたるものを見つけ、その記憶内容を、照合して一致
する上位アドレス信号がなかった上位アドレス信号に書
換える。書込みの場合は、上位アドレス信号の照合は行
わない。

第３図は第１図に示す本発明の一実施例の基本構成の中
の第２の記憶制御部の一実施例のブロック図である。

アドレス・データ制御部およびアドレス・データ記憶部
の構成について説明する。

信号増幅回路３０は上位アドレス信号を受信しさらに増
幅し、第１の記憶制御部の対になったアドレス記憶回路
およびアドレス照合回路と同数の、対になったアドレス
・データ記憶回路３１とアドレス照合回路３２とに供給
する。アドレス−時記憶装置３３は上位アドレス信号を
受信し記憶する。

記憶制御回路３４は制御信号と下位アドレス展開信号を
受信し、データの読出しと書込みに関する制御を行う。

選択回路３５は記憶制御回路３４から制御を受け、上位
アドレス信号の照合とデータの転送先の選択を行う。デ
ータ緩衝記憶回路３６はデータバス６とのデータの授受
を行う。データー時記憶回路３７は単位記憶部３８との
データの授受を行う。

次に、動作について説明する。

記憶制御回路３４は、制御信号が読出してある場合は、
下位アドレス展開信号の受信の有無に関係なく選択回路
３５を継歯して、すべての対になったアドレス・データ
記憶回路３１とアドレス照合回路３２とを制御し、一致
する上位アドレス信号があるかどうかを知る。一致する
上位アドレス信号があり下位アドレス展開信号を受信し
た場合には、該当するアドレス・データ記憶回路３１が
らデータを読出し、選択回路３５を継歯してデータ緩衝
記憶回路３６に記憶させ、以後データバス６経由で中央
処理装置に送出する。下位アドレス展開信号を受信しな
い第２の記憶制御部については、中央処理装置に送出す
る動作は不要となる。

一致する上位アドレス信号がなければ、下位アドレス展
開信号の受信の有無に関係なく記憶制御回路３４は、単
位記憶部３８にアドレス−時記憶装置３３に記憶されて
いる上位アドレス信号を送り、データー時記憶回路３７
にデータを読出すように制御する。次に、記憶制御回路
３４は、アドレス・データ記憶回路３１の中で、読出さ
れてから最も時間が経過したものを見つけ、データの読
出しに使用した上位アドレス信号とそのデータを、選択
回路３５を経由して記憶させる。さらに加えて、下位ア
ドレス展開信号を受信した第２の記憶制御部の記憶制御
回路３４は、データをデータ緩衝記憶回路３６に記憶さ
せ、次いでデータバス６経由で中央処理装置に送出する
。

制御信号が書込みである場合、下位アドレス展開信号を
受信した第２の記憶制御部の記憶制御回路３４は、上位
アドレス信号をアドレス−時記憶装置３３に記憶し、デ
ータをデータバス６経由で中央処理装置・からデータ緩
衝記憶回路３６に受信し、さらにデーター時記憶回路３
７に記憶させる。

次に、記憶制御回路３４は、選択回路３５を継歯して、
すべての対になったアドレス・データ記憶回路３１とア
ドレス照合回路３２とを制御し、−致する上位アドレス
信号があるかどうかを知る。

次に、記憶制御回路３４は、アドレス−時記憶装置３３
から上位アドレス信号を、データー時記憶回路３７から
データを単位記憶部３８に送り、記憶動作を行わせる。

と同時に、一致する上位アドレス信号がある場合には、
記憶制御回路３４は、受信したデータをデーター時記憶
回路３７から選択回路３５を継歯して、一致した上位ア
ドレス信号を記憶しているアドレス・データ記憶回路３
１に送り、既に記憶されているデータを書換えるよう制
御する。

〔発明の効果〕

以上説明したように、本発明は、一定の周期内で同一の
データを繰返し使用する場合には、記憶装置内の該当す
るアドレスに読出し動作を行わなくても、データを読出
せるよう記憶装置内をアドレスの下位で分割し、記憶部
を分割した単位記憶部に対応して、単位記憶部に用いら
れる記憶素子より、さらに高速で動作する記憶素子で構
成する緩衝記憶装置を含む回路を設けることにより、安
価で高速制御を可能とした記憶装置の制御方式を得るこ
とができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の基本構成を示すブロック図
、第２図は第１図に示す本発明の一実施例の基本構成の
中の第１の記憶制御部の一実施例のブロック図、第３図
は第１図に示す本発明の一実施例の基本構成の中の第２
の記憶制御部の一実施例のブロック図である。 １・・・・・・中央処理装置、２・・・・・・制御線、
３，４・・・・・・アドレス線、５・・・・・・情報線
、６・・・・・・データバス、７・・・・・・第１の記
憶回路、８・・・・・・増幅回路、９・・・・・・上位
アドレス照合部、１０・・・・・・符号解読回路、１１
・・・・・・制御信号線、１２・・・・・・上位アドレ
ス信号線、１３．１４・・・・・・第２の記憶回路、１
５．１６・・・・・・アドレス・データ制御部、１７．
１８・・・・・・アドレス・データ記憶部、１９，２０
．３８・・・・・・単位記憶部、２１・・・・・・下位
アドレス信号線。 代理人　弁理士　　内　原　　音 第１図

Claims (1)

1. 【特許請求の範囲】 　中央処理装置に制御される記憶装置の制御方式におい
   て、 （Ａ）データの書込みあるいは読出しを指示する制御信
   号と、前記データの記憶場所を指示するアドレス信号を
   二つに分けた上位アドレス信号および下位アドレス信号
   とを受信して動作し、かつ前記下位アドレス信号を解読
   し各下位アドレスに対応の信号線に下位アドレス展開信
   号を出力する符号解読回路と、前記制御信号と上位アド
   レス信号とを増幅し出力する増幅回路と、以前に受信し
   た上位アドレス信号を記憶しあらたに受信した上位アド
   レス信号と記憶してある上位アドレス信号との照合を行
   い結果を前記中央処理装置に送出する上位アドレス照合
   部とを含む第１の記憶制御部、 （Ｂ）各下位アドレスに対応して設けられ、それぞれの
   上位アドレスはすべて異なり下位アドレスは同一である
   データ群を記憶した単位記憶部、 （Ｃ）前記各単位記憶部に対応して設けられ、それぞれ
   最近使用された上位アドレスと対応するデータとを記憶
   しておき、受信した上位アドレス信号を既に記憶してあ
   る上位アドレスと照合するアドレス・データ記憶部と、
   このアドレス・データ記憶部と前記単位記憶部とを制御
   するアドレス・データ制御部とを含み、前記第１の記憶
   制御部に含まれる前記増幅回路からの前記制御信号およ
   び前記上位アドレス信号を受信したさい、読出し制御時
   には前記照合を前記アドレス・データ記憶部にて行い、
   既に記憶されている上位アドレス信号でかつ前記下位ア
   ドレス展開信号をも合わせて受信した場合には対応する
   データをアドレス・データ記憶部から読出し、前記デー
   タをデータバスに送出し、前記上位アドレス信号が記憶
   されていなければすべての前記単位記憶部から前記受信
   した上位アドレス信号に対応するデータを読出し、前記
   アドレス・データ記憶部に前記受信した上位アドレス信
   号と合わせて記憶し、さらに前記下位アドレス展開信号
   をも合わせて受信した場合には前記データを前記データ
   バスに送出し、書込み制御時には前記下位アドレス展開
   信号を受信すると該当の単位記憶部にデータバスから受
   信したデータを送出する第２の記憶制御部、 を設けたことを特徴とする記憶装置の制御方式。