JPH03144755A - オーダ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はオーダ制御回路に間し、特に処理装置と処理装
置から制御される下位装置とをバスにより接続したシス
テムのオーダ及びアンサの送出制御を行うオーダ制御回
路に関する。

〔従来の技術〕

従来、この種のシステムのオーダ制御回路は、処理装置
が下位装置にオーダを送出した場合、下位装置からアン
サが返送されるまで待ってがら次のオーダを実行してい
た。

〔発明が解決しようとする課題〕

上述した従来のオーダ制御回路では、処理装置は下位装
置にオードを送出するとアンサが返ってくるまで次のオ
ーダを送出できないので、多くの下位装置に対して連続
してオーダを送出する場合、下位装置の応答時間によっ
ては、処理装置の待ち時間が多くなり処理能力が低下す
るという欠点がある。

本発明の目的は、複数の下位装置へのオーダ送出時にお
ける処理装置の処理能力の低下を防止するオーダ制御回
路を提供することにある。

〔課題を解決するための手段〕

本発明のオーダ制御回路は、処理装置と、前記処理装置
からのオーダにより制御されアンサを返送する下位装置
と、前記処理装置及び前記下位装置間を接続するバスと
から構成されるシステムのオーダ制御回路において、前
記バスに接続され前記処理装置からのオーダ及び送信先
下位装置のネームコードを受信しそれぞれ対応するデー
タ及びアドレスに変換し、前記下位装置からのアンサ及
びネームコードを受信しそれぞれ対応するデータ及びア
ドレスに変換するデータ変換手段と、前記データ変換手
段からの前記アドレスに従って前記データ変換手段から
の前記データを記憶し、記憶したデータを規則的に順番
に変化するアドレスに従って読出す記憶手段と、前記記
憶手段がら読出されたデータがオーダかアンサがを判定
するデータ種別判定手段と、前記データ種別判定手段の
判定結果及び対応するアドレスに基づいて、前記読出さ
れたデータを前記下位装置に対するオーダ又は前記処理
装置に対するアンサにフォーマット変換を行い前記バス
に送出するフォーマット変換手段とを備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

オーダ制御回路１と、処理装置２と、それぞれのネーム
コード＃１〜＃ｎを割当てられた下位装置４−１〜４−
ｎとがシステムバス３により相互に接続されている。

オーダ制御回路１は、システムバス３に接続され処理装
置２からのオーダまたは下位装置からのアンサをネーム
コードとともに受信しメモリのアドレス及びデータに変
換するデータ変換部１１と、データ変換部１１の変換さ
れたデータを変換されたアドレスに従って記憶するメモ
リ回路１２と、メモリ回路１２の書込み、読出しを制御
するメモリ制御部１３と、メモリ回路１２の読出しデー
タがオーダデータであるがアンサデータであるがを判定
するデータ種別判定部１４と、データ種別判定部１４の
指示を受はメモリ回路１２の読出しデータに対応するネ
ームコードとヘッダとを付加してシステムバス３に送出
するフォーマット変換部１５とを備えている。

次に、下位装置４−１に対する制御を例に動作を説明す
る。

処理装置２が、下位装置４−１に対するオーダ（例えば
Ａ）をオーダであることを示す情報及び下位装置４−１
のネームコード（＃１）とともにシステムバス３に送出
したとする。オーダ制御回路１のデータ変換部１１は、
システムバス３がら受信したネームコード（＃１）をメ
モリ回路１２のアドレス“１″番地に、オーダ（Ａ）を
オーダであることを示すデータ（例えば“１”）を付加
した書込みデータ“ＩＡ”にそれぞれ変換し、メモリ制
御部１３に通知する０通知を受けたメモリ制御部１３は
、ランダムライトタイミングのとき、メモリ回路１２の
“１”番地に“ＩＡ″を書込む。

その後、シーケンシャルアドレスが゛１″１″になった
とき、メモリ回路１２がら“１Ａ”が読出され、データ
種別判定部１４によりオーダであることが識別され、フ
ォーマット変換部１５でネームコード“＃１”及びヘッ
ダを付加し、システムバス３を介して下位装置４−１に
対してオーダ送出される。このとき、メモリ回路１２の
“１″番地はデータ読出し完了を示すデータ（例えば全
ビット“１″）に書替えられる。第２図にメモリ回路１
２のタイミング例を示す。

一方、オーダを受信した下位装置４−１は、オ−ダ処理
実行後、アンサデータ（例えば“Ｂ”）を処理装置２に
返送するとき、アンサであることを示す情報及び自分の
ネームコード（＃１）とともにシステムバス３に送出す
る。これらの情報は、上記と同様にオーダ制御回路１の
データ変換部１１で受信され、ネームコード（＃１）が
アドレス“１”番地に、アンサデータ゛Ｂ”がアンサで
あることを示すデータ（例えば“Ｏ”）を付加した書込
みデータ“’ＯＢ”にそれぞれ変換される。メモリ制御
部１３は、ランダムライトタイミングのとき、メモリ回
路１２の“１”番地にデータ“ＯＢ　”を書込む。

その後、シーケンスシャルアドレスが“１”番地になっ
たとき、メモリ回路１２からデータ“ＯＢ　”が読出さ
れ、データ種別判定部１４でアンサであることが識別さ
れ、フォーマット変換部１５でネームコード“＃１”及
びヘッダを付加して、システムバス３を介して処理装置
２に対してアンサ返送される。このとき、メモリ回路１
２の“１”番地は、上記と同様に全ピッド１”に書替え
られる。

上記動作を、複数の下位装置４−１〜４−ｎに対して並
行して実行することが可能である。

なお、本発明のオーダ制御回路は処理装置内に収容する
ことも可能である。

〔発明の効果〕

以上説明したように本発明は、下位装置ごとにオーダま
たはアンサの記憶手段に対する記憶、読出しによる制御
を行うので、処理装置はオーダを送出した下位装置から
のアンサを待つことなく次々に他の下位装置にオーダを
送出することができ、処理能力の低下を防止することが
できる。

また、オーダ制御とアンサ制御とを同一の回路で処理で
きるため、ハードウェア量の削減もできる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のメモリ回路のタイミング例を示す図である。 １・・・オーダ制御回路、２・・・処理装置、３・・・
システムバス、４−１〜４−ｎ・・・下位装置、１１・
・・データ変換部、１２・・・メモリ回路、１３・・・
メモリ制御部、１４・・・データ種別判定部、１５・・
・フォーマット変換部。

Claims (1)

【特許請求の範囲】
1. 処理装置と、前記処理装置からのオーダにより制御され
   アンサを返送する下位装置と、前記処理装置及び前記下
   位装置間を接続するバスとから構成されるシステムのオ
   ーダ制御回路において、前記バスに接続され前記処理装
   置からのオーダ及び送信先下位装置のネームコードを受
   信しそれぞれ対応するデータ及びアドレスに変換し、前
   記下位装置からのアンサ及びネームコードを受信しそれ
   ぞれ対応するデータ及びアドレスに変換するデータ変換
   手段と、前記データ変換手段からの前記アドレスに従っ
   て前記データ変換手段からの前記データを記憶し、記憶
   したデータを規則的に順番に変化するアドレスに従つて
   読出す記憶手段と、前記記憶手段から読出されたデータ
   がオーダかアンサかを判定するデータ種別判定手段と、
   前記データ種別判定手段の判定結果及び対応するアドレ
   スに基づいて、前記読出されたデータを前記下位装置に
   対するオーダ又は前記処理装置に対するアンサにフォー
   マット変換を行い前記バスに送出するフォーマット変換
   手段とを備えていることを特徴とするオーダ制御回路。