JPS63174158A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS63174158A JPS63174158A JP678187A JP678187A JPS63174158A JP S63174158 A JPS63174158 A JP S63174158A JP 678187 A JP678187 A JP 678187A JP 678187 A JP678187 A JP 678187A JP S63174158 A JPS63174158 A JP S63174158A
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- processor
- signal
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- memory
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- 230000008054 signal transmission Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はマルチプロセッサシステムに関し、さらに詳
細にいえば、複数のプロセッサに対して共通のシステム
バスを介して共通のシステムメモリが接続され、選択的
に何れかのプロセッサによるシステムメモリのアクセス
を許容するようにしたマルチプロセッサシステムに関す
る。
細にいえば、複数のプロセッサに対して共通のシステム
バスを介して共通のシステムメモリが接続され、選択的
に何れかのプロセッサによるシステムメモリのアクセス
を許容するようにしたマルチプロセッサシステムに関す
る。
〈従来の技術〉
従来から、各種データ処理を行なう場合において、処理
容量の増大、および処理速度の高速化が強く要求される
ようになっており、このような要求を満足させるために
、複数個のプロセッサを設け、しかも、共通のシステム
バスを通して共通のシステムメモリを、各プロセッサに
より選択的にアクセスすることができるようにしたマル
チプロセッサシステムが提供されている。
容量の増大、および処理速度の高速化が強く要求される
ようになっており、このような要求を満足させるために
、複数個のプロセッサを設け、しかも、共通のシステム
バスを通して共通のシステムメモリを、各プロセッサに
より選択的にアクセスすることができるようにしたマル
チプロセッサシステムが提供されている。
第４図は従来から採用されているマルチブロセ、ツサシ
ステムの構成を示すブロック図であり、２個のプロセッ
サ（Ｌｌａ） （１ｌｂ）のみを有している。
ステムの構成を示すブロック図であり、２個のプロセッ
サ（Ｌｌａ） （１ｌｂ）のみを有している。
さらに詳細に説明すれば、各プロセッサ（ｌｌａ）（ｌ
ｌｂ）はそれぞれローカルバス（１２ａ） （１２ｂ）
を介して共通のシステムバス（１３）に接続されている
とともに、システムバス（１３）に対して共通のシステ
ムメモリ（１４）が接続されている。そして、上記各ロ
ーカルバス（１２ａ） （１２ｂ）には、それぞれバス
アービトレーションユニット（１５ａ） （１５ｂ）、
およびデコーダ（ｌｅａ） （１６ｂ）が接続されてい
る。さらに、各デコーダ（Ｌｅａ） （ＩＢｂ）からの
デコード信号により開かれるＡＮＤゲート（１７ａ）
０ｙｂ）を通してシステムメモリ（１４）からのアクノ
リッジ信号を各プロセッサ（ｌｌａ）（ｌｌｂ＞のレデ
ィ信号入力端子に供給している。
ｌｂ）はそれぞれローカルバス（１２ａ） （１２ｂ）
を介して共通のシステムバス（１３）に接続されている
とともに、システムバス（１３）に対して共通のシステ
ムメモリ（１４）が接続されている。そして、上記各ロ
ーカルバス（１２ａ） （１２ｂ）には、それぞれバス
アービトレーションユニット（１５ａ） （１５ｂ）、
およびデコーダ（ｌｅａ） （１６ｂ）が接続されてい
る。さらに、各デコーダ（Ｌｅａ） （ＩＢｂ）からの
デコード信号により開かれるＡＮＤゲート（１７ａ）
０ｙｂ）を通してシステムメモリ（１４）からのアクノ
リッジ信号を各プロセッサ（ｌｌａ）（ｌｌｂ＞のレデ
ィ信号入力端子に供給している。
そして、上記の構成を採用したマルチプロセッサシステ
ムにおいては、何れかのプロセッサがシステムメモリ（
１４）に対するアクセスを行なおうとする場合には、先
ず、バスアービトレーションユニットからシステ゛ムバ
ス使用信号を出力する。
ムにおいては、何れかのプロセッサがシステムメモリ（
１４）に対するアクセスを行なおうとする場合には、先
ず、バスアービトレーションユニットからシステ゛ムバ
ス使用信号を出力する。
この場合において、他のプロセッサがシステムバス（１
３）を占有していない状態であれば、上記プロセッサに
よるシステムバスの占有状態となり、システムメモリ（
１４）に対するアクセスを行なうことができる。
３）を占有していない状態であれば、上記プロセッサに
よるシステムバスの占有状態となり、システムメモリ（
１４）に対するアクセスを行なうことができる。
しかし、他のプロセッサがシステムバスを占有している
状態であれば、上記プロセッサによるシステムバスの占
有が不可能であるから、他のプロセッサによる占有が解
除されるまでの間ウェイト状態になり、プロセッサは何
ら処理を行なうことなく、上記占有の解除（デコーダか
らのデコード信号により開かれるＡＮＤゲートを通して
システムメモリ（１４）からのアクノリッジ信号が供給
される状態）を待ち、占有が解除されたことをバスアー
ビトレーションユニットにより確認した時点でシステム
バス（１３）を通してのシステムメモリ（１４）のアク
セスを行なうことができる。
状態であれば、上記プロセッサによるシステムバスの占
有が不可能であるから、他のプロセッサによる占有が解
除されるまでの間ウェイト状態になり、プロセッサは何
ら処理を行なうことなく、上記占有の解除（デコーダか
らのデコード信号により開かれるＡＮＤゲートを通して
システムメモリ（１４）からのアクノリッジ信号が供給
される状態）を待ち、占有が解除されたことをバスアー
ビトレーションユニットにより確認した時点でシステム
バス（１３）を通してのシステムメモリ（１４）のアク
セスを行なうことができる。
〈発明が解決しようとする問題点〉
上記の構成のマルチプロセッサシステムにおいては、何
れの部分にも故障が発生していなければ、システムバス
（１３）を占有しているプロセッサによるシステムメモ
リ（１４）のアクセスが終了した時点で、他のプロセッ
サによるシステムメモリのアクセスを行なうことができ
るのであるが、システムバス（１３）を通してシステム
メモリ（１４）のアクセスを行なっている途中において
アクノリッジ信号伝送線路の途中に故障が発生すれば、
アクセスが終了しない状態と等価な状態になるので、シ
ステムメモリ（１４）からのアクノリッジ信号が受信さ
れず、システムバス（１３）を占有しているプロセッサ
は次のステップの処理を行なうことができないので、ウ
ェイト状態になってしまう。また、システムメモリ（１
４）をアクセスしようとしているプロセッサも、システ
ムバス（１３）の占有が解除されたことを示スバスアー
ビトレーションユニットからの信号が供給されないので
、長時間にわたってウェイト状態のままになってしまい
、故障が発生したプロセッサのみならず、システムメモ
リ（１４）をアクセスしようとしているプロセッサまで
ウェイト状態になり、最終的にマルチプロセッサシステ
ムが全体として処理を停止してしまうという問題がある
。
れの部分にも故障が発生していなければ、システムバス
（１３）を占有しているプロセッサによるシステムメモ
リ（１４）のアクセスが終了した時点で、他のプロセッ
サによるシステムメモリのアクセスを行なうことができ
るのであるが、システムバス（１３）を通してシステム
メモリ（１４）のアクセスを行なっている途中において
アクノリッジ信号伝送線路の途中に故障が発生すれば、
アクセスが終了しない状態と等価な状態になるので、シ
ステムメモリ（１４）からのアクノリッジ信号が受信さ
れず、システムバス（１３）を占有しているプロセッサ
は次のステップの処理を行なうことができないので、ウ
ェイト状態になってしまう。また、システムメモリ（１
４）をアクセスしようとしているプロセッサも、システ
ムバス（１３）の占有が解除されたことを示スバスアー
ビトレーションユニットからの信号が供給されないので
、長時間にわたってウェイト状態のままになってしまい
、故障が発生したプロセッサのみならず、システムメモ
リ（１４）をアクセスしようとしているプロセッサまで
ウェイト状態になり、最終的にマルチプロセッサシステ
ムが全体として処理を停止してしまうという問題がある
。
さらに詳細に説明すれば、保護継電器等においては、プ
ロセッサとしてのＣＰＵ自体がリレーとして動作する構
成となっており、高い信頼性が要求さ、れるので、動作
開始時、整定値変更時、自動点検時、リレー表示時等に
おいてのみシステムバスを占有してシステムメモリのア
クセスを行ない、通常動作時にはＣＰＵ単独での動作を
行なわせることができるのである。
ロセッサとしてのＣＰＵ自体がリレーとして動作する構
成となっており、高い信頼性が要求さ、れるので、動作
開始時、整定値変更時、自動点検時、リレー表示時等に
おいてのみシステムバスを占有してシステムメモリのア
クセスを行ない、通常動作時にはＣＰＵ単独での動作を
行なわせることができるのである。
しかし、上記のように何れかのＣＰＵにおいて故障が発
生した場合、或はシステムメモリから出力されるアクノ
リッジ信号伝送線路の途中に断線が発生した場合等にお
いては、全てのＣＰＵが停止してしまうことになるので
ある。
生した場合、或はシステムメモリから出力されるアクノ
リッジ信号伝送線路の途中に断線が発生した場合等にお
いては、全てのＣＰＵが停止してしまうことになるので
ある。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
システムメモリをアクセスしている途中でシステムの一
部に故障が発生した場合であっても、他のプロセッサの
ウェイト状態が長時間継続することを防止することがで
きるマルチプロセッサシステムを提供することを目的と
している。
システムメモリをアクセスしている途中でシステムの一
部に故障が発生した場合であっても、他のプロセッサの
ウェイト状態が長時間継続することを防止することがで
きるマルチプロセッサシステムを提供することを目的と
している。
く問題点を解決するための手段〉
上記の目的を達成するための、この発明のマルチプロセ
ッサシステムは、何れかのプロセッサがシステムメモリ
に対するアクセス要求状態であり、かつ他のプロセッサ
によるシステムバス占有状態である場合に、システムメ
モリからのアクノリッジ信号、および計時手段によるタ
イムアツプ信号の何れかが供給されたことを条件として
、システムメモリに対するアクセス遂行状態となってい
るプロセッサのウェイト状態を解除するものである。
ッサシステムは、何れかのプロセッサがシステムメモリ
に対するアクセス要求状態であり、かつ他のプロセッサ
によるシステムバス占有状態である場合に、システムメ
モリからのアクノリッジ信号、および計時手段によるタ
イムアツプ信号の何れかが供給されたことを条件として
、システムメモリに対するアクセス遂行状態となってい
るプロセッサのウェイト状態を解除するものである。
但し、上記計時手段としては、システムメモリに対する
アクセス要求状態になった時点で計時動作を開始するも
のであればよい。
アクセス要求状態になった時点で計時動作を開始するも
のであればよい。
く作用〉
以上のマルチプロセッサシステムであれば、複数のプロ
セッサに対して共通のシステムバスを介して共通のシス
テムメモリが接続され、選択的に何れかのプロセッサに
よるシステムメモリのアクセスを許容する場合において
、何れかのプロセッサがシステムメモリに対するアクセ
ス要求状態であり、かつ他のプロセッサによるシステム
バス占有状態である場合に、当該プロセッサは一時的に
ウェイト状態になる。そして、この状態において、シス
テムメモリからのアクノリッジ信号がプロセッサに供給
されれば、システムメモリに対するアクセスを行なって
いたプロセッサは次のステップの処理を行ない、他方、
システムメモリに対するアクセスを待っていたプロセッ
サはウェイト状態が解除され、システムバスを通してシ
ステムバスのアクセスを行なうことができる。逆に、計
時手段によるタイムアツプ信号が供給された場合にも、
システムメモリに対するアクセスを行なっていたプロセ
ッサは次のステップの処理を行ない、他方、システムメ
モリに対するアクセスを待っていたプロセッサはウェイ
ト状態が解除され、システムバスを通してシステムバス
のアクセスを行なうことができる。即ち、マルチプロセ
ッサシステム全体としてウェイト状態になってしまうこ
とを防止することができる。
セッサに対して共通のシステムバスを介して共通のシス
テムメモリが接続され、選択的に何れかのプロセッサに
よるシステムメモリのアクセスを許容する場合において
、何れかのプロセッサがシステムメモリに対するアクセ
ス要求状態であり、かつ他のプロセッサによるシステム
バス占有状態である場合に、当該プロセッサは一時的に
ウェイト状態になる。そして、この状態において、シス
テムメモリからのアクノリッジ信号がプロセッサに供給
されれば、システムメモリに対するアクセスを行なって
いたプロセッサは次のステップの処理を行ない、他方、
システムメモリに対するアクセスを待っていたプロセッ
サはウェイト状態が解除され、システムバスを通してシ
ステムバスのアクセスを行なうことができる。逆に、計
時手段によるタイムアツプ信号が供給された場合にも、
システムメモリに対するアクセスを行なっていたプロセ
ッサは次のステップの処理を行ない、他方、システムメ
モリに対するアクセスを待っていたプロセッサはウェイ
ト状態が解除され、システムバスを通してシステムバス
のアクセスを行なうことができる。即ち、マルチプロセ
ッサシステム全体としてウェイト状態になってしまうこ
とを防止することができる。
また、上記計時手段が、システムメモリに対するアクセ
ス要求状態になった時点で計時動作を開始するものであ
る場合には、アクセス要求状態になってから所定時間だ
けウェイト状態になるだけであり、マルチプロセッサシ
ステム全体としてのウェイト時間を短縮することができ
る。
ス要求状態になった時点で計時動作を開始するものであ
る場合には、アクセス要求状態になってから所定時間だ
けウェイト状態になるだけであり、マルチプロセッサシ
ステム全体としてのウェイト時間を短縮することができ
る。
〈実施例〉
以下、実施例を示す添付図面によって詳細に説明する。
第１図はこの発明のマルチプロセッサシステムの一実施
例を示すブロック図であり、プロセッサ（ｌａ） （ｌ
ｂ）と、各プロセッサ（ｌａ） （ｌｂ）により占有さ
れるローカルバス（２ａ）（２ｂ）と、バスアービトレ
ーションユニット（５ａ） （５ｂ）と、デコーダ（８
ａ） （６ｂ）と、タイマカウンタ（８ａ） （８ｂ）
と、共通のシステムバス■と、共通のシステムメモリ（
４）と、デコード信号により開かれシステムメモリ（４
）からのアクノリッジ信号を出力するＡＮＤゲート（７
ａ） （７ｂ）と、上記タイマカウンタ（８ａ） （８
ｂ）からのタイムアツプ信号、およびＡＮＤゲート（７
ａ）（７ｂ）からの出力信号を入力として出力信号をプ
ロセッサ（ｌａ） （１ｂ）のレディ入力端子に供給す
るＯＲゲート（９ａ）（９ｂ）とから構成されている。
例を示すブロック図であり、プロセッサ（ｌａ） （ｌ
ｂ）と、各プロセッサ（ｌａ） （ｌｂ）により占有さ
れるローカルバス（２ａ）（２ｂ）と、バスアービトレ
ーションユニット（５ａ） （５ｂ）と、デコーダ（８
ａ） （６ｂ）と、タイマカウンタ（８ａ） （８ｂ）
と、共通のシステムバス■と、共通のシステムメモリ（
４）と、デコード信号により開かれシステムメモリ（４
）からのアクノリッジ信号を出力するＡＮＤゲート（７
ａ） （７ｂ）と、上記タイマカウンタ（８ａ） （８
ｂ）からのタイムアツプ信号、およびＡＮＤゲート（７
ａ）（７ｂ）からの出力信号を入力として出力信号をプ
ロセッサ（ｌａ） （１ｂ）のレディ入力端子に供給す
るＯＲゲート（９ａ）（９ｂ）とから構成されている。
上記バスアービトレーションユニット（５ａ） （５ｂ
）は、各プロセッサ（ｌａ） （Ｌｂ）からのアクセス
要求信号を入力として、予め設定されたプライオリティ
に基いて他のバスアービトレーションユニットにシステ
ムバス占有信号を供給するものである。具体的には、例
えば、第２図に示すように、２個のＡＮＤゲート（５１
ａ） （５１ｂ）を通してシステムバス占有状態を出力
するようにしているとともに、一方のＡＮＤゲート（５
１ａ）を常時開いた状態にしておいて、一方のアクセス
要求信号を供給しているとともに、一方のアクセス要求
信号をインバータ（５２）により反転させた信号に基い
てＡＮＤゲート（５１ｂ）を開き、このＡＮＤゲート（
５１ｂ）に対して他方のアクセス要求信号を供給してい
る。したがって、他のバスアービトレーションユニット
からシステムバス占有信号が供給されているバスアービ
トレーションユニットに対応するプロセッサにおいては
、システムメモリのアクセスを行なうことができないが
、°システムメモリのアクセスを伴なわない内部処理を
行なうことはできる。
）は、各プロセッサ（ｌａ） （Ｌｂ）からのアクセス
要求信号を入力として、予め設定されたプライオリティ
に基いて他のバスアービトレーションユニットにシステ
ムバス占有信号を供給するものである。具体的には、例
えば、第２図に示すように、２個のＡＮＤゲート（５１
ａ） （５１ｂ）を通してシステムバス占有状態を出力
するようにしているとともに、一方のＡＮＤゲート（５
１ａ）を常時開いた状態にしておいて、一方のアクセス
要求信号を供給しているとともに、一方のアクセス要求
信号をインバータ（５２）により反転させた信号に基い
てＡＮＤゲート（５１ｂ）を開き、このＡＮＤゲート（
５１ｂ）に対して他方のアクセス要求信号を供給してい
る。したがって、他のバスアービトレーションユニット
からシステムバス占有信号が供給されているバスアービ
トレーションユニットに対応するプロセッサにおいては
、システムメモリのアクセスを行なうことができないが
、°システムメモリのアクセスを伴なわない内部処理を
行なうことはできる。
上記デコーダ（８ａ） （８ｂ）は、各プロセッサ（１
ａ）（１ｂ）から出力されるシステムメモリアクセス要
求信号を入力として、所定時間継続するＡＮＤゲート開
信号、および計時動作開始信号を出力するものである。
ａ）（１ｂ）から出力されるシステムメモリアクセス要
求信号を入力として、所定時間継続するＡＮＤゲート開
信号、および計時動作開始信号を出力するものである。
上記タイマカウンタ（８ａ） （８ｂ）は、各デコーダ
（８ａ） （６ｂ）から出力される計時動作開始信号を
入力として所定時間の計時動作を行ない、タイムアツプ
信号を出力するものである。但し、上記所定時間として
は、全てのプロセッサから同時にシステムメモリアクセ
ス要求信号が出力された場合において、当該プロセッサ
によるシステムメモリのアクセスが可能になるまでの時
間よりも短くない時間に設定されている。
（８ａ） （６ｂ）から出力される計時動作開始信号を
入力として所定時間の計時動作を行ない、タイムアツプ
信号を出力するものである。但し、上記所定時間として
は、全てのプロセッサから同時にシステムメモリアクセ
ス要求信号が出力された場合において、当該プロセッサ
によるシステムメモリのアクセスが可能になるまでの時
間よりも短くない時間に設定されている。
上記の構成のマルチプロセッサシステムの動作は次のと
おりである。
おりである。
プロセッサ（ｌｂ）がシステムメモリ（４）をアクセス
している途中において故障が発生した状態において、プ
ロセッサ（１ａ）がシステムメモリ■のアクセスを要求
した場合には、ローカルバス（２ａ）からシステムバス
（４）に対してアドレスデータが供給され、アドレスデ
ータに対応する箇所に格納されているデータの読出し、
或はアドレスデータに対応する箇所へのデータの書込み
が行なわれ、さらに、システムメモリ（４）からアクノ
リッジ信号が出力されるのであるが、システムメモリ（
４）からのアクノリッジ信号は、プロセッサ（１ｂ）に
は伝送されないので、プロセッサ（１ｂ）は、システム
メモリ（４）に対するアクセスを行なった後ウェイト状
態になる。
している途中において故障が発生した状態において、プ
ロセッサ（１ａ）がシステムメモリ■のアクセスを要求
した場合には、ローカルバス（２ａ）からシステムバス
（４）に対してアドレスデータが供給され、アドレスデ
ータに対応する箇所に格納されているデータの読出し、
或はアドレスデータに対応する箇所へのデータの書込み
が行なわれ、さらに、システムメモリ（４）からアクノ
リッジ信号が出力されるのであるが、システムメモリ（
４）からのアクノリッジ信号は、プロセッサ（１ｂ）に
は伝送されないので、プロセッサ（１ｂ）は、システム
メモリ（４）に対するアクセスを行なった後ウェイト状
態になる。
したがって、バスアービトレーションユニット（５ｂ）
によるシステムバス占有状態信号が出力され続けること
になり、システムメモリ（４）に対するアクセスを行な
おうとしているプロセッサ（１ａ）もウェイト状態を継
続することになる。
によるシステムバス占有状態信号が出力され続けること
になり、システムメモリ（４）に対するアクセスを行な
おうとしているプロセッサ（１ａ）もウェイト状態を継
続することになる。
この場合において、デコーダ（６ｂ）からのデコード信
号に基いてＡＮＤゲート（７ｂ）が既に開かれていると
ともに、タイマカウンタ（８ｂ）による計時動作が既に
開始されているのであるから、ＡＮＤゲート（７ｂ）を
通して供給されるべきアクノリッジ信号が伝送されない
状態であっても、タイマカウンタ（８ｂ）により生成さ
れるタイムアツプ信号がＯＲゲート（９ｂ）を通してプ
ロセッサ（ｉｂ）のレディ入力端子に供給され、プロセ
ッサ（ｌｂ）のウェイト状態を解除することができる。
号に基いてＡＮＤゲート（７ｂ）が既に開かれていると
ともに、タイマカウンタ（８ｂ）による計時動作が既に
開始されているのであるから、ＡＮＤゲート（７ｂ）を
通して供給されるべきアクノリッジ信号が伝送されない
状態であっても、タイマカウンタ（８ｂ）により生成さ
れるタイムアツプ信号がＯＲゲート（９ｂ）を通してプ
ロセッサ（ｉｂ）のレディ入力端子に供給され、プロセ
ッサ（ｌｂ）のウェイト状態を解除することができる。
したがって、その後は、プロセッサ（１ｂ）が次のステ
ップの処理を行ない、同時に、バスアービトレーション
ユニット（５ｂ）がシステムバス■を占有していないこ
とを示す信号を他のバスアービトレーションユニット（
５ａ）に供給するので、プロセッサ（ｌａ）によるシス
テムメモリ（４）のアクセスが行なわれることになる。
ップの処理を行ない、同時に、バスアービトレーション
ユニット（５ｂ）がシステムバス■を占有していないこ
とを示す信号を他のバスアービトレーションユニット（
５ａ）に供給するので、プロセッサ（ｌａ）によるシス
テムメモリ（４）のアクセスが行なわれることになる。
即ち、マルチプロセッサシステムにおいて一部に故障が
発生した状態であっても、システム全体がウェイト状態
になってしまうことを確実に防止することができる。
発生した状態であっても、システム全体がウェイト状態
になってしまうことを確実に防止することができる。
尚、システムメモリ（４）から伝送されるアクノリッジ
信号と、タイマカウンタ（８ｂ）から供給されるタイム
アツプ信号とを互に識別可能にしておけば、プロセッサ
（１ｂ）において、アクノリッジ信号に基くウェイト状
態の解除が行なわれたのか、或はタイムアツプ信号に基
くウェイト状態の解除が行なわれたのかを判別し、判別
結果に基く処理を行なわせることにより、誤動作を防止
することができる。
信号と、タイマカウンタ（８ｂ）から供給されるタイム
アツプ信号とを互に識別可能にしておけば、プロセッサ
（１ｂ）において、アクノリッジ信号に基くウェイト状
態の解除が行なわれたのか、或はタイムアツプ信号に基
くウェイト状態の解除が行なわれたのかを判別し、判別
結果に基く処理を行なわせることにより、誤動作を防止
することができる。
また、何ら故障が発生していない状態においては、デコ
ーダ（６ｂ）からのデコーダ信号に基いてＡＮＤゲート
（７ｂ）が開かれている間に、システムメモリ（４）か
らのアクノリッジ信号がプロセッサに伝送されるので、
このタイミングにおいてプロセッサ（ｌｂ）のウェイト
状態が解除され、以後は正常な動作を行なうことができ
る。
ーダ（６ｂ）からのデコーダ信号に基いてＡＮＤゲート
（７ｂ）が開かれている間に、システムメモリ（４）か
らのアクノリッジ信号がプロセッサに伝送されるので、
このタイミングにおいてプロセッサ（ｌｂ）のウェイト
状態が解除され、以後は正常な動作を行なうことができ
る。
第３図は他の実施例を示すブロック図であり、上記実施
例と異なる点は、タイマカウンタ（８ａ）（８ｂ）をそ
れぞれプロセッサ（ｌａ） （ｌｂ）に内蔵させている
点のみである。
例と異なる点は、タイマカウンタ（８ａ）（８ｂ）をそ
れぞれプロセッサ（ｌａ） （ｌｂ）に内蔵させている
点のみである。
したがって、この実施例の場合にも、正常状態において
は、システムメモリ（４）からのアクノリッジ信号に基
いてプロセッサのウェイト状態を解除することができ、
逆に、システムメモリ（４）からのアクノリッジ信号が
プロセッサに供給されない状態においては、タイマカウ
ンタからのタイムアツプ信号に基いてプロセッサのウェ
イト状態を解除することができる。
は、システムメモリ（４）からのアクノリッジ信号に基
いてプロセッサのウェイト状態を解除することができ、
逆に、システムメモリ（４）からのアクノリッジ信号が
プロセッサに供給されない状態においては、タイマカウ
ンタからのタイムアツプ信号に基いてプロセッサのウェ
イト状態を解除することができる。
この結果、マルチプロセッサシステムが全体として長時
間のウェイト状態になってしまうという不都合を確実に
解消させることができる。
間のウェイト状態になってしまうという不都合を確実に
解消させることができる。
〈発明の効果〉
以上のようにこの発明は、何らかの原因によりシステム
メモリからアクノリッジ信号が供給されない状態になっ
た場合でも、所定時間が経過した時点で強制的にウェイ
ト状態をリセットするための信号をプロセッサに供給す
るようにしているので、一部の故障によりマルチプロセ
ッサシステムが全体として長時間のウェイト状態になっ
てしまうという不都合を確実に防止することができると
いう特有の効果を奏する。
メモリからアクノリッジ信号が供給されない状態になっ
た場合でも、所定時間が経過した時点で強制的にウェイ
ト状態をリセットするための信号をプロセッサに供給す
るようにしているので、一部の故障によりマルチプロセ
ッサシステムが全体として長時間のウェイト状態になっ
てしまうという不都合を確実に防止することができると
いう特有の効果を奏する。
第１図はこの発明のマルチプロセッサシステムの一実施
例を示すブロック図、 第２図はバスアービトレーションユニットに供給される
信号にプライオリティを持たせるための構成を示すブロ
ック図、 第３図はマルチプロセッサシステムの他の実施例を示す
ブロック図、 第４図はマルチプロセッサシステムの従来例を示すブロ
ック図。 （ｌａ） （ｌｂ）・・・プロセッサ、■・・・システ
ムバス、（４）・・・システムメモリ、 （５ａ） （５ｂ）・・・バスアービトレーションユニ
ット、（８ａ）（８ｂ）・・・タイマカウンタ（ほか３
名） 第１図 第２図 第３図 第４図
例を示すブロック図、 第２図はバスアービトレーションユニットに供給される
信号にプライオリティを持たせるための構成を示すブロ
ック図、 第３図はマルチプロセッサシステムの他の実施例を示す
ブロック図、 第４図はマルチプロセッサシステムの従来例を示すブロ
ック図。 （ｌａ） （ｌｂ）・・・プロセッサ、■・・・システ
ムバス、（４）・・・システムメモリ、 （５ａ） （５ｂ）・・・バスアービトレーションユニ
ット、（８ａ）（８ｂ）・・・タイマカウンタ（ほか３
名） 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサに対して共通のシス テムバスを介して共通のシステムメモリ が接続され、選択的に何れかのプロセッ サによるシステムメモリのアクセスを許 容するようにしたマルチプロセッサシス テムにおいて、何れかのプロセッサがシ ステムメモリに対するアクセス要求状態 であり、かつ他のプロセッサによるシス テムバス占有状態である場合に、システ ムメモリからのアクノリッジ信号、およ び計時手段によるタイムアップ信号の何 れかが供給されたことを条件として、シ ステムメモリに対するアクセス遂行状態 となっているプロセッサのウェイト状態 を解除することを特徴とするマルチプロ セッサシステム。 ２、計時手段が、システムメモリに対する アクセス要求状態になった時点で計時動 作を開始するものである上記特許請求の 範囲第１項記載のマルチプロセッサシス テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP678187A JPS63174158A (ja) | 1987-01-14 | 1987-01-14 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP678187A JPS63174158A (ja) | 1987-01-14 | 1987-01-14 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174158A true JPS63174158A (ja) | 1988-07-18 |
Family
ID=11647713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP678187A Pending JPS63174158A (ja) | 1987-01-14 | 1987-01-14 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291045A (ja) * | 1989-04-28 | 1990-11-30 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
| JPH0644201A (ja) * | 1992-03-16 | 1994-02-18 | Matsushita Graphic Commun Syst Inc | 共有メモリを用いたコンピュータシステムの監視装置 |
| JPH06314232A (ja) * | 1993-05-06 | 1994-11-08 | Mitsubishi Electric Corp | メモリ切替制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129672A (ja) * | 1982-01-29 | 1983-08-02 | Hitachi Ltd | 対等分散型情報処理システム |
-
1987
- 1987-01-14 JP JP678187A patent/JPS63174158A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129672A (ja) * | 1982-01-29 | 1983-08-02 | Hitachi Ltd | 対等分散型情報処理システム |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291045A (ja) * | 1989-04-28 | 1990-11-30 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
| JPH0644201A (ja) * | 1992-03-16 | 1994-02-18 | Matsushita Graphic Commun Syst Inc | 共有メモリを用いたコンピュータシステムの監視装置 |
| JPH06314232A (ja) * | 1993-05-06 | 1994-11-08 | Mitsubishi Electric Corp | メモリ切替制御回路 |
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