JPH02271460A - マルチプロセッサシステム内のシステムユニット間でデータトランザクションを行なうモジュール式クロスバー相互接続ネットワーク - Google Patents
マルチプロセッサシステム内のシステムユニット間でデータトランザクションを行なうモジュール式クロスバー相互接続ネットワークInfo
- Publication number
- JPH02271460A JPH02271460A JP2014720A JP1472090A JPH02271460A JP H02271460 A JPH02271460 A JP H02271460A JP 2014720 A JP2014720 A JP 2014720A JP 1472090 A JP1472090 A JP 1472090A JP H02271460 A JPH02271460 A JP H02271460A
- Authority
- JP
- Japan
- Prior art keywords
- crossbar
- source
- nodes
- node
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006854 communication Effects 0.000 claims abstract description 25
- 238000004891 communication Methods 0.000 claims abstract description 24
- 238000013507 mapping Methods 0.000 claims description 56
- 238000012545 processing Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 abstract description 23
- 238000012546 transfer Methods 0.000 abstract description 14
- 230000008569 process Effects 0.000 abstract description 7
- 238000012360 testing method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 8
- 238000013461 design Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 101001006370 Actinobacillus suis Hemolysin Proteins 0.000 description 1
- 101100366941 Homo sapiens STON1 gene Proteins 0.000 description 1
- 102100021683 Stonin-1 Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003334 potential effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、これと同時に出願された次のような米国特許
出願に開示されているコンピュータシステムの幾つかの
特徴を有するものである。エバンス氏等の「デジタルコ
ンピュータのシステム制御ユニットとシステム処理ユニ
ットとの間のインター ７ ｘ −ｉ’ ス（ＡＮ ｆ
ＮＴＥＲＦＡｃＥ ＢＥＴＷＩＥＥＮ Ａ ＳＹＳＴＥ
ＭＣＯＮＴＲＯＬ ｔＪＮＩＴ ＡＮＤ Ａ ＳＹＳＴ
ＥＭ ＰＲＯＣＥＳＳＩＮＧ ＵＮＩＴＯＦ Ａ ＤＩ
ＧＩＴＡＬ ＣＯＭＰｔＪＴＥＲ）Ｊ ；アーノルド
氏等の［マイクロプロセッサシステムのシステム制御ユ
ニットと中央処理ユニットとをインターフェイスする方
法及び装置（ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵ
Ｓ ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ ＳＹＳＴＥＭ
Ｃ０ＮＴＲ０Ｌ ＵＮＩＴ ＦＯＲＡＭ［ＪＬＴＩＰ
ＲＯＣＥＳＳＯＲＳＹＳＴＥＭ ＷＩＴＨ丁１１Ｅ
Ｃ０ＮＴＲ０Ｉ。
出願に開示されているコンピュータシステムの幾つかの
特徴を有するものである。エバンス氏等の「デジタルコ
ンピュータのシステム制御ユニットとシステム処理ユニ
ットとの間のインター ７ ｘ −ｉ’ ス（ＡＮ ｆ
ＮＴＥＲＦＡｃＥ ＢＥＴＷＩＥＥＮ Ａ ＳＹＳＴＥ
ＭＣＯＮＴＲＯＬ ｔＪＮＩＴ ＡＮＤ Ａ ＳＹＳＴ
ＥＭ ＰＲＯＣＥＳＳＩＮＧ ＵＮＩＴＯＦ Ａ ＤＩ
ＧＩＴＡＬ ＣＯＭＰｔＪＴＥＲ）Ｊ ；アーノルド
氏等の［マイクロプロセッサシステムのシステム制御ユ
ニットと中央処理ユニットとをインターフェイスする方
法及び装置（ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵ
Ｓ ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ ＳＹＳＴＥＭ
Ｃ０ＮＴＲ０Ｌ ＵＮＩＴ ＦＯＲＡＭ［ＪＬＴＩＰ
ＲＯＣＥＳＳＯＲＳＹＳＴＥＭ ＷＩＴＨ丁１１Ｅ
Ｃ０ＮＴＲ０Ｉ。
ＰＲＯＣＥＳＳＩＮＧ ＵＮＩＴＳ）Ｊ ；ガグリア
ード氏等の「マルチプロセッサシステムのシステム制御
ユニットをシステムのシステムメインメモリとインター
フェイスするための方法及び手段（ＭＥＴＩＩＯＤ Ａ
ＮＤＭＥＡＮＳ ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ
ＳＹＳＴＥＭ Ｃ０ＮＴＲ０Ｉ、ｔｌＮＩＴＦＯＲＡ
Ｍ［］ＬＴＩＰＲＯＣＥＳＳＯＲＳＹＳＹＴＥＭ Ｗ
ＩＴＨＴＩＤＥＳＹＳＹＴＥＭ ＭＡＩＮ ＭＥＭＯＲ
Ｙ）Ｊ ； Ｄ、フィツト氏等の［パイプライン式コ
ンピュータシステムにおいて考えられる種々の数のメモ
リアクセス競合を分析する方法と装置（ＭＥＴＨＯＤ
ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲＲＥＳＯＬＶＩＮ
Ｇ Ａ ＶＡＲＩＡＢＬＥ ＮＵＭＢＥＲＯＦ ＰＯＴ
ＥＮＴＩＡＬＭＥＭＯＲＹ ＡＣＣＥＳＳ Ｃ０ＮＦＩ
ＪＣＴＳ ＩＮ Ａ ＰＩＰＥＬＩＮＥＤＣＯＭＰＵＴ
ＥＲＳＹＳＹＴＥＭ）Ｊ ； Ｄ、フィツト氏等の「
可変長さの命令アーキテクチャにおいて多数の指定子を
デコードする方法（ＤＥＣＯＤＩＮＧ Ｍ［ＪＬＴＩＰ
ＬＥＳＰＥＣＩＦＩＥＲ３ＩＮ Ａ ＶＡＲＩＡＢＬＥ
ＬＥＮＧＴＩＩ ｌＮ５ＴＲＵＣＴＩＯＮＡＲＣＨＩ
ＴＥＣＴＵＲＥ）Ｊ ； Ｄ、フィツト氏等の［仮想
命令キャッシュリフィルアルゴリズム（ＶＩＲＴＵＡＬ
ＩＮＳＴＲＵＣ丁ＩＯＮ ＣＡＣ）ＩＥ ＲＥＦＩ
ＬＩ、 ＡＬＧＯＲＪＴＩＩＭ）Ｊ ； パーマ
ン氏等の「同じ命令内でのレジスタ及びレジスタ変更指
定子のパイプライン処理（Ｐ ＩＰＥＬ ＩＮＥＰＲＯ
ＣＥＳＳＩＮＧ ＯＦ ＲＥＧＩＳＴＥＲＡＮＤ ＲＥ
ＧｆＳＴＥＩ？ ＭＯＤＩ−ＦＹＩＮＧＴ ５ＰＥＣ
ＩＦＩＥＲ５ＷＩＴＩＩＩＮ ＴＨＥ ＳＡＭＥ
ｌＮ５Ｔ−ＲｔＪＣＴＩＯＮ）Ｊ ；マーレイ氏等
のデジタルコンピュータ用のデータ依存性分桁を行なう
多命令処理システム（ＭＵＬＴＩＰＬＥ ｌＮ５ＴＲＵ
ＣＴＩＯＮ ＰＲＥＰＲＯＣＥＳＳＩＮＧＳＹＳＴＥＭ
ＷＩＴＨＤＡＴＡ ＤＥＰＥＮＤＥＮＣＹ ＲＥ
ＳＯＬＵＴＩＯＮ ＦＯＲＤＩＧＩＴＡＬ ＣＰＭＰ
ＵＴＥＲ）Ｊ ； Ｄ、フィツト氏等の［パイプライン
プロセッサにおいて暗示された指定子を予め処理する方
法（ＰＲＥＰＲＯＣＥＳＳＩＮＧ ＩＭＰＬＩＥＤＳＰ
ＥＣＩＦＩＥＲ５ＩＮＡ ＰＩＰＥＬｒＮＥＤ ＰＲＯ
ＣＥＳＳＥＲ）Ｊ ； Ｄ。
ード氏等の「マルチプロセッサシステムのシステム制御
ユニットをシステムのシステムメインメモリとインター
フェイスするための方法及び手段（ＭＥＴＩＩＯＤ Ａ
ＮＤＭＥＡＮＳ ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ
ＳＹＳＴＥＭ Ｃ０ＮＴＲ０Ｉ、ｔｌＮＩＴＦＯＲＡ
Ｍ［］ＬＴＩＰＲＯＣＥＳＳＯＲＳＹＳＹＴＥＭ Ｗ
ＩＴＨＴＩＤＥＳＹＳＹＴＥＭ ＭＡＩＮ ＭＥＭＯＲ
Ｙ）Ｊ ； Ｄ、フィツト氏等の［パイプライン式コ
ンピュータシステムにおいて考えられる種々の数のメモ
リアクセス競合を分析する方法と装置（ＭＥＴＨＯＤ
ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲＲＥＳＯＬＶＩＮ
Ｇ Ａ ＶＡＲＩＡＢＬＥ ＮＵＭＢＥＲＯＦ ＰＯＴ
ＥＮＴＩＡＬＭＥＭＯＲＹ ＡＣＣＥＳＳ Ｃ０ＮＦＩ
ＪＣＴＳ ＩＮ Ａ ＰＩＰＥＬＩＮＥＤＣＯＭＰＵＴ
ＥＲＳＹＳＹＴＥＭ）Ｊ ； Ｄ、フィツト氏等の「
可変長さの命令アーキテクチャにおいて多数の指定子を
デコードする方法（ＤＥＣＯＤＩＮＧ Ｍ［ＪＬＴＩＰ
ＬＥＳＰＥＣＩＦＩＥＲ３ＩＮ Ａ ＶＡＲＩＡＢＬＥ
ＬＥＮＧＴＩＩ ｌＮ５ＴＲＵＣＴＩＯＮＡＲＣＨＩ
ＴＥＣＴＵＲＥ）Ｊ ； Ｄ、フィツト氏等の［仮想
命令キャッシュリフィルアルゴリズム（ＶＩＲＴＵＡＬ
ＩＮＳＴＲＵＣ丁ＩＯＮ ＣＡＣ）ＩＥ ＲＥＦＩ
ＬＩ、 ＡＬＧＯＲＪＴＩＩＭ）Ｊ ； パーマ
ン氏等の「同じ命令内でのレジスタ及びレジスタ変更指
定子のパイプライン処理（Ｐ ＩＰＥＬ ＩＮＥＰＲＯ
ＣＥＳＳＩＮＧ ＯＦ ＲＥＧＩＳＴＥＲＡＮＤ ＲＥ
ＧｆＳＴＥＩ？ ＭＯＤＩ−ＦＹＩＮＧＴ ５ＰＥＣ
ＩＦＩＥＲ５ＷＩＴＩＩＩＮ ＴＨＥ ＳＡＭＥ
ｌＮ５Ｔ−ＲｔＪＣＴＩＯＮ）Ｊ ；マーレイ氏等
のデジタルコンピュータ用のデータ依存性分桁を行なう
多命令処理システム（ＭＵＬＴＩＰＬＥ ｌＮ５ＴＲＵ
ＣＴＩＯＮ ＰＲＥＰＲＯＣＥＳＳＩＮＧＳＹＳＴＥＭ
ＷＩＴＨＤＡＴＡ ＤＥＰＥＮＤＥＮＣＹ ＲＥ
ＳＯＬＵＴＩＯＮ ＦＯＲＤＩＧＩＴＡＬ ＣＰＭＰ
ＵＴＥＲ）Ｊ ； Ｄ、フィツト氏等の［パイプライン
プロセッサにおいて暗示された指定子を予め処理する方
法（ＰＲＥＰＲＯＣＥＳＳＩＮＧ ＩＭＰＬＩＥＤＳＰ
ＥＣＩＦＩＥＲ５ＩＮＡ ＰＩＰＥＬｒＮＥＤ ＰＲＯ
ＣＥＳＳＥＲ）Ｊ ； Ｄ。
フィツト氏等の［ブランチ予想（ＢＲＡＮＣＨＰＲＥ−
ＤＩＣＴＩＯＮ）Ｊ ；フォラサム氏等の［デジタル
コンピュータのパイプライン式フローティングポイント
加算器（ＰＩＰＥＩｊＮＥＤ ＦＬＯＡＴＩＮＧ ＰＯ
ＩＮＴ ＡＤＤＥＲＦＯＲＤＩＧＩＴＡＬ ＣＯＭＰＵ
ＴＥＲ）Ｊ ；グランドマン氏等の「自己計時式レジ
スタファイル（ＳＡＬＦ ＴＩＭＥＤ ＲＥＧＩＳＴ［
：ＲＦＩＬＥ）Ｊ ；ベベン氏等の「パイプライン式
コンピュータシステムにおいてエラーを検出して修正す
る方法及び装置（ＭＥＴＩ−１０Ｄ ＡＮＤ ＡＰＰＡ
ＲＡＴＵＳ ＦＯＲＤＥＴＥＣＴＩＮＧ ＡＮＤ Ｃ０
ＲＲＥＣＴＩＮＧ ＥＲＲＯＲ３ＩＮ Ａ ＰＩＰＥ−
ＬＩＮＥＤ ＣＯＭＰｔＪＴＥＲＳＹＳＴＥＭ）Ｊ
；フリン氏等の［マルチプロセッサシステムにおいてシ
ステム制御ユニットを用いて通信要求を仲裁する方法及
び装置（ＭＥＴＩＩＯＤ ＡＮＤ ＭＥＡＮＳ ＦＯＲ
ＡＲＢＩＴＩ？ＡＴＩＮＧ ＣＯＭＭＵＮＩ−ＣＡＴＩ
ＯＮ ＲＥＱＵＥＳＴＳ ＵＳＩＮＧ Ａ ＳＹＳＴ
ＥＭＣＯＮＴＲＯＬ ＵＮＩＴＩＮＡ ＭＵＬＴＩ−Ｐ
ＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）、１ ； Ｅ、フィ
ツト氏等の［マイグロコード化実行ユニットにおいて並
列動作で多機能ユニットを制御する方法（ＣＯＮＴＲＯ
ＬＯＦ ＭＵＬＴＩＰＬＥ ＦＵＮＣＴＩＯＮ ＵＩＮ
ＴＳ ＷＩＴＨＰＡＲＡＬＬＥＬＯＰＥＲＡＴＩＯＮ
ＩＮ Ａ ＭＩＣＲＯＣＯＤＥＤ ＥＸＥＣＵＲＦＯＮ
ｔＪＩＮＴ）Ｊ ；ウェブ二世氏等の［仮想メモリ
システムをベースとするデジタルコンピュータの命令パ
イプライン内において予めフェッチした命令でメモリア
クセス例外を処理する方法（ＰＲＯ（：ＥＳＳＩＮＧ
ＯＦ ＭＥＭＯＲＹＡＣＣＥＳＳ ＥＸＣＥＰＴＩＯＮ
Ｓ ｉｔ’１ＴＨＰＲＥ−ＦＥＴＣＩＩＥＤ ｌＮ５Ｔ
−ＲＵＣＴＩＯＮＳ ＷＩＴＩＩＩＮ ＴＩＤＥ ｌＮ
５ＴＲＵＣＴＩＯＮ ＰＩＰＥＬＩＮＥ ＯＦ＾Ｖ［Ｒ
ＴＵＡＬＭＥＭＯＲＹ ＳＹＳＴＥＭ−ＢＡＳＥＤ Ｄ
ＩＧＩＴＡＬ ＣＯＭ−ＰＵＴＥＲ）Ｊ ；ヘザリン
トン氏等の［デジタルコンピュータシステムにおいて仮
想−物理メモリアドレスの変換を制御する方法及び装置
（ＭＥＴＨＯＤ ＡＮＤＡＰＰＡＲＡＴＵＳ ＦＯＲＣ
０ＮＴＲ０ＬＬＩＮＧ ＴＨＥ Ｃ０ＮＶＥＲ５ＩＯＮ
０ＦＶＩＲＴＬＩＡＬ ＴＯＰ）ＩＹＳＩＣＡＬ
ＭＥＭＯＲＹＡ［）Ｄｌ？ＥＳＳＥＳ ＩＮ Ａ
ＤＩＧＩＴＡＬ Ｃ０ＮＰｊＪＴＥＲＳＹＳＹＴＥＭ）
Ｊ ；ヘザリントン氏等の［エラー修正機能を有するラ
イトバックバッファ（ｗｎＩｒＥＢＡＣＫ ＢＬＩＦＦ
ＥＲｍｌ（ＥＲＲＯＲＣ０ＲＲＥＣＴＩＮＧＣＡＰＡＢ
ＩＬＩＴＩＥＳ）Ｊ ；フリン氏等の「マルチプロセ
ッサシステムにおいてシステム制御ユニットを用いて通
信要求を仲裁する方法及び手段（ＭＥＴＩＩＯＤＡＮＤ
ＭＥＡＮＳ ＦＯＲＡＲＢＩＴＲＡＴＩＮＧ ＣＯＭ
ＭＵＮＩＣＡＴ［０ＮＲＥＱＵＥＳＴＳ ＵＳＴＮＧＡ
ＳＹＳＴＥＭ Ｃ０ＮＴＲ０ＬＵＮＩＴ ＩＮ ＡＭ
ＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）Ｊ ；
ポルジン氏等の「入力／出カニニットとマルチプロセッ
サシステムのシステム制御ユニットとをインターフェイ
スする方法及び装置（ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡ
ＲＡＴＵＳ ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ ＳＹ
ＳＹＴＥＭ Ｃ０ＮＴＲ０Ｌ ＬＩＮＩＴ ＦＯＲＡＭ
ＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＹＴＥＭ ＷＩＴ
ＨＩＮＰＵＴｌｏＵＴＰＬＩＴＵＮＩＴＳ）Ｊ ；ガ
グリアード氏等の［マルチプロセッサシステムのシステ
ム制御ユニットとシステムメインメモリとをインターフ
ェイスする手段に用いるメモリ構成（間開ＯＲＹ Ｃ０
ＮＦＩＧ［１ＲＡＴＩＯＮ ＦＯＲＵＳＥＷＩＴＨＭＥ
ＡＮＳ ＦＯＲＩＮＴＥＲＦＡＣｒＮＧ Ａ ５ＹＳＴ
ＥＮ Ｃ０ＮＴＲ０ＬＵＮＴＴ ＦＯＲＡ ＭＵＬ
丁）−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ ＷＩＴＩ−
Ｉ ＴＩＩＥＳＹＳＴＥＭ ＭＡＩＮ ＭＥＭＯＲＹ
）Ｊ ；そしてガグリアード氏等の［システムモジュ
ール間のＤＲＡＭ制御信号のエラーチエツクのための方
法及び手段（ＭＥＴＨＯＤＡＮＤ ＭＥＡＮＳ ＦＯ
ＲＥＲＲＯＲＣＨＥＣＫＩＮＧ ＯＦ ＤＲＡＭ−ＣＯ
ＮＴＲＯＬＳｒＧＮＡｌ、Ｓ ＢＥＴＷＥＥＮ ＳＹＳ
ＴＥＭ ＭＯＤＵＬＥＳ） 」 。
ＤＩＣＴＩＯＮ）Ｊ ；フォラサム氏等の［デジタル
コンピュータのパイプライン式フローティングポイント
加算器（ＰＩＰＥＩｊＮＥＤ ＦＬＯＡＴＩＮＧ ＰＯ
ＩＮＴ ＡＤＤＥＲＦＯＲＤＩＧＩＴＡＬ ＣＯＭＰＵ
ＴＥＲ）Ｊ ；グランドマン氏等の「自己計時式レジ
スタファイル（ＳＡＬＦ ＴＩＭＥＤ ＲＥＧＩＳＴ［
：ＲＦＩＬＥ）Ｊ ；ベベン氏等の「パイプライン式
コンピュータシステムにおいてエラーを検出して修正す
る方法及び装置（ＭＥＴＩ−１０Ｄ ＡＮＤ ＡＰＰＡ
ＲＡＴＵＳ ＦＯＲＤＥＴＥＣＴＩＮＧ ＡＮＤ Ｃ０
ＲＲＥＣＴＩＮＧ ＥＲＲＯＲ３ＩＮ Ａ ＰＩＰＥ−
ＬＩＮＥＤ ＣＯＭＰｔＪＴＥＲＳＹＳＴＥＭ）Ｊ
；フリン氏等の［マルチプロセッサシステムにおいてシ
ステム制御ユニットを用いて通信要求を仲裁する方法及
び装置（ＭＥＴＩＩＯＤ ＡＮＤ ＭＥＡＮＳ ＦＯＲ
ＡＲＢＩＴＩ？ＡＴＩＮＧ ＣＯＭＭＵＮＩ−ＣＡＴＩ
ＯＮ ＲＥＱＵＥＳＴＳ ＵＳＩＮＧ Ａ ＳＹＳＴ
ＥＭＣＯＮＴＲＯＬ ＵＮＩＴＩＮＡ ＭＵＬＴＩ−Ｐ
ＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）、１ ； Ｅ、フィ
ツト氏等の［マイグロコード化実行ユニットにおいて並
列動作で多機能ユニットを制御する方法（ＣＯＮＴＲＯ
ＬＯＦ ＭＵＬＴＩＰＬＥ ＦＵＮＣＴＩＯＮ ＵＩＮ
ＴＳ ＷＩＴＨＰＡＲＡＬＬＥＬＯＰＥＲＡＴＩＯＮ
ＩＮ Ａ ＭＩＣＲＯＣＯＤＥＤ ＥＸＥＣＵＲＦＯＮ
ｔＪＩＮＴ）Ｊ ；ウェブ二世氏等の［仮想メモリ
システムをベースとするデジタルコンピュータの命令パ
イプライン内において予めフェッチした命令でメモリア
クセス例外を処理する方法（ＰＲＯ（：ＥＳＳＩＮＧ
ＯＦ ＭＥＭＯＲＹＡＣＣＥＳＳ ＥＸＣＥＰＴＩＯＮ
Ｓ ｉｔ’１ＴＨＰＲＥ−ＦＥＴＣＩＩＥＤ ｌＮ５Ｔ
−ＲＵＣＴＩＯＮＳ ＷＩＴＩＩＩＮ ＴＩＤＥ ｌＮ
５ＴＲＵＣＴＩＯＮ ＰＩＰＥＬＩＮＥ ＯＦ＾Ｖ［Ｒ
ＴＵＡＬＭＥＭＯＲＹ ＳＹＳＴＥＭ−ＢＡＳＥＤ Ｄ
ＩＧＩＴＡＬ ＣＯＭ−ＰＵＴＥＲ）Ｊ ；ヘザリン
トン氏等の［デジタルコンピュータシステムにおいて仮
想−物理メモリアドレスの変換を制御する方法及び装置
（ＭＥＴＨＯＤ ＡＮＤＡＰＰＡＲＡＴＵＳ ＦＯＲＣ
０ＮＴＲ０ＬＬＩＮＧ ＴＨＥ Ｃ０ＮＶＥＲ５ＩＯＮ
０ＦＶＩＲＴＬＩＡＬ ＴＯＰ）ＩＹＳＩＣＡＬ
ＭＥＭＯＲＹＡ［）Ｄｌ？ＥＳＳＥＳ ＩＮ Ａ
ＤＩＧＩＴＡＬ Ｃ０ＮＰｊＪＴＥＲＳＹＳＹＴＥＭ）
Ｊ ；ヘザリントン氏等の［エラー修正機能を有するラ
イトバックバッファ（ｗｎＩｒＥＢＡＣＫ ＢＬＩＦＦ
ＥＲｍｌ（ＥＲＲＯＲＣ０ＲＲＥＣＴＩＮＧＣＡＰＡＢ
ＩＬＩＴＩＥＳ）Ｊ ；フリン氏等の「マルチプロセ
ッサシステムにおいてシステム制御ユニットを用いて通
信要求を仲裁する方法及び手段（ＭＥＴＩＩＯＤＡＮＤ
ＭＥＡＮＳ ＦＯＲＡＲＢＩＴＲＡＴＩＮＧ ＣＯＭ
ＭＵＮＩＣＡＴ［０ＮＲＥＱＵＥＳＴＳ ＵＳＴＮＧＡ
ＳＹＳＴＥＭ Ｃ０ＮＴＲ０ＬＵＮＩＴ ＩＮ ＡＭ
ＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）Ｊ ；
ポルジン氏等の「入力／出カニニットとマルチプロセッ
サシステムのシステム制御ユニットとをインターフェイ
スする方法及び装置（ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡ
ＲＡＴＵＳ ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ Ａ ＳＹ
ＳＹＴＥＭ Ｃ０ＮＴＲ０Ｌ ＬＩＮＩＴ ＦＯＲＡＭ
ＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＹＴＥＭ ＷＩＴ
ＨＩＮＰＵＴｌｏＵＴＰＬＩＴＵＮＩＴＳ）Ｊ ；ガ
グリアード氏等の［マルチプロセッサシステムのシステ
ム制御ユニットとシステムメインメモリとをインターフ
ェイスする手段に用いるメモリ構成（間開ＯＲＹ Ｃ０
ＮＦＩＧ［１ＲＡＴＩＯＮ ＦＯＲＵＳＥＷＩＴＨＭＥ
ＡＮＳ ＦＯＲＩＮＴＥＲＦＡＣｒＮＧ Ａ ５ＹＳＴ
ＥＮ Ｃ０ＮＴＲ０ＬＵＮＴＴ ＦＯＲＡ ＭＵＬ
丁）−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ ＷＩＴＩ−
Ｉ ＴＩＩＥＳＹＳＴＥＭ ＭＡＩＮ ＭＥＭＯＲＹ
）Ｊ ；そしてガグリアード氏等の［システムモジュ
ール間のＤＲＡＭ制御信号のエラーチエツクのための方
法及び手段（ＭＥＴＨＯＤＡＮＤ ＭＥＡＮＳ ＦＯ
ＲＥＲＲＯＲＣＨＥＣＫＩＮＧ ＯＦ ＤＲＡＭ−ＣＯ
ＮＴＲＯＬＳｒＧＮＡｌ、Ｓ ＢＥＴＷＥＥＮ ＳＹＳ
ＴＥＭ ＭＯＤＵＬＥＳ） 」 。
本発明は、一般に、多数の中央処理ユニット（ＣＰＵ）
、入力／出力（Ｉ １０）ユニット及びメインメモリユ
ニット（ＭＭＵ）を含む複数のシステムユニットが並列
形態で作動されるようなマルチプロセッサコンピュータ
システムに係る。より詳細には、本発明は、このような
マルチプロセッサシステムに使用してシステムユニット
間に効率的なデータトランザクションリンケージを形成
する改良された相互接続ネットワークに係る。
、入力／出力（Ｉ １０）ユニット及びメインメモリユ
ニット（ＭＭＵ）を含む複数のシステムユニットが並列
形態で作動されるようなマルチプロセッサコンピュータ
システムに係る。より詳細には、本発明は、このような
マルチプロセッサシステムに使用してシステムユニット
間に効率的なデータトランザクションリンケージを形成
する改良された相互接続ネットワークに係る。
従来の技術
高性能のコンピュータは、とりわけ、全てのデータ及び
制御情報を通さねばならないメモリインターフェイスを
１つしか使用しないことによって生じる重大な問題を解
決することにより計算容量の増加を実現するために、通
常は、マルチプロセス及び並列処理に依存している。並
列アーキテクチャは、例えば、通常のアーキテクチャを
単に二重にすることから完全に新しいマシン編成を利用
することまでの種々のやり方でこのような問題を解決す
る。
制御情報を通さねばならないメモリインターフェイスを
１つしか使用しないことによって生じる重大な問題を解
決することにより計算容量の増加を実現するために、通
常は、マルチプロセス及び並列処理に依存している。並
列アーキテクチャは、例えば、通常のアーキテクチャを
単に二重にすることから完全に新しいマシン編成を利用
することまでの種々のやり方でこのような問題を解決す
る。
マルチプロセッサアーキテクチャは、典型的に、ある形
態のマルチ経路通信システムを通して共通の共有メモリ
、共有Ｉ１０システム及びおそらく互いにも接続された
多数のプロセッサを備えている。高性能システムでは、
複数のプロセッサユニットと入力／出カニニットとの間
に並列経路に沿って大量記憶装置及びその他の装置へと
至る多数の通信路を設けることにより、高い動作速度及
び動作冗長性が達せられる。マルチプロセッサシステム
では、システムメモリユニット、入力／出力装置、及び
コンピュータシステムの他のユニットに関連した複数の
ＣＰＵの並列動作が典型的にシステム制御ユニット（Ｓ
ＣＵ）によって整合され、該ユニットは、そのボートに
結ばれた全てのシステムユニットをリンクし、データ及
び関連制御信号を効率的に交換するためのユニット内通
信を与える。ＳＣＵは、全てのシステム要素をアクティ
ブな状態に保つ一方、ＳＣＵの種々のボートを経てリン
クされたシステムユニットとシステムメモリとの間の通
信に対するユニット内競合及びサービス要求を回避する
。
態のマルチ経路通信システムを通して共通の共有メモリ
、共有Ｉ１０システム及びおそらく互いにも接続された
多数のプロセッサを備えている。高性能システムでは、
複数のプロセッサユニットと入力／出カニニットとの間
に並列経路に沿って大量記憶装置及びその他の装置へと
至る多数の通信路を設けることにより、高い動作速度及
び動作冗長性が達せられる。マルチプロセッサシステム
では、システムメモリユニット、入力／出力装置、及び
コンピュータシステムの他のユニットに関連した複数の
ＣＰＵの並列動作が典型的にシステム制御ユニット（Ｓ
ＣＵ）によって整合され、該ユニットは、そのボートに
結ばれた全てのシステムユニットをリンクし、データ及
び関連制御信号を効率的に交換するためのユニット内通
信を与える。ＳＣＵは、全てのシステム要素をアクティ
ブな状態に保つ一方、ＳＣＵの種々のボートを経てリン
クされたシステムユニットとシステムメモリとの間の通
信に対するユニット内競合及びサービス要求を回避する
。
従って、このようなシステムの重要な特徴の１つは、Ｓ
ＣＵのボートに結ばれた種々のシステムユニットをリン
クする効率的な相互接続ネットワークを提供することで
ある。マルチプロセッサシステムにおけるシステムユニ
ットは、一般に、２つの相互接続技術の１つ、即ち共有
バス又はデータスイッチのいずれかによってリンクされ
る。
ＣＵのボートに結ばれた種々のシステムユニットをリン
クする効率的な相互接続ネットワークを提供することで
ある。マルチプロセッサシステムにおけるシステムユニ
ットは、一般に、２つの相互接続技術の１つ、即ち共有
バス又はデータスイッチのいずれかによってリンクされ
る。
特定のマルチプロセス用途についてはこれら技術の１つ
が多数のファクタによって決まる。共有バスは比較的安
価であるが、その用途が制約される。
が多数のファクタによって決まる。共有バスは比較的安
価であるが、その用途が制約される。
というのは、その動作の性質が本来時分割のものであり
、−度に１つの通信トランザクション（例えば、メモリ
のプロセス又は接触）しかできないからである。然し乍
ら、バスは、バスへの相互接続が１つの接続点でしか必
要とされないので、別のプロセッサ、メモリ又は他のシ
ステムユニットを受け入れるように容易に拡張できると
いう効果を奏する。
、−度に１つの通信トランザクション（例えば、メモリ
のプロセス又は接触）しかできないからである。然し乍
ら、バスは、バスへの相互接続が１つの接続点でしか必
要とされないので、別のプロセッサ、メモリ又は他のシ
ステムユニットを受け入れるように容易に拡張できると
いう効果を奏する。
一方、スイッチ式ネットワークは、関連するトランザク
ションが同じシステムユニットに関係しない限り、多数
のトランザクションを同時に実行することができる。よ
り詳細には、このようなネットワークにおける処理要素
又はシステムユニットは、多数のデータ項目を同時に転
送する能力をもつある種のスイッチングネットワークと
相互接続される。通常は種々のスイッチングネットワー
クがあり、これらは、シャフルネットワーク、アーギュ
メントデータ操作ネットワーク、バタフライスイッチ及
びクロスバ−マトリクススイッチを含む。特に、クロス
バ−スイッチは、各入力を出力へスイッチできるように
入力ノードと出力ノードとの間をマツピングする一般的
な接続ネットワークを実施するように共通に使用される
。然し乍ら、相互接続されたマルチプロセッサシステム
では、同時に多数の通信処理を取り扱う能力から時間的
な効率が得られるが、その一方で、スイツチが複雑にな
り、これに関連してコストが増大する。
ションが同じシステムユニットに関係しない限り、多数
のトランザクションを同時に実行することができる。よ
り詳細には、このようなネットワークにおける処理要素
又はシステムユニットは、多数のデータ項目を同時に転
送する能力をもつある種のスイッチングネットワークと
相互接続される。通常は種々のスイッチングネットワー
クがあり、これらは、シャフルネットワーク、アーギュ
メントデータ操作ネットワーク、バタフライスイッチ及
びクロスバ−マトリクススイッチを含む。特に、クロス
バ−スイッチは、各入力を出力へスイッチできるように
入力ノードと出力ノードとの間をマツピングする一般的
な接続ネットワークを実施するように共通に使用される
。然し乍ら、相互接続されたマルチプロセッサシステム
では、同時に多数の通信処理を取り扱う能力から時間的
な効率が得られるが、その一方で、スイツチが複雑にな
り、これに関連してコストが増大する。
発明が解決しようとする課題
スイッチ式の相互接続ネットワークの使用によって生じ
る主な欠点は、所定限界を越えてシステムノードの数を
拡張することが困難なことである。例えば、クロスバ−
スイッチの場合は、 ０個のモードについての複雑さが
ｎ゛で与えられ、従って、新たなプロセッサ及びシステ
ムユニットを追加するときには接続の数が著しく増大す
る。
る主な欠点は、所定限界を越えてシステムノードの数を
拡張することが困難なことである。例えば、クロスバ−
スイッチの場合は、 ０個のモードについての複雑さが
ｎ゛で与えられ、従って、新たなプロセッサ及びシステ
ムユニットを追加するときには接続の数が著しく増大す
る。
その結果、ノード数が多いときには、複雑な多段スイッ
チングを採用することが必要となる。
チングを採用することが必要となる。
クロスバ−スイッチに関連した重大な制約は、追加され
るシステムポートを受け入れるようにクロスバ−を拡張
することが非常に困難なことである。従って、クロスバ
−は特定のシステム構成に対して設計され、特に拡張可
能なモジュール式のモメリ構成を有するシステムに追加
プロセッサ又はメモリポートを含ませるようにシステム
構成を改良する必要がある場合には、クロスバ−ネット
ワークを完全に設計し直すことが必要となる。
るシステムポートを受け入れるようにクロスバ−を拡張
することが非常に困難なことである。従って、クロスバ
−は特定のシステム構成に対して設計され、特に拡張可
能なモジュール式のモメリ構成を有するシステムに追加
プロセッサ又はメモリポートを含ませるようにシステム
構成を改良する必要がある場合には、クロスバ−ネット
ワークを完全に設計し直すことが必要となる。
マルチプロセッサシステム内の種々のシステムユニット
間のデータトランザクションを効率的に取り扱うために
、システムユニットは、複数の拡張可能なりロスバーモ
ジュールを経てリンクされており、その各々は、入力及
び出力ノードの組の＋ｉ、’ｌに１′ｍの相互接続部又
は良好に定められたマツピングを与え、各出力は１つの
入力のみについて定められる。入力及び出力部分に設け
られたノードに加えて、各クロスバ−モジュールには別
々の入力及び出力拡張ポートが設けられており、追加ノ
ードを一体化すべきときには上記ポートを通してモジュ
ールを他の同−構成のクロスバ−モジュールにリンクす
ることができる。各々の新たなりロスバーモジュールを
追加することは、基本的なりロスバーモジュール構成の
モジュール機能を二重機能にすることである。
間のデータトランザクションを効率的に取り扱うために
、システムユニットは、複数の拡張可能なりロスバーモ
ジュールを経てリンクされており、その各々は、入力及
び出力ノードの組の＋ｉ、’ｌに１′ｍの相互接続部又
は良好に定められたマツピングを与え、各出力は１つの
入力のみについて定められる。入力及び出力部分に設け
られたノードに加えて、各クロスバ−モジュールには別
々の入力及び出力拡張ポートが設けられており、追加ノ
ードを一体化すべきときには上記ポートを通してモジュ
ールを他の同−構成のクロスバ−モジュールにリンクす
ることができる。各々の新たなりロスバーモジュールを
追加することは、基本的なりロスバーモジュール構成の
モジュール機能を二重機能にすることである。
従って、各クロスバ−モジュールに拡張ポートを設ける
ことにより、完全な接続ネットワークが所望されるとき
に多段相互接続ネットワークで完全なりロスバースイッ
チの動作を模擬することができる。各々の基本的なりロ
スバーモジュールに拡張ポートを設けることにより、ク
ロスバ−を設計し直す必要性をなくし、且つ従来の非モ
ジュール式クロスバ−を用いた同様の多段相互接続ネッ
トワークにおいて必要とされた付加的な全容量交換スイ
ッチを用いることなく、ノード取り扱い容量を容易に拡
張できることが重要である。
ことにより、完全な接続ネットワークが所望されるとき
に多段相互接続ネットワークで完全なりロスバースイッ
チの動作を模擬することができる。各々の基本的なりロ
スバーモジュールに拡張ポートを設けることにより、ク
ロスバ−を設計し直す必要性をなくし、且つ従来の非モ
ジュール式クロスバ−を用いた同様の多段相互接続ネッ
トワークにおいて必要とされた付加的な全容量交換スイ
ッチを用いることなく、ノード取り扱い容量を容易に拡
張できることが重要である。
課題を解決するための手段
本発明の好ましい実施例によれば、その全容量において
、４つのＣＰＵと、一対の独立してアクセスできるメイ
ンメモリユニット（ＭＭＵ）と、一対の入力／出力（Ｉ
／Ｏ）ユニットと、コンソール又はサービスプロセッサ
ユニット（ＳＩ）Ｕ）とを備えたマルチプロセッサシス
テムのユニット間でＳＣＵが同時データトランザクショ
ンを処理できるようにする相互接続ネットワークが提供
される。各クロスバ−モジュールは、５人カノードから
５出力ノードの完全なマツピングを与えるような５×５
のクロスバ−スイッチとして設計される。従って、単一
のクロスバ−モジュールは、−対のＣＰＵと、単一のＭ
ＭＵと、単一のＩ１０ユニットと、ＳＰＵとで構成され
るサブシステム間でデータトランザクションをスイッチ
ングすることができる。各モジュールには、クロスバ−
モジュールを直列にリンクするための拡張ソースノード
及び拡張行き先ノードが設けられ、種々のクロスバ−モ
ジュールにわたって分散されたソースノードと行き先ノ
ードとの間の接続を確立する。
、４つのＣＰＵと、一対の独立してアクセスできるメイ
ンメモリユニット（ＭＭＵ）と、一対の入力／出力（Ｉ
／Ｏ）ユニットと、コンソール又はサービスプロセッサ
ユニット（ＳＩ）Ｕ）とを備えたマルチプロセッサシス
テムのユニット間でＳＣＵが同時データトランザクショ
ンを処理できるようにする相互接続ネットワークが提供
される。各クロスバ−モジュールは、５人カノードから
５出力ノードの完全なマツピングを与えるような５×５
のクロスバ−スイッチとして設計される。従って、単一
のクロスバ−モジュールは、−対のＣＰＵと、単一のＭ
ＭＵと、単一のＩ１０ユニットと、ＳＰＵとで構成され
るサブシステム間でデータトランザクションをスイッチ
ングすることができる。各モジュールには、クロスバ−
モジュールを直列にリンクするための拡張ソースノード
及び拡張行き先ノードが設けられ、種々のクロスバ−モ
ジュールにわたって分散されたソースノードと行き先ノ
ードとの間の接続を確立する。
サブシステムをその全容量までグレードアップすべき場
合には、付加的なスイッチング構成を必要とすることな
く、付加的なりロスバーモジュールを設けて、別々のク
ロスバ−モジュールの拡張ポートを直列にリンクするこ
とが必要とされるだけである。直列にリンクされた拡張
ポートは、２段ネットワークの形態の全てのシステムノ
ードの直接マツピングを実現するが、基本的なりロスバ
ー設計が同じまきでありそして追加のデータ転送ノード
を受け入れるようにモジュールを設計し直す必要が回避
される。
合には、付加的なスイッチング構成を必要とすることな
く、付加的なりロスバーモジュールを設けて、別々のク
ロスバ−モジュールの拡張ポートを直列にリンクするこ
とが必要とされるだけである。直列にリンクされた拡張
ポートは、２段ネットワークの形態の全てのシステムノ
ードの直接マツピングを実現するが、基本的なりロスバ
ー設計が同じまきでありそして追加のデータ転送ノード
を受け入れるようにモジュールを設計し直す必要が回避
される。
各クロスバ−モジュールに拡張ポートを用いたモジュー
ル構成は、対応する数の同じクロスバ−モジュールを追
加することにより、大きなノード容量を受け入れるよう
に便利に拡張することができる。全ての場合に、直列に
拡張されたクロスバ−にわたって存在するノードの直接
マツピングは、所与のクロスバ−内のソースノードと、
その出ツノ拡張ボートとの間、出力拡張ボートと、行き
先ノードを含むクロスバ−モジュールの入力拡張ボート
との間、そして最終的にその入力拡張ボートと、行き先
ノード自体との間に各々リンクを形成する一連のサブマ
ツピングによって実現される。
ル構成は、対応する数の同じクロスバ−モジュールを追
加することにより、大きなノード容量を受け入れるよう
に便利に拡張することができる。全ての場合に、直列に
拡張されたクロスバ−にわたって存在するノードの直接
マツピングは、所与のクロスバ−内のソースノードと、
その出ツノ拡張ボートとの間、出力拡張ボートと、行き
先ノードを含むクロスバ−モジュールの入力拡張ボート
との間、そして最終的にその入力拡張ボートと、行き先
ノード自体との間に各々リンクを形成する一連のサブマ
ツピングによって実現される。
本発明のモジュール式クロスバ−構成の好ましい実施例
によれば、入ってくるデータトランザクションコマンド
はバッファされそしてデコードされて、ソース及び行き
先ボートが識別される。
によれば、入ってくるデータトランザクションコマンド
はバッファされそしてデコードされて、ソース及び行き
先ボートが識別される。
サブマツピングの必要性を識別しそしてそれに応答して
特定の直接マツピングを実行するのに必要なサブマツピ
ングを指定するためのデータスイッチ制御器が設けられ
ている。より詳細には、この制御器は、指定されたソー
ス及び行き先ノードのいずれかがデータトランザクショ
ンに参加できないときにそれを確認することによりデー
タトランザクション路の利用性を監視する。より重要な
ことは、制御器は、特定のデータトランザクションに対
して指定された２つのノードが相互接続ネットワークの
初期段を形成するクロスバ−モジュールに向かってボー
トを有していることである。ノードが同じモジュールの
一部分である場合には、ソースノードから行き先ノード
への直接マツピングによってデータ転送が行なわれる。
特定の直接マツピングを実行するのに必要なサブマツピ
ングを指定するためのデータスイッチ制御器が設けられ
ている。より詳細には、この制御器は、指定されたソー
ス及び行き先ノードのいずれかがデータトランザクショ
ンに参加できないときにそれを確認することによりデー
タトランザクション路の利用性を監視する。より重要な
ことは、制御器は、特定のデータトランザクションに対
して指定された２つのノードが相互接続ネットワークの
初期段を形成するクロスバ−モジュールに向かってボー
トを有していることである。ノードが同じモジュールの
一部分である場合には、ソースノードから行き先ノード
への直接マツピングによってデータ転送が行なわれる。
さもなくば、制御が拡張ボートデコーダへ放棄され、該
デコーダは、指定のノードが定められた相互接続ネット
ワークの次々の段において特定のクロスバ−モジュール
を識別する。
デコーダは、指定のノードが定められた相互接続ネット
ワークの次々の段において特定のクロスバ−モジュール
を識別する。
次いで、ソース及び行き先ノードに対するボートを収容
するものとして識別されたクロスバ−モジュールの拡張
ボートを直列にリンクするのに適したサブマツピングが
設けられる。物理的には、このサブマツピングは、要求
を発しているソースノード及び指定された行き先ノード
との間でデータを転送するための順次ではあるが直接的
なリンクを確立する。上記形式のモジュール式クロスバ
−の構成を実施するのに伴う詳細（拡張ポートをアドレ
スするに必要な識別を含む）、ソース及び行き先ノード
を含むモジュールを識別するためのデコードプロセス及
びノードをリンクするためのサブマツピングの発生につ
いては、以下に詳細に述べる。
するものとして識別されたクロスバ−モジュールの拡張
ボートを直列にリンクするのに適したサブマツピングが
設けられる。物理的には、このサブマツピングは、要求
を発しているソースノード及び指定された行き先ノード
との間でデータを転送するための順次ではあるが直接的
なリンクを確立する。上記形式のモジュール式クロスバ
−の構成を実施するのに伴う詳細（拡張ポートをアドレ
スするに必要な識別を含む）、ソース及び行き先ノード
を含むモジュールを識別するためのデコードプロセス及
びノードをリンクするためのサブマツピングの発生につ
いては、以下に詳細に述べる。
本発明の他の目的及び効果は、添付図面を参照した以下
の詳細な説明より明らかとなろう。
の詳細な説明より明らかとなろう。
実施例
本発明は、種々の変更や修正をなし４Ｈ）るが、特定の
実施例を一例として図示し、以下に詳細に説明する。然
し乍ら、本発躬はここに開示する特定の形態に限定され
るものではなく、特許請求の範囲によって規定された本
発明の精神及び範囲内に入る全ての変更、等動物及び代
替物を網羅するものとする。
実施例を一例として図示し、以下に詳細に説明する。然
し乍ら、本発躬はここに開示する特定の形態に限定され
るものではなく、特許請求の範囲によって規定された本
発明の精神及び範囲内に入る全ての変更、等動物及び代
替物を網羅するものとする。
特に第１図には、マルチプロセッサコンピュータシステ
ム１０の簡単なブロック図が示されており、このシステ
ムは、複数の中央処理ユニット（ＣＰＵ）１２を用いて
おり、複数の入力／出力（Ｉ／Ｏ）ユニット１４との組
み合わせにおいてこれらシステムユニットがシステムの
共通のメインメモリ１６を共有できるようにすることに
よりシステムＣＰＵを同時に動作できるように構成され
ている。Ｉ１０ユニット１４は、一般には処°理システ
ムがそしてより詳細にはＣＰＩＪがユニットに組み合わ
された適当なＩ１０インターフェイス（図示せず）を経
て外界と通信できるようにするために用いられる。メイ
ンメモリ１６自体は、通常、複数のメモリモジュール即
ちユニット１６Ａ及び１６Ｂを（ｌｉｉｆえている。シ
ステム制御ユニット（ＳＣ：Ｕ）１８は、ＣＰＵ ｌ
２及び■／○ユニット１４をメインメモリ１４にリンク
すると共に相互接続ネットワーク２０を経て互いにリン
クする。
ム１０の簡単なブロック図が示されており、このシステ
ムは、複数の中央処理ユニット（ＣＰＵ）１２を用いて
おり、複数の入力／出力（Ｉ／Ｏ）ユニット１４との組
み合わせにおいてこれらシステムユニットがシステムの
共通のメインメモリ１６を共有できるようにすることに
よりシステムＣＰＵを同時に動作できるように構成され
ている。Ｉ１０ユニット１４は、一般には処°理システ
ムがそしてより詳細にはＣＰＩＪがユニットに組み合わ
された適当なＩ１０インターフェイス（図示せず）を経
て外界と通信できるようにするために用いられる。メイ
ンメモリ１６自体は、通常、複数のメモリモジュール即
ちユニット１６Ａ及び１６Ｂを（ｌｉｉｆえている。シ
ステム制御ユニット（ＳＣ：Ｕ）１８は、ＣＰＵ ｌ
２及び■／○ユニット１４をメインメモリ１４にリンク
すると共に相互接続ネットワーク２０を経て互いにリン
クする。
又、ＳＣＵ ｌ ８は、相互接続ネットワーク２０を用
いて、種々のシステムモジュールをサービスプロセッサ
／コンソールユニット（ＳＰＵ）２２にリンクし、該ユ
ニットは、処理システムの全動作のｊｌＩ制御及び状態
の判断を含む通常のコンソール機能を実行する。
いて、種々のシステムモジュールをサービスプロセッサ
／コンソールユニット（ＳＰＵ）２２にリンクし、該ユ
ニットは、処理システムの全動作のｊｌＩ制御及び状態
の判断を含む通常のコンソール機能を実行する。
第１図のマルチプロセッサシステムにおいては、５ＣＵ
１８及びメインメモリ１６を経てリンクされたシステム
ユニット間の効率的な通信、より詳細には、各システム
ＣＰＵ１２及び各システム制御ユニット１４と、各メモ
リユニット１６Ａ、１６Ｂを構成する個々にアドレス可
能なセグメントとの間の効率的な通信は、専用のインタ
ーフェイス手段２４を経て処理される。メインメモリの
特定の構成及びＳＣＵをメモリにインターフェイスする
特定のやり方は本発明にとって重要なものではなく、従
って、ここでは詳細には説明しない。本発明の説明上は
、メインメモリ１６の各メモリユニットＩ６ｉ〜、１６
Ｂには対応するメモリボートがＳＣＵに設けられていて
、各ボートがブロック境界にインターリーブされた別々
の対の個々にアドレス可能なセグメントにリンクされて
いることを述べれば充分であろう。
１８及びメインメモリ１６を経てリンクされたシステム
ユニット間の効率的な通信、より詳細には、各システム
ＣＰＵ１２及び各システム制御ユニット１４と、各メモ
リユニット１６Ａ、１６Ｂを構成する個々にアドレス可
能なセグメントとの間の効率的な通信は、専用のインタ
ーフェイス手段２４を経て処理される。メインメモリの
特定の構成及びＳＣＵをメモリにインターフェイスする
特定のやり方は本発明にとって重要なものではなく、従
って、ここでは詳細には説明しない。本発明の説明上は
、メインメモリ１６の各メモリユニットＩ６ｉ〜、１６
Ｂには対応するメモリボートがＳＣＵに設けられていて
、各ボートがブロック境界にインターリーブされた別々
の対の個々にアドレス可能なセグメントにリンクされて
いることを述べれば充分であろう。
相互接続ネットワーク２０は、種々のシステムユニット
とマルチプロセッサシステムとの間でデータトランザク
ションを行なう経路を形成する手段として機能し、ＣＰ
Ｕ１２とＩ１０ユニット１４と５ＰＵ２２とを互いにリ
ンクしてこれらと複数のメインメモリユニット（ＭＭＵ
）！６Δ、１６Ｂの各々との間でデータの交換を行なう
。従って、相互接続ネットワーク２０は、ＳＣＵとメイ
ンメモリとの間に専用のインターフェイス手段２４の一
部分を形成するのに加えて、他のシステムユニットをリ
ンクする。
とマルチプロセッサシステムとの間でデータトランザク
ションを行なう経路を形成する手段として機能し、ＣＰ
Ｕ１２とＩ１０ユニット１４と５ＰＵ２２とを互いにリ
ンクしてこれらと複数のメインメモリユニット（ＭＭＵ
）！６Δ、１６Ｂの各々との間でデータの交換を行なう
。従って、相互接続ネットワーク２０は、ＳＣＵとメイ
ンメモリとの間に専用のインターフェイス手段２４の一
部分を形成するのに加えて、他のシステムユニットをリ
ンクする。
ＣＰＵ又はＩ１０ユニットのような各システムユニット
は、別々のボートを通してＳＣＵ ｌ ８にボートで結
ばれており、メモリとシステムユニットとの間及びユニ
ット自体の間の全ての通信要求は、Ｓ ＣＩＪの対応す
るボートに保持される。５ＣＵＩ８は、システムユニッ
トをアクティブな状態に保つ一方、ＳＣＵの種々のボー
トに受け入れられるシステムメモリとシステムユニット
との間の通信の要求を取り扱うことによりユニット内競
合を回避するように機能する６種々のＣＰＵ及びＩ１０
ユニットはマルチプロセッサシステム内で並列に動作さ
れるので、複数の通信要求がルーティンとしてＳＣＵに
受け入れられる。更に、通常多数のこのような要求が同
じシステムリソースへのアクセスを必要とし、それに関
連したコマンドを実行することによってそれらの要求に
対処する。
は、別々のボートを通してＳＣＵ ｌ ８にボートで結
ばれており、メモリとシステムユニットとの間及びユニ
ット自体の間の全ての通信要求は、Ｓ ＣＩＪの対応す
るボートに保持される。５ＣＵＩ８は、システムユニッ
トをアクティブな状態に保つ一方、ＳＣＵの種々のボー
トに受け入れられるシステムメモリとシステムユニット
との間の通信の要求を取り扱うことによりユニット内競
合を回避するように機能する６種々のＣＰＵ及びＩ１０
ユニットはマルチプロセッサシステム内で並列に動作さ
れるので、複数の通信要求がルーティンとしてＳＣＵに
受け入れられる。更に、通常多数のこのような要求が同
じシステムリソースへのアクセスを必要とし、それに関
連したコマンドを実行することによってそれらの要求に
対処する。
システムユニットからＳＣＵボートで受け取られる入っ
てくる要求は、Ｓ Ｃ［Ｊにより処理のために仲裁され
、これは、システムリソースを最も効率的に利用するの
に加えて、適度な時間内に要求を処理することによって
各々の到着するシステム要求を公平に処理するように行
なわれる。システムの二重の要求を効率的に達成すると
共にユニットに対して公平さを得るようにシステムユニ
ットからの未処理の要求をＳＣＵが仲裁できる基礎とな
る好ましい技術は１本発明の譲受人が所有する１９８９
年２月３日に出願された［マルチプロセッサシステムに
おいてシステム制御ユニットを用いて通信要求を仲裁す
る方法及び手段（Ｍｅｔｆ＋ｏｄａｎｄ Ｍｅａｎｓ
ｆｏｒ Ａｒｂｉｔｒａｔｉｎｇ Ｃｏｍｍｕ
ｎｉｃａｔｉｏｎＲｅｑｕｅｓｔｓ Ｕｓｉｎｇ Ａ
５ｙｓｒ：ｅｍ Ｃｏｎｔｒｏｌ １Ｊｎｉｔ Ｉ
ｎ ａＭｕｌｔｉ−Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ
）Ｊ と題する１１；１２７１２氏等の米国特許出願第
３０６，８２８号に開示されている。
てくる要求は、Ｓ Ｃ［Ｊにより処理のために仲裁され
、これは、システムリソースを最も効率的に利用するの
に加えて、適度な時間内に要求を処理することによって
各々の到着するシステム要求を公平に処理するように行
なわれる。システムの二重の要求を効率的に達成すると
共にユニットに対して公平さを得るようにシステムユニ
ットからの未処理の要求をＳＣＵが仲裁できる基礎とな
る好ましい技術は１本発明の譲受人が所有する１９８９
年２月３日に出願された［マルチプロセッサシステムに
おいてシステム制御ユニットを用いて通信要求を仲裁す
る方法及び手段（Ｍｅｔｆ＋ｏｄａｎｄ Ｍｅａｎｓ
ｆｏｒ Ａｒｂｉｔｒａｔｉｎｇ Ｃｏｍｍｕ
ｎｉｃａｔｉｏｎＲｅｑｕｅｓｔｓ Ｕｓｉｎｇ Ａ
５ｙｓｒ：ｅｍ Ｃｏｎｔｒｏｌ １Ｊｎｉｔ Ｉ
ｎ ａＭｕｌｔｉ−Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ
）Ｊ と題する１１；１２７１２氏等の米国特許出願第
３０６，８２８号に開示されている。
入ってくる通信要求を処理する１噴序を定めるのに用い
る仲裁技術に拘りなく、システムユニット間の多数のデ
ータトランザクションを同時に実行して、複数のシステ
ムＣＰＵの処理能力を最適化することにより効率的なシ
ステムオペレーションを実現することが重要である。
る仲裁技術に拘りなく、システムユニット間の多数のデ
ータトランザクションを同時に実行して、複数のシステ
ムＣＰＵの処理能力を最適化することにより効率的なシ
ステムオペレーションを実現することが重要である。
通常の相互接続ネットワークは、典（９的に、多数のデ
ータの同時トランザクションが重要でないようなシステ
ムの共有バスで構成される。多数のデータトランザクシ
ョンを同時に処理しなければならない場合には、和ｈ−
接続ネットワークは、通常、固定数の入力即ちソースノ
ードと出力即ち行き先ノードとの間のマツピングを形成
して選択されたソースノードを指定の行き先ノードにリ
ンクするように一般的な接続ネットワークを実施するグ
ロスバースイッチに基づいている。
ータの同時トランザクションが重要でないようなシステ
ムの共有バスで構成される。多数のデータトランザクシ
ョンを同時に処理しなければならない場合には、和ｈ−
接続ネットワークは、通常、固定数の入力即ちソースノ
ードと出力即ち行き先ノードとの間のマツピングを形成
して選択されたソースノードを指定の行き先ノードにリ
ンクするように一般的な接続ネットワークを実施するグ
ロスバースイッチに基づいている。
このような相互接続ネットワークは、このネットワーク
に使用されたクロスバ−スイッチが指定されるところの
ソー２７行き先ノードの最大数をユニット数が越えない
限りシステムユニットを効率的にリンクする。然し乍ら
、ネットワークは、追加のシステムユニットを含ませる
ようにマルチプロセッサシステムを構成し直さればなら
ないときに問題を招く。
に使用されたクロスバ−スイッチが指定されるところの
ソー２７行き先ノードの最大数をユニット数が越えない
限りシステムユニットを効率的にリンクする。然し乍ら
、ネットワークは、追加のシステムユニットを含ませる
ようにマルチプロセッサシステムを構成し直さればなら
ないときに問題を招く。
例えば、４つのＣＰＵと、２つのＩ１０ユニットと、２
つのＭ Ｍ ［Ｊと、１つのＳＰＵとを含む第１図のマ
ルチプロセッサシステムについて考える。このようなシ
ステムは、その最も基本的な形態において、２つのＣＩ
−） １．Ｊのみが１つのＩ１０ユニット及び１つのＭ
Ｍ Ｕに関連して動作するように構成することができ
る。全コンピュータシステムは、追加のＣＰＵ、Ｉｌｏ
及びＭ Ｍ Ｕによってシステムをグレードアップでき
るようにモジュール形態で、設計することができる。典
型的なグレードアップは、例えば、システムＣＰＵによ
り形成された基本的なネットワークを二重にすること、
即ち２つのＣＰ［Ｊと、１つのＩ１０ユニットと、１つ
のＭＭＵとを追加して、最終的に第１図に示すマルチプ
ロセッサシステムを形成することである。システムユニ
ットをリンクする相互接続ネットワークが基本構成をベ
ースとして設計されるべきである場合、即ち一対のＣＰ
ＵをＩ１０ユニット及びＭＭＵと組み合わせて動作させ
るようにシステムを構成する場合には、追加システムユ
ニットを含ませるシステムのその後のグレードアップで
は、増加された数のシステムユニットを受け入れること
のできる再設計のモジュールスイッチを使用しなければ
ならなくなる。このような再設計は、非常に時間浪費で
あり、コストがかかり、商業用として実際的でないこと
が容易に明らかである。唯一の変更は、追加システムユ
ニットを受け入れるための追加容量を含ませるように相
互接続ネットワークのクロスバ−スイッチを最初に設計
することであり、このような解決策は、マルチプロセッ
サシステムがあまりグレードアップの必要かないために
追加容量をほとんど使用しない用途では相互接続ネット
ワークを必ずしも複雑にせず且つそのコストをとげるこ
ともない。
つのＭ Ｍ ［Ｊと、１つのＳＰＵとを含む第１図のマ
ルチプロセッサシステムについて考える。このようなシ
ステムは、その最も基本的な形態において、２つのＣＩ
−） １．Ｊのみが１つのＩ１０ユニット及び１つのＭ
Ｍ Ｕに関連して動作するように構成することができ
る。全コンピュータシステムは、追加のＣＰＵ、Ｉｌｏ
及びＭ Ｍ Ｕによってシステムをグレードアップでき
るようにモジュール形態で、設計することができる。典
型的なグレードアップは、例えば、システムＣＰＵによ
り形成された基本的なネットワークを二重にすること、
即ち２つのＣＰ［Ｊと、１つのＩ１０ユニットと、１つ
のＭＭＵとを追加して、最終的に第１図に示すマルチプ
ロセッサシステムを形成することである。システムユニ
ットをリンクする相互接続ネットワークが基本構成をベ
ースとして設計されるべきである場合、即ち一対のＣＰ
ＵをＩ１０ユニット及びＭＭＵと組み合わせて動作させ
るようにシステムを構成する場合には、追加システムユ
ニットを含ませるシステムのその後のグレードアップで
は、増加された数のシステムユニットを受け入れること
のできる再設計のモジュールスイッチを使用しなければ
ならなくなる。このような再設計は、非常に時間浪費で
あり、コストがかかり、商業用として実際的でないこと
が容易に明らかである。唯一の変更は、追加システムユ
ニットを受け入れるための追加容量を含ませるように相
互接続ネットワークのクロスバ−スイッチを最初に設計
することであり、このような解決策は、マルチプロセッ
サシステムがあまりグレードアップの必要かないために
追加容量をほとんど使用しない用途では相互接続ネット
ワークを必ずしも複雑にせず且つそのコストをとげるこ
ともない。
Ｌ記の問題は、本発明のシステムによれば、モジュール
設計のクロスバ−スイッチをベースとする相互接続ネッ
トワークであって、既存のクロスバ−スイッチに便利に
リンクされる追加のクロスバ−スイッチを使用すること
により全コンピュータシステムに追加のシステムユニッ
トを便利に組み込めるようにした相互接続ネットワーク
を提供することによって解消される。各モジュール式の
クロスバ−スイッチ（ここでは、クロスバ−モジュール
と称する）には、別々の入力及び出力拡張ボートか設け
られ、追加のソー２７行き先ノードをシステムに一体化
すべきときにはこれらボートを通してクロスバ−モジュ
ールを他の同様の１′１り成のクロスバ−モジュールと
リンクすることができる。このようにリンクされたクロ
スバ−モジュールは、実際には、基本的なりロスバース
イッチ自体を再設、Ｉｒする必要なく、既存のソー２７
行き先ノードと追加のソー２７行き先ノードとの間をマ
ツピングするよう構成された拡張スイッチングネットワ
ークを形成する。
設計のクロスバ−スイッチをベースとする相互接続ネッ
トワークであって、既存のクロスバ−スイッチに便利に
リンクされる追加のクロスバ−スイッチを使用すること
により全コンピュータシステムに追加のシステムユニッ
トを便利に組み込めるようにした相互接続ネットワーク
を提供することによって解消される。各モジュール式の
クロスバ−スイッチ（ここでは、クロスバ−モジュール
と称する）には、別々の入力及び出力拡張ボートか設け
られ、追加のソー２７行き先ノードをシステムに一体化
すべきときにはこれらボートを通してクロスバ−モジュ
ールを他の同様の１′１り成のクロスバ−モジュールと
リンクすることができる。このようにリンクされたクロ
スバ−モジュールは、実際には、基本的なりロスバース
イッチ自体を再設、Ｉｒする必要なく、既存のソー２７
行き先ノードと追加のソー２７行き先ノードとの間をマ
ツピングするよう構成された拡張スイッチングネットワ
ークを形成する。
このようなモジュール構成が第２図に示されており、こ
れは、一対のクロスバーモジューを使用しこれらモジュ
ールが各モジュールに設けられた拡張ボートを通してリ
ンクされた相互接続ネットワーク２０の好ましい構成を
示すブロック図である。相互接続ネットワーク２０は、
３２及び３４で各々示された第１及び第２のクロスバ−
モジュールより成り、これらは、各クロスバ−モジュー
ル内に含まれたソースノードと行き先ノードとのｕｎの
直接的なリンクを選択的に与えるように互いにリンクさ
れる。より詳細には、クロスバ−モジュールｌ （第２
図に参照番号３２で示された）は、複数の入力ボート３
６をそれに対応する複数の出力ボート３８にマツプする
ように設計するのが好ましい。好ましい実施例によれば
、クロスバ−モジュール３２は、ＣＰＵＩに対するボー
ト（ｃｐｕ＋がソースノードとなる場合のデータトラン
ザクジョン）、ＣＰ［Ｊ２に対するボート（ＣＰＵ２が
ソースノードとなる場合のトランザクション）、■／○
ｌに対するボート（第１のＩ１０ユニットがソースノー
ドとして働く場合のトランザクション）そしてＳＰＵの
ボート（ＳＰＵがソースノードとなる場合のトランザク
ション）として各々設計された５つの別々の入力ポート
においてデータコマンドを受け入れるようにされる。
れは、一対のクロスバーモジューを使用しこれらモジュ
ールが各モジュールに設けられた拡張ボートを通してリ
ンクされた相互接続ネットワーク２０の好ましい構成を
示すブロック図である。相互接続ネットワーク２０は、
３２及び３４で各々示された第１及び第２のクロスバ−
モジュールより成り、これらは、各クロスバ−モジュー
ル内に含まれたソースノードと行き先ノードとのｕｎの
直接的なリンクを選択的に与えるように互いにリンクさ
れる。より詳細には、クロスバ−モジュールｌ （第２
図に参照番号３２で示された）は、複数の入力ボート３
６をそれに対応する複数の出力ボート３８にマツプする
ように設計するのが好ましい。好ましい実施例によれば
、クロスバ−モジュール３２は、ＣＰＵＩに対するボー
ト（ｃｐｕ＋がソースノードとなる場合のデータトラン
ザクジョン）、ＣＰ［Ｊ２に対するボート（ＣＰＵ２が
ソースノードとなる場合のトランザクション）、■／○
ｌに対するボート（第１のＩ１０ユニットがソースノー
ドとして働く場合のトランザクション）そしてＳＰＵの
ボート（ＳＰＵがソースノードとなる場合のトランザク
ション）として各々設計された５つの別々の入力ポート
においてデータコマンドを受け入れるようにされる。
同様に、出力３８は本質的に入力のソースノードに対応
し、特に、ＣＰＵＩ、ＣＰＵ２、ＭＥＭｌ、、Ｉ１０＋
及びＳ Ｉ） Ｕとして示された５つの行き先ノードを
備えている。クロスバ−モジュールによってソースノー
ドと行き先ノードとの間に設けられた特定の接続即ちリ
ンクは、モジュール（第２図の参照文字ＣＴＬを参照）
へ供給される制御信号によって決定される。好ましくは
、制御信号ＣＴＬは、制御信号におけるビット位置に対
応する予め指定されたラインを有するマルチラインバス
を経て搬送され、対応するソースノードと行き先ノード
との間に接触部を確立する。
し、特に、ＣＰＵＩ、ＣＰＵ２、ＭＥＭｌ、、Ｉ１０＋
及びＳ Ｉ） Ｕとして示された５つの行き先ノードを
備えている。クロスバ−モジュールによってソースノー
ドと行き先ノードとの間に設けられた特定の接続即ちリ
ンクは、モジュール（第２図の参照文字ＣＴＬを参照）
へ供給される制御信号によって決定される。好ましくは
、制御信号ＣＴＬは、制御信号におけるビット位置に対
応する予め指定されたラインを有するマルチラインバス
を経て搬送され、対応するソースノードと行き先ノード
との間に接触部を確立する。
本発明の特徴によれば５人力拡張ポートｌ及びそれに対
応する出力拡張ボート１の形態の付加的な１組のノード
がクロスバーモジュール１に対して設けられている。ク
ロスバ−モジュール３２は、５つの定められたソースノ
ードとそれに対応する行き先ノードとの間に直接的なマ
ツピングをそれ自体で形成することができ、従って、Ｃ
Ｉ） ｔＪ】及び２、Ｉ１０ユニット］、ＭＭＵＩ及び
ｓｐＵより成る基本システム構成内のデータトランザク
ションを実行することができる。このような基本システ
ムにおいて直接マツピングされたデータトランザクショ
ンは、同じクロスバ−モジュール内の指定のソースノー
ドとそれに対応する指定の行き先ノードとの間のリンク
をアクテイバー］・する制御信号を発生することにより
便利に取り扱われる。例えば、ＣＩ） ＩＪ ＩとＣＰ
Ｕ ２との間のデータトランザクションは、ＣＰ Ｕ
ｌとＣＰ ｔ、Ｊ ２との間の点線で示されて参照文
字入で指示されたリングをアクティベートすることによ
って実行される。
応する出力拡張ボート１の形態の付加的な１組のノード
がクロスバーモジュール１に対して設けられている。ク
ロスバ−モジュール３２は、５つの定められたソースノ
ードとそれに対応する行き先ノードとの間に直接的なマ
ツピングをそれ自体で形成することができ、従って、Ｃ
Ｉ） ｔＪ】及び２、Ｉ１０ユニット］、ＭＭＵＩ及び
ｓｐＵより成る基本システム構成内のデータトランザク
ションを実行することができる。このような基本システ
ムにおいて直接マツピングされたデータトランザクショ
ンは、同じクロスバ−モジュール内の指定のソースノー
ドとそれに対応する指定の行き先ノードとの間のリンク
をアクテイバー］・する制御信号を発生することにより
便利に取り扱われる。例えば、ＣＩ） ＩＪ ＩとＣＰ
Ｕ ２との間のデータトランザクションは、ＣＰ Ｕ
ｌとＣＰ ｔ、Ｊ ２との間の点線で示されて参照文
字入で指示されたリングをアクティベートすることによ
って実行される。
マルチプロセッサシステムが４つのＣ）） Ｕと２つの
Ｉ／○ユニットと２つの〜１１Ｕとを含むようにグレー
ドアップされるときには、追加のクロスバ−モジュール
２（参照番号３４で示す）がクロスバ−モジュールＩに
直列にリンクされる。モジュール２はモジュールｌと構
成が同じであり、対応する複数の入力ポート３６Δ及び
出カポ−１，３８Ａについての構成を有している。モジ
ュール２の入力ポート３６Ａは、グレードアップされた
システムの付加的なシステムユニット、即ちＣＰＵ３、
ＣＰＵ４、Ｍ Ｅ Ｍ ２及びＩ１０ユニット２に各々
対応するものとして示されている。同じＳＰＵモジユー
ルが一般に単一のグレードアップされた構成についての
コンソール機能を取り扱うことができるので、残りの入
力ポート及びそれに対応する出力ボートはモジュール２
において未使用のままとされる。
Ｉ／○ユニットと２つの〜１１Ｕとを含むようにグレー
ドアップされるときには、追加のクロスバ−モジュール
２（参照番号３４で示す）がクロスバ−モジュールＩに
直列にリンクされる。モジュール２はモジュールｌと構
成が同じであり、対応する複数の入力ポート３６Δ及び
出カポ−１，３８Ａについての構成を有している。モジ
ュール２の入力ポート３６Ａは、グレードアップされた
システムの付加的なシステムユニット、即ちＣＰＵ３、
ＣＰＵ４、Ｍ Ｅ Ｍ ２及びＩ１０ユニット２に各々
対応するものとして示されている。同じＳＰＵモジユー
ルが一般に単一のグレードアップされた構成についての
コンソール機能を取り扱うことができるので、残りの入
力ポート及びそれに対応する出力ボートはモジュール２
において未使用のままとされる。
２つのクロスバ−モジュール間の直列接続は、モジュー
ル１の出力拡張ボートＩをモジュール２の入力拡張ボー
ト２ヘリンクすることによって行なわれ、更に、モジュ
ール２の出力拡張ボート２はモジュールｌの入力拡張ボ
ートｌにリングされる。これらの拡張ボートは、２つの
クロスバーモジュールにまたがって分散されたソースノ
ードと行き先ノードとの間の直接的なリンクを効率的に
与える二次リンクとして働く。より詳細には、ＣＰｔＪ
ｌとＭ Ｍ Ｕ ２との間でデータトランザクションを
実行すべき場合を考えると、この場合には、ソースノー
ドＣＰＵＩと、行き先ノードＭ Ｆ、 Ｍ ２との間で
マツピングを行なうことが必要である。
ル１の出力拡張ボートＩをモジュール２の入力拡張ボー
ト２ヘリンクすることによって行なわれ、更に、モジュ
ール２の出力拡張ボート２はモジュールｌの入力拡張ボ
ートｌにリングされる。これらの拡張ボートは、２つの
クロスバーモジュールにまたがって分散されたソースノ
ードと行き先ノードとの間の直接的なリンクを効率的に
与える二次リンクとして働く。より詳細には、ＣＰｔＪ
ｌとＭ Ｍ Ｕ ２との間でデータトランザクションを
実行すべき場合を考えると、この場合には、ソースノー
ドＣＰＵＩと、行き先ノードＭ Ｆ、 Ｍ ２との間で
マツピングを行なうことが必要である。
このような直接的なマツピングは、第１のサブマツピン
グと第２のサブマツピングとによって表わされた一連の
サブマツピングによってｔテなわれ、第１のサブマツピ
ングは、ソースノードＣＩ）けＩから、参照文字Ｂで示
された点線で１モわされたリンクを経て、出力拡張ボー
トｌで表わされた行き先ノードへと行なわれるものであ
り、そして第２のサブマツピングは、モジュール２の入
力拡張ボート２で表わされたソースノードと指定の行き
先ノードＭ Ｅ Ｍとの間で参照文字Ｂｌで示された点
線経路を経て行なわれるものである。
グと第２のサブマツピングとによって表わされた一連の
サブマツピングによってｔテなわれ、第１のサブマツピ
ングは、ソースノードＣＩ）けＩから、参照文字Ｂで示
された点線で１モわされたリンクを経て、出力拡張ボー
トｌで表わされた行き先ノードへと行なわれるものであ
り、そして第２のサブマツピングは、モジュール２の入
力拡張ボート２で表わされたソースノードと指定の行き
先ノードＭ Ｅ Ｍとの間で参照文字Ｂｌで示された点
線経路を経て行なわれるものである。
クロスバ−モジュール２のノードＭＥＭ２とクロスバ−
モジュールｌのノードＣＰＵＩとの間でデータトランザ
クションを実行すべき別の例について考える。ソースノ
ードＭ Ｅ Ｍ ２と行き先ノードＣＰＵＩとの間で必
要とされる直接マツピングは、第１のサブマツピング及
び第２のサブマツピングより成る一連のサブマツピング
によって行なわれ、第１のサブマツピングは、ソースノ
ードＭＥＭ２から、参照文字Ｃで示された点線路を経て
、モジュール２の出力拡張ボート２で表わされた行き先
ノードへと行なわれ、そして第２のサブマツピングは、
モジュール１の入力拡張ボート１で示されたソースノー
ドと最終的な行き先ノードＣＰＵ１との間で参照文字Ｃ
Ｉで示された点線路を経て行なわれる。
モジュールｌのノードＣＰＵＩとの間でデータトランザ
クションを実行すべき別の例について考える。ソースノ
ードＭ Ｅ Ｍ ２と行き先ノードＣＰＵＩとの間で必
要とされる直接マツピングは、第１のサブマツピング及
び第２のサブマツピングより成る一連のサブマツピング
によって行なわれ、第１のサブマツピングは、ソースノ
ードＭＥＭ２から、参照文字Ｃで示された点線路を経て
、モジュール２の出力拡張ボート２で表わされた行き先
ノードへと行なわれ、そして第２のサブマツピングは、
モジュール１の入力拡張ボート１で示されたソースノー
ドと最終的な行き先ノードＣＰＵ１との間で参照文字Ｃ
Ｉで示された点線路を経て行なわれる。
第２図に示されたクロスバ−モジュールのモジュール設
計を用いると、付加的なシステムユニットを既存のマル
チプロセッサシステムに一体化することにより、追加シ
ステムユニットを受け入れるように必要に応じて多数の
追加クロスバ−モジュールをシステムに簡単に一体化す
ることができる。追加のクロスバ−モジュールの一体化
は、それらの拡張ボートを通してモジュールを直列にリ
ンクすることによって便利に行なわれる。２つ以上のク
ロスバ−モジュールにわたって分散されたソース及び行
き先ノードの直接マツピングは、指定のソース及び行き
先ノードを各々含むクロスバ−モジュール間の対応する
サブマツピングに関して必要な直接マツピングを定める
ことにより、等しく便利に達成される。
計を用いると、付加的なシステムユニットを既存のマル
チプロセッサシステムに一体化することにより、追加シ
ステムユニットを受け入れるように必要に応じて多数の
追加クロスバ−モジュールをシステムに簡単に一体化す
ることができる。追加のクロスバ−モジュールの一体化
は、それらの拡張ボートを通してモジュールを直列にリ
ンクすることによって便利に行なわれる。２つ以上のク
ロスバ−モジュールにわたって分散されたソース及び行
き先ノードの直接マツピングは、指定のソース及び行き
先ノードを各々含むクロスバ−モジュール間の対応する
サブマツピングに関して必要な直接マツピングを定める
ことにより、等しく便利に達成される。
第３図は、ソースノードから拡張ボートを経て行き先ノ
ードへ至る直接マツピング及びサブマツピングに使用さ
れるクロスバ−モジュールの好ましいモジュールｔ１カ
造を示す詳細な回路図である。
ードへ至る直接マツピング及びサブマツピングに使用さ
れるクロスバ−モジュールの好ましいモジュールｔ１カ
造を示す詳細な回路図である。
図示されたように、クロスバ−モジュール３２は、この
モジュールにボートで接続されるべき種々のシステムユ
ニットに対応する複数のデマルチプレクサ（ＤＥＭＵＸ
）ユニット４ｏを備えている。
モジュールにボートで接続されるべき種々のシステムユ
ニットに対応する複数のデマルチプレクサ（ＤＥＭＵＸ
）ユニット４ｏを備えている。
より詳細には、モジュール３２は、ＣＰ［ＪＩから発せ
られたデータトランザクションに対応する人力ボート１
としてソースノードを確立するためのＤＥＭＵＸ １を
備えテイル。コ（７） Ｄ Ｅ Ｍ Ｕ Ｘ ｌ ｉ；
ｔ、モジュフルに送られた制御信号（ＣＴＬ）に基づい
て複数の入力経路の選択された１つに入力ポートｌを接
続するように構成される。ソースノードを間で切り換え
るところの出力経路の数は、単一のクロスバ−モジュー
ルにボートで接続できるシステムユニットの全数に対応
し、以下で詳細に述べるようにＤＥＭＵＸＩを拡張ボー
トに接続するための付加的な出力路が設けられる。
られたデータトランザクションに対応する人力ボート１
としてソースノードを確立するためのＤＥＭＵＸ １を
備えテイル。コ（７） Ｄ Ｅ Ｍ Ｕ Ｘ ｌ ｉ；
ｔ、モジュフルに送られた制御信号（ＣＴＬ）に基づい
て複数の入力経路の選択された１つに入力ポートｌを接
続するように構成される。ソースノードを間で切り換え
るところの出力経路の数は、単一のクロスバ−モジュー
ルにボートで接続できるシステムユニットの全数に対応
し、以下で詳細に述べるようにＤＥＭＵＸＩを拡張ボー
トに接続するための付加的な出力路が設けられる。
好ましい実施例によれば、基本的なりロスバーモジュー
ルは、５つまでの個々のシステムユニットに対するデー
タトランザクション路を形成するように設計される。従
って、ＤＥＭ［ＪＸ］は、入力ポート１に接続されたそ
のソースノード、即ちＣＰＵ ｌを６つの出力経路０−
５の間で切り換えるのに用いられ、そのうちの経路０、
ｌ、２．３及び４は、システムユニットがリンクされた
出力ボートを表わす種々の行き先ノードに対応する。
ルは、５つまでの個々のシステムユニットに対するデー
タトランザクション路を形成するように設計される。従
って、ＤＥＭ［ＪＸ］は、入力ポート１に接続されたそ
のソースノード、即ちＣＰＵ ｌを６つの出力経路０−
５の間で切り換えるのに用いられ、そのうちの経路０、
ｌ、２．３及び４は、システムユニットがリンクされた
出力ボートを表わす種々の行き先ノードに対応する。
同様に、Ｄ Ｅ Ｍ Ｕ Ｘ ２は、ＣＰＩＪ２が接続
された入力ポート２に対応するソースノードを定めるた
？ｈ ニ設Ｇｔ ラれており、Ｄ ［Ｅ Ｍ Ｕ Ｘ
３ ハ、ＭＥＭＩが接続された入力ポート３をソースノ
ードとして確立するために設けられており、Ｄ Ｅ Ｍ
Ｕ Ｘ ４は、ｌ１０１に対する入力ポート４に対応
するソースノードを確立するために設けられており、そ
してＤＥＭＵＸ５は、５Ｐ（Ｊが接続された入力ポート
５に対応するソースノードを確立するために設けられて
いる。
された入力ポート２に対応するソースノードを定めるた
？ｈ ニ設Ｇｔ ラれており、Ｄ ［Ｅ Ｍ Ｕ Ｘ
３ ハ、ＭＥＭＩが接続された入力ポート３をソースノ
ードとして確立するために設けられており、Ｄ Ｅ Ｍ
Ｕ Ｘ ４は、ｌ１０１に対する入力ポート４に対応
するソースノードを確立するために設けられており、そ
してＤＥＭＵＸ５は、５Ｐ（Ｊが接続された入力ポート
５に対応するソースノードを確立するために設けられて
いる。
又、々ロスパー３２には、対応する１組のマルチプレク
サ（Ｍ Ｕ Ｘ ）が設けられており、その各々は、単
一の出力ボートに対して複数の人力ボートの１つを切り
換え、出力ボートに接続されたシステムユニットが行き
先ノードとしてｉ％定されるようなデータトランザクシ
ョン経路を確立する。
サ（Ｍ Ｕ Ｘ ）が設けられており、その各々は、単
一の出力ボートに対して複数の人力ボートの１つを切り
換え、出力ボートに接続されたシステムユニットが行き
先ノードとしてｉ％定されるようなデータトランザクシ
ョン経路を確立する。
より詳細には、ＭＵＸ １はＤＥＭＵＸＩに対応して設
けられ、参照番号０−５で示された複数の人力経路を有
し、そのうちの経路０．ｌ、２．３及び４は、クロスバ
−モジュールにボートで結ばれた種々のシステムユニッ
トに対するＤＥＭＵＸユニットの対応する出ツノ路にリ
ンクされる。ＤＥＭＵＸユニットの場合のように、ＭＵ
Ｘユニットにも、以下で述べるようにＭ Ｕ Ｘユニッ
トを拡張ボートにリンクするための付加的な入力経路が
設けられている。
けられ、参照番号０−５で示された複数の人力経路を有
し、そのうちの経路０．ｌ、２．３及び４は、クロスバ
−モジュールにボートで結ばれた種々のシステムユニッ
トに対するＤＥＭＵＸユニットの対応する出ツノ路にリ
ンクされる。ＤＥＭＵＸユニットの場合のように、ＭＵ
Ｘユニットにも、以下で述べるようにＭ Ｕ Ｘユニッ
トを拡張ボートにリンクするための付加的な入力経路が
設けられている。
同様に、Ｍ Ｕ Ｘ ２は、ＣＰＵ２を出力２における
行き先ノードとして確立し、ＭＥＭＩを出力ポート３に
おける行き先ノードとして確立し、■１０ユニットｌを
出力ポート４における行き先ノードとして確立し、そし
てＳＰＵを出力ポート５における行き先ノードとして確
立するために設けられている。各ＤＥＭＵＸユニットに
定められた出力経路の各々は、各ＭＵＸユニットの対応
する入力路に接続される。例えば、ＤＩＥＭｔＪＸ １
の出ツノ路ＯはＭＵＸＩの入力路Ｏに直接リンクされ、
Ｄト二ＭＵＸＩの出力路１はＭ Ｕ Ｘ ２の入力路１
にリンクされ、ＤＥＭＵＸの出力路２は〜ＩＵＸ３の入
力路２にリンクされ、そしてＤ Ｅ Ｍ Ｕ Ｘ １の
出力路４はＭＵＸ４の入力路４にリンクされる。
行き先ノードとして確立し、ＭＥＭＩを出力ポート３に
おける行き先ノードとして確立し、■１０ユニットｌを
出力ポート４における行き先ノードとして確立し、そし
てＳＰＵを出力ポート５における行き先ノードとして確
立するために設けられている。各ＤＥＭＵＸユニットに
定められた出力経路の各々は、各ＭＵＸユニットの対応
する入力路に接続される。例えば、ＤＩＥＭｔＪＸ １
の出ツノ路ＯはＭＵＸＩの入力路Ｏに直接リンクされ、
Ｄト二ＭＵＸＩの出力路１はＭ Ｕ Ｘ ２の入力路１
にリンクされ、ＤＥＭＵＸの出力路２は〜ＩＵＸ３の入
力路２にリンクされ、そしてＤ Ｅ Ｍ Ｕ Ｘ １の
出力路４はＭＵＸ４の入力路４にリンクされる。
（一般に、ＤＥＭＵＸｎ（７）出力ｍは、ＭＵＸ （ｍ
＋１）の入力（ｎ−１）に接続されるが、説明を明瞭化
するために、これら接続部の全部が第３図に示されてい
ない。）各ＤＥＭｔＪＸＩに送られる制御信号は、どの
出力経路が入力ポートにリンクされるかを判断する。同
様に、ＭＵＸユニットに送られる制御信号は、どの入力
経路がＭＵＸの出力ポートにリンクされるかを決定する
。選択されたＤＥＭＵＸユニットの入力ポートに定めら
れたソースノードと、別のＭＬＪＸユニットの出力ポー
トに定められた行き先ノードとの間のマツピングは、所
望の行き先ノードを含むＭ［ＪＸユニットに接続された
出力経路を選択するように、所望のソースノードを有す
るＤＥＭＵＸユニットに制御信号を与えることによって
行なわれる。ＣＰＩＪＩとＣＰＵ２との間のデータトラ
ンザクションの場合には、ＣＰＵＩがボートで接続され
たＤＥＭＵＸｌと、ＣＰＵ２がボートで接続されたＭＵ
Ｘ２との間にデータ経路を確立する必要がある。これを
達成するために、制御信号がＤＥＭＵＸＩに送られ、こ
れは入力ポートｌ （ＣＰＵＩに対する）を出力経路
ｌにリンクし、そして該経路はＭＵＸ ２の人力経路に
リンクされる。それと同時に、ＭＵＸ２に送られる制御
信号は、入力経路ｌがＭ（ＪＸ２の出力ポート２に直接
リンクされるように選択される。
＋１）の入力（ｎ−１）に接続されるが、説明を明瞭化
するために、これら接続部の全部が第３図に示されてい
ない。）各ＤＥＭｔＪＸＩに送られる制御信号は、どの
出力経路が入力ポートにリンクされるかを判断する。同
様に、ＭＵＸユニットに送られる制御信号は、どの入力
経路がＭＵＸの出力ポートにリンクされるかを決定する
。選択されたＤＥＭＵＸユニットの入力ポートに定めら
れたソースノードと、別のＭＬＪＸユニットの出力ポー
トに定められた行き先ノードとの間のマツピングは、所
望の行き先ノードを含むＭ［ＪＸユニットに接続された
出力経路を選択するように、所望のソースノードを有す
るＤＥＭＵＸユニットに制御信号を与えることによって
行なわれる。ＣＰＩＪＩとＣＰＵ２との間のデータトラ
ンザクションの場合には、ＣＰＵＩがボートで接続され
たＤＥＭＵＸｌと、ＣＰＵ２がボートで接続されたＭＵ
Ｘ２との間にデータ経路を確立する必要がある。これを
達成するために、制御信号がＤＥＭＵＸＩに送られ、こ
れは入力ポートｌ （ＣＰＵＩに対する）を出力経路
ｌにリンクし、そして該経路はＭＵＸ ２の人力経路に
リンクされる。それと同時に、ＭＵＸ２に送られる制御
信号は、入力経路ｌがＭ（ＪＸ２の出力ポート２に直接
リンクされるように選択される。
本発明の特徴によれば、各クロスバ−モジュールには、
クロスバ−モジュールを互いにリンクしてシステムのソ
ース７行き先ノード・容量を拡張するために付加的なり
ＥＭＵＸ−ＭＵＸ対が設けられる。より詳細には、各ク
ロスバ−モジュール３２には、Ｌ） Ｆ：Ｎｉ Ｕ Ｘ
６が設けられ、これはモジュールに使用される他のＤ
ＥＭｔＪＸユニットと同じであり、ＤＥＭＵＸユニット
に定められた複数の出力路に選択的にリンクされる入力
拡張ボートにおいてソースノードを定める。ＤＥＭＵＸ
６に定められた５つの出ノ［０−５のうちの経路Ｏ１１
，２，３及び４は、マルチプレクサユニットＭＵＸＩ、
ＭＵＸ２、ＭＵＸ３、ＭＵＸ４及びＭＵＸ５に対する入
力拡張路に各々接続される。
クロスバ−モジュールを互いにリンクしてシステムのソ
ース７行き先ノード・容量を拡張するために付加的なり
ＥＭＵＸ−ＭＵＸ対が設けられる。より詳細には、各ク
ロスバ−モジュール３２には、Ｌ） Ｆ：Ｎｉ Ｕ Ｘ
６が設けられ、これはモジュールに使用される他のＤ
ＥＭｔＪＸユニットと同じであり、ＤＥＭＵＸユニット
に定められた複数の出力路に選択的にリンクされる入力
拡張ボートにおいてソースノードを定める。ＤＥＭＵＸ
６に定められた５つの出ノ［０−５のうちの経路Ｏ１１
，２，３及び４は、マルチプレクサユニットＭＵＸＩ、
ＭＵＸ２、ＭＵＸ３、ＭＵＸ４及びＭＵＸ５に対する入
力拡張路に各々接続される。
同様に、マルチプレクサユニットＭＵＸ６は、複数の入
力経路０−５の１つに選択的にリンクできる出力拡張ボ
ートｌに行き先ノードを確立するために設けられている
。これらの入力経路のうちの経路Ｏ５■、２．３及び４
は、各々、ＤＥＭＵＸＩ、ＤＥＭＵＸ２、ＤＥＭｔＪＸ
３、Ｄ Ｅ Ｍ Ｕ Ｘ４及びＤＥＭ［ＪＸ５に設けら
れた対応する出力拡張経路にリンクされる。ＤＥＭＵＸ
６に送られる制御信号は、Ｄ Ｅ Ｍ Ｕ Ｘ ６の特
定の出力経路を決定し、ひいては、入力拡張ボートにリ
ングされた経路に接続された対応する出力ポートを決定
する。
力経路０−５の１つに選択的にリンクできる出力拡張ボ
ートｌに行き先ノードを確立するために設けられている
。これらの入力経路のうちの経路Ｏ５■、２．３及び４
は、各々、ＤＥＭＵＸＩ、ＤＥＭＵＸ２、ＤＥＭｔＪＸ
３、Ｄ Ｅ Ｍ Ｕ Ｘ４及びＤＥＭ［ＪＸ５に設けら
れた対応する出力拡張経路にリンクされる。ＤＥＭＵＸ
６に送られる制御信号は、Ｄ Ｅ Ｍ Ｕ Ｘ ６の特
定の出力経路を決定し、ひいては、入力拡張ボートにリ
ングされた経路に接続された対応する出力ポートを決定
する。
同様に、ＭＵＸユニット６への制御信号は、出力拡張ポ
ートがリンクされる特定の入力経路、ひいては、ＭＬＩ
Ｘ６の出力拡張ポートに接続した選択されたソースノー
ドを含む特定のＤＥＭＵＸユニットの拡張出力経路を決
定する。
ートがリンクされる特定の入力経路、ひいては、ＭＬＩ
Ｘ６の出力拡張ポートに接続した選択されたソースノー
ドを含む特定のＤＥＭＵＸユニットの拡張出力経路を決
定する。
従って、前記の借成は、特定のクロスバ−モジュール内
に定められたソースノードと行き先ノードとの間の直接
的なマツピングを行なえるようにする。クロスバ−モジ
ュールの一部分であるソースノードと、同じクロスバ−
モジュール内にない行き先ノードとの間にデータトラン
ザクションが要求される場合には、適当なり Ｅ Ｍ
Ｕ Ｘユニットの出力路がアクティベートされて、対応
するソースノードをクロスバ−モジュール３２の出力拡
張ボートにリンクする。その後、出力拡張ボートは、指
定の行き先ノードを含む特定のクロスバ−モジュールの
入力拡張ボートにリンクされる。このようなＭ Ｕ Ｘ
ユニットが見つかると、第１グロスバーモジユールの出
力拡張ボートと第２クロスバ−モジュールの入力拡張ポ
ートとの間にリンクが確立される。最終的に、第２のク
ロスバ−モジュールの端において、制御信号がＤＥＭＵ
Ｘ６に送られ、これは、入力拡張ポートを、最終的な行
き先ノードを含むＭＵＸユニットの対応する入ツノ拡張
経路に接続する。例えば、Ｄ ＩＥ Ｍ Ｕ Ｘ ６の
入力拡張ポートは、この入力拡張ポートと、ＭＵＸｌの
入力拡張経路５に接続された出力経路■との間にリンク
を確立する制御信号によって、ＣＰ［Ｊｌの出力ボート
にリンクすることができる。
に定められたソースノードと行き先ノードとの間の直接
的なマツピングを行なえるようにする。クロスバ−モジ
ュールの一部分であるソースノードと、同じクロスバ−
モジュール内にない行き先ノードとの間にデータトラン
ザクションが要求される場合には、適当なり Ｅ Ｍ
Ｕ Ｘユニットの出力路がアクティベートされて、対応
するソースノードをクロスバ−モジュール３２の出力拡
張ボートにリンクする。その後、出力拡張ボートは、指
定の行き先ノードを含む特定のクロスバ−モジュールの
入力拡張ボートにリンクされる。このようなＭ Ｕ Ｘ
ユニットが見つかると、第１グロスバーモジユールの出
力拡張ボートと第２クロスバ−モジュールの入力拡張ポ
ートとの間にリンクが確立される。最終的に、第２のク
ロスバ−モジュールの端において、制御信号がＤＥＭＵ
Ｘ６に送られ、これは、入力拡張ポートを、最終的な行
き先ノードを含むＭＵＸユニットの対応する入ツノ拡張
経路に接続する。例えば、Ｄ ＩＥ Ｍ Ｕ Ｘ ６の
入力拡張ポートは、この入力拡張ポートと、ＭＵＸｌの
入力拡張経路５に接続された出力経路■との間にリンク
を確立する制御信号によって、ＣＰ［Ｊｌの出力ボート
にリンクすることができる。
追加のクロスバ−モジュールをシステムに一体化すべき
ときには、既存のクロスバーモジュールの出力拡張ボー
トを追加クロスバ−モジュールの入力拡張ポートに接続
しそして追加クロスバ−モジュールの出力拡張ボートを
既存のクロスバ−モジュールの入力拡張ポートに接続す
ることにより、追加のクロスバ−モジュールを既存のシ
ステムに直列にリンクすることが必要とされるだけであ
る。クロスバ−モジュールの基本的な設計ｊ：Ｑ成は同
じであり、必要とされる唯一の変更は、追加めクロスバ
−モジュールに追加の直列接続を施すことである。
ときには、既存のクロスバーモジュールの出力拡張ボー
トを追加クロスバ−モジュールの入力拡張ポートに接続
しそして追加クロスバ−モジュールの出力拡張ボートを
既存のクロスバ−モジュールの入力拡張ポートに接続す
ることにより、追加のクロスバ−モジュールを既存のシ
ステムに直列にリンクすることが必要とされるだけであ
る。クロスバ−モジュールの基本的な設計ｊ：Ｑ成は同
じであり、必要とされる唯一の変更は、追加めクロスバ
−モジュールに追加の直列接続を施すことである。
第４図は、データスイッチ制御器（ＤＳＣＩ’）５０を
用いてクロスバ−モジュールに対する制御信号を発生し
、入ってくるデータトランザクションコマンドにより要
求されるソース７行き先マツピングを確立することを示
すブロック図である。
用いてクロスバ−モジュールに対する制御信号を発生し
、入ってくるデータトランザクションコマンドにより要
求されるソース７行き先マツピングを確立することを示
すブロック図である。
データスイッチ制御器（ＤＳＣＴ）５０は、クロスバ−
モジュールを使用することにより行なうべきデータトラ
ンザクションに関連したソース及び行き先ノードを定め
る制御コマンド信号を受け入れる。制御コマンド５２は
、所望のデータトランザクションに対するソース及び行
き先を表わすための指定のビットを有する所定ビット流
の形態であるのが好ましい。好ましい実施例によれば、
入ってくるコマンドに対する制御フィールドは、８つの
データビットより成り、その最上位４ビツトは、ソース
ノードを指定し、一方、次の上位４ビツトはトランザク
ションに対する行き先ノードを表わす。種々のコマンド
及び制御信号に対する好ましいビット数は、各コマンド
及び制御ラインを横切るダブルスラッシュ記号（／／）
の隣の数字で第４図に示されている。
モジュールを使用することにより行なうべきデータトラ
ンザクションに関連したソース及び行き先ノードを定め
る制御コマンド信号を受け入れる。制御コマンド５２は
、所望のデータトランザクションに対するソース及び行
き先を表わすための指定のビットを有する所定ビット流
の形態であるのが好ましい。好ましい実施例によれば、
入ってくるコマンドに対する制御フィールドは、８つの
データビットより成り、その最上位４ビツトは、ソース
ノードを指定し、一方、次の上位４ビツトはトランザク
ションに対する行き先ノードを表わす。種々のコマンド
及び制御信号に対する好ましいビット数は、各コマンド
及び制御ラインを横切るダブルスラッシュ記号（／／）
の隣の数字で第４図に示されている。
第５図は、ソース及び行き先ノードを定めるのに用いる
好ましいビット指定のリストである。
好ましいビット指定のリストである。
図示されたように、４ビツトの制御フィールドで考えら
れる１６の組み合わせのうちの最初の８つは、第２図の
好ましい相互接続ネットワークに示された２つのクロス
バ−モジュールのうちの第１モジユール、即ちモジュー
ル１内のノード指定のためにリザーブされる。これら８
つのビットのうち、１０進数Ｏ１６及び７に対応する制
御ビットは未使用であり、一方、１０進数ｌ、２．３．
４及び５に対する制御ビットは、ＣＰＬＪＩ、ＣＰｔＪ
２、ＭＥＭＩ、ｌ１０１及びＳＰＵに対応するボートを
指定するのに各々用いられる。第２のクロスバ−モジュ
ール、即ちモジュール２のボートを指定するのに用いる
８つの制御ビット指定（１０進数の８−１５に対応する
）のうち、ｌＯ進数の８．１３．１４及び１５に対応す
る制御ビットは未使用であり、１０進数９．１Ｏ１１１
及び１２に対応する制御ビットは、ＣＰＵ３、ＣＰＩＪ
４、ＭＥＭ２及びｌ１０２を表わすボートを指定するの
に各々使用される。
れる１６の組み合わせのうちの最初の８つは、第２図の
好ましい相互接続ネットワークに示された２つのクロス
バ−モジュールのうちの第１モジユール、即ちモジュー
ル１内のノード指定のためにリザーブされる。これら８
つのビットのうち、１０進数Ｏ１６及び７に対応する制
御ビットは未使用であり、一方、１０進数ｌ、２．３．
４及び５に対する制御ビットは、ＣＰＬＪＩ、ＣＰｔＪ
２、ＭＥＭＩ、ｌ１０１及びＳＰＵに対応するボートを
指定するのに各々用いられる。第２のクロスバ−モジュ
ール、即ちモジュール２のボートを指定するのに用いる
８つの制御ビット指定（１０進数の８−１５に対応する
）のうち、ｌＯ進数の８．１３．１４及び１５に対応す
る制御ビットは未使用であり、１０進数９．１Ｏ１１１
及び１２に対応する制御ビットは、ＣＰＵ３、ＣＰＩＪ
４、ＭＥＭ２及びｌ１０２を表わすボートを指定するの
に各々使用される。
第４図のＤＳＣＴ５０は、データトランザクションに対
するソース及び行き先ノードを定める８ビツトの制御コ
マンドを受け入れ、そしてそれに応答して、制御信号５
４．５６を各々発生し、これらは、クロスバ−モジュー
ル１．２の１つ以上に各々存在する所望のソースノード
と行き先ノードとの間のマツピングを確立するのに用い
られる。クロスバ−モジュールを用いた相互接続ネット
ワークの動作と、入ってくる制御コマンドに基づいてＤ
ＳＣＴ５０により行なわれる制御信号の発生は、一対の
クロスバ−モジュールに関して一例としてここに説明す
る。本発明により構成されたいかなる数のクロスバ−モ
ジュールを用いて、所望数のシステムユニットをマイク
ロプロセッサシステムに受け入れることもできる。例え
ば、ＤＳＣＴ５０は、３つ以上のクロスバ−モジュール
に分散されたソースノードと行き先ノードとの間のマツ
ピングを確立する制御信号を発生するために大きな制御
フィールドを有する制御コマンドを受け入れることがで
きる。
するソース及び行き先ノードを定める８ビツトの制御コ
マンドを受け入れ、そしてそれに応答して、制御信号５
４．５６を各々発生し、これらは、クロスバ−モジュー
ル１．２の１つ以上に各々存在する所望のソースノード
と行き先ノードとの間のマツピングを確立するのに用い
られる。クロスバ−モジュールを用いた相互接続ネット
ワークの動作と、入ってくる制御コマンドに基づいてＤ
ＳＣＴ５０により行なわれる制御信号の発生は、一対の
クロスバ−モジュールに関して一例としてここに説明す
る。本発明により構成されたいかなる数のクロスバ−モ
ジュールを用いて、所望数のシステムユニットをマイク
ロプロセッサシステムに受け入れることもできる。例え
ば、ＤＳＣＴ５０は、３つ以上のクロスバ−モジュール
に分散されたソースノードと行き先ノードとの間のマツ
ピングを確立する制御信号を発生するために大きな制御
フィールドを有する制御コマンドを受け入れることがで
きる。
第５図に設けられた４ビット制御信号のリストは、２つ
のクロスバ−モジュールに分散されたノード間でボート
指定を区別するためのものであるが、追加のクロスバ−
モジュールを使用するときには追加の制御ビットを含む
ようにリストを便利に拡張することができる。第５図の
制御ビット指定は、別々のクロスバ−モジュールｌ及び
２に対して指定のノードが定められるかどうかを識別す
るための簡易な手段をｊ構成するように選択される。よ
り詳細には、第５図に示された制御ビット指定を用いる
ことにより、特定のデータトランザクションに関連した
ソース及び行き先ノードが同じクロスバ−モジュールに
存在するかどうかの判断を、ソース及び行き先ノードの
最上位ビットをテストするだけで便利に行なうことがで
きる。２つのビットが同じであると分かった場合には、
ソースノードと行き先ノードが同じクロスバ−モジュー
ル内にあるという明らかな指示であり、そして２つのビ
ットが異なる場合には、ソースノードと行き先ノードが
２つのクロスバ−モジュールに分散されており、ひいて
は、ノード間のマツピングをするのに２つのモジュール
に拡張ボートを使用しなければならないことが明らかで
ある。同じ構成のクロスバ−モジュールを用いてソース
７行き先マツピングを与えるような上記構成の主たる利
点は、ＤＳＣＴにリンクされた各クロスバ−モジュール
のための制御信号を発生する入ツノ制御コマンドを処理
する際のＤＳＣＴ５０の動作が相当に簡単化されること
である。より詳細には、種々のクロスバ−モジュールの
マツピング動作を制御するための同じ制御信号を発生す
ることができ、従って、Ｉ） Ｓ ＣＴ ５０は、特定
のデータトランザクションを実行するのに必要なソース
及び行き先ノードを定める制御信号を受け入れるべき特
定のクロスバ−モジュールを識別するだけでよい。
のクロスバ−モジュールに分散されたノード間でボート
指定を区別するためのものであるが、追加のクロスバ−
モジュールを使用するときには追加の制御ビットを含む
ようにリストを便利に拡張することができる。第５図の
制御ビット指定は、別々のクロスバ−モジュールｌ及び
２に対して指定のノードが定められるかどうかを識別す
るための簡易な手段をｊ構成するように選択される。よ
り詳細には、第５図に示された制御ビット指定を用いる
ことにより、特定のデータトランザクションに関連した
ソース及び行き先ノードが同じクロスバ−モジュールに
存在するかどうかの判断を、ソース及び行き先ノードの
最上位ビットをテストするだけで便利に行なうことがで
きる。２つのビットが同じであると分かった場合には、
ソースノードと行き先ノードが同じクロスバ−モジュー
ル内にあるという明らかな指示であり、そして２つのビ
ットが異なる場合には、ソースノードと行き先ノードが
２つのクロスバ−モジュールに分散されており、ひいて
は、ノード間のマツピングをするのに２つのモジュール
に拡張ボートを使用しなければならないことが明らかで
ある。同じ構成のクロスバ−モジュールを用いてソース
７行き先マツピングを与えるような上記構成の主たる利
点は、ＤＳＣＴにリンクされた各クロスバ−モジュール
のための制御信号を発生する入ツノ制御コマンドを処理
する際のＤＳＣＴ５０の動作が相当に簡単化されること
である。より詳細には、種々のクロスバ−モジュールの
マツピング動作を制御するための同じ制御信号を発生す
ることができ、従って、Ｉ） Ｓ ＣＴ ５０は、特定
のデータトランザクションを実行するのに必要なソース
及び行き先ノードを定める制御信号を受け入れるべき特
定のクロスバ−モジュールを識別するだけでよい。
好ましい実施例によれば、ＤＳＣＴ５０によってクロス
バーモジュールに発生される制御信号は、６ビツトコマ
ンドの形態であり、そのうちの３ビツトの各々は、ソー
ス及び行き先ノードの各々を専用に定める。ソース又は
行き先を識別する特定のビット指定は、クロスバ−モジ
ュールに対する３ビツトのサブ制御値のテーブルである
第６図に示されている。図示されたように、ｌＯ進数の
Ｏ−５に対応する２進ビツト指定は、各クロスバ−モジ
ュールに定められた５つのボート又はノードを指定する
のに用いられる。これらの値のうちの１０進数の１及び
２は、クロスバ−モジュールに配置された第１及び第２
のＣＰＵに対応するボートを定めるのに各々使用される
。ｌＯ進数の３．４及び５は、クロスバ−モジュールに
ボートで各々結合されたメモリユニット、Ｉ１０ユニッ
ト、及びＳＰＵに対応するボートを定めるのに用いられ
るａ １０進数の６に対応するビット指定は、モジュー
ルに対する拡張ボートを定める。上記＋＋’ｌ″を成で
は、所与のデータトランザクションに対するサブ制御信
号が一般的に定められ、システム内の全てのクロスバ−
モジュールに定められた各個々のトランザクションノー
ドを識別する個別のビット指定の必要がない。例えば、
２つのクロスバ−モジュールを用いて、４つのＣＰＵ
ｌ−４に対するデータ路をサポートするような第２図の
好ましい実施例では、ＣＰＵＩ及びＣＰＵ３に対応する
ボートを識別するビット指定が同じであり、この制御信
号を、所望のノードを含む正しいクロスパーモジュール
に中継することにより所望のデータ路の確立が実行され
る。従って、ＣＰＵ Ｉがソースノードとして指定され
るべき場合には、００１のビット指定がサブ制御信号と
してクロスバーモジュールｌに中継され、一方、ＣＰＵ
３がソースノードとして指定されるべき場合には、同じ
信号がクロスバ−モジュール２に中継される。
バーモジュールに発生される制御信号は、６ビツトコマ
ンドの形態であり、そのうちの３ビツトの各々は、ソー
ス及び行き先ノードの各々を専用に定める。ソース又は
行き先を識別する特定のビット指定は、クロスバ−モジ
ュールに対する３ビツトのサブ制御値のテーブルである
第６図に示されている。図示されたように、ｌＯ進数の
Ｏ−５に対応する２進ビツト指定は、各クロスバ−モジ
ュールに定められた５つのボート又はノードを指定する
のに用いられる。これらの値のうちの１０進数の１及び
２は、クロスバ−モジュールに配置された第１及び第２
のＣＰＵに対応するボートを定めるのに各々使用される
。ｌＯ進数の３．４及び５は、クロスバ−モジュールに
ボートで各々結合されたメモリユニット、Ｉ１０ユニッ
ト、及びＳＰＵに対応するボートを定めるのに用いられ
るａ １０進数の６に対応するビット指定は、モジュー
ルに対する拡張ボートを定める。上記＋＋’ｌ″を成で
は、所与のデータトランザクションに対するサブ制御信
号が一般的に定められ、システム内の全てのクロスバ−
モジュールに定められた各個々のトランザクションノー
ドを識別する個別のビット指定の必要がない。例えば、
２つのクロスバ−モジュールを用いて、４つのＣＰＵ
ｌ−４に対するデータ路をサポートするような第２図の
好ましい実施例では、ＣＰＵＩ及びＣＰＵ３に対応する
ボートを識別するビット指定が同じであり、この制御信
号を、所望のノードを含む正しいクロスパーモジュール
に中継することにより所望のデータ路の確立が実行され
る。従って、ＣＰＵ Ｉがソースノードとして指定され
るべき場合には、００１のビット指定がサブ制御信号と
してクロスバーモジュールｌに中継され、一方、ＣＰＵ
３がソースノードとして指定されるべき場合には、同じ
信号がクロスバ−モジュール２に中継される。
第４図において、ＤＳＣＴ５０は、ボート使用不能信号
５８を発生し、これは、相互接続ネットワーク内のソー
ス７行き先ノードとして定められた全てのシステムボー
トの瞬時状態を与えるものである。より詳細には、ボー
ト使用不能信号５８は、システムボートの数と同数のビ
ットより成り、各ビットは、入ってくるデータトランザ
クション要求によって必要とされるデータ路を確立する
のにその対応ボートが使用できるかどうかを指示する。
５８を発生し、これは、相互接続ネットワーク内のソー
ス７行き先ノードとして定められた全てのシステムボー
トの瞬時状態を与えるものである。より詳細には、ボー
ト使用不能信号５８は、システムボートの数と同数のビ
ットより成り、各ビットは、入ってくるデータトランザ
クション要求によって必要とされるデータ路を確立する
のにその対応ボートが使用できるかどうかを指示する。
所与の時間に１つのデータトランザクションに対するデ
ータ路を確立するのに所与のボートしか使用できないこ
とに注意されたい。従って、データ路を定めるのにボー
トがいったん使用されると、対応するデータトランザク
ションがその経路を経て完了するまで次のトランザクシ
ョン要求に対してそれを使用できないようにしなければ
ならない。このため、上記したようにソースノードと行
き先ノードとの間の直接又は間接的なマツピングによっ
てデータ路がいったん確立されたときにデータ転送の１
１．νｌｆＱ Ｉ↑ｊを定める手段が設けられている。
ータ路を確立するのに所与のボートしか使用できないこ
とに注意されたい。従って、データ路を定めるのにボー
トがいったん使用されると、対応するデータトランザク
ションがその経路を経て完了するまで次のトランザクシ
ョン要求に対してそれを使用できないようにしなければ
ならない。このため、上記したようにソースノードと行
き先ノードとの間の直接又は間接的なマツピングによっ
てデータ路がいったん確立されたときにデータ転送の１
１．νｌｆＱ Ｉ↑ｊを定める手段が設けられている。
データトランザクションを完了するのに必要な時間中に
関する情報は、制御コマンド信号５２と共にＳＣＵから
受け取られる「サイズ」コマンド６０の形態で送られる
。制御コマンド５２は、全ての要求されたトランザクシ
ョンに対し、ＤＳＣＴ５０により確認できる制御フィー
ルドに対応するように、ソース及び行き先ノードを定め
る。
関する情報は、制御コマンド信号５２と共にＳＣＵから
受け取られる「サイズ」コマンド６０の形態で送られる
。制御コマンド５２は、全ての要求されたトランザクシ
ョンに対し、ＤＳＣＴ５０により確認できる制御フィー
ルドに対応するように、ソース及び行き先ノードを定め
る。
サイズコマンド６０は、各々の必要なデータトランザク
ションと共に与えられ、クロスバーモジュールを用いて
適当なデータ路がいったん確立されたときに実際のデー
タ転送に必要な時間「１」を定める。好ましくは、転送
時間は、指定のトランザクション要求に基づいてデータ
を転送するためのシステムサイクルの所定数に関して定
められる。
ションと共に与えられ、クロスバーモジュールを用いて
適当なデータ路がいったん確立されたときに実際のデー
タ転送に必要な時間「１」を定める。好ましくは、転送
時間は、指定のトランザクション要求に基づいてデータ
を転送するためのシステムサイクルの所定数に関して定
められる。
本発明の好ましい実施例では、ＣＰ［Ｊユニットからメ
モリユニットへ或いはそれと反対に行なわれる転送は、
常に８個のシステムサイクルを要求するように定められ
、一方、ＣＰＵ間及びＩ１０ユニット間でＣＰＵからＩ
１０ユニットへ或いはそれと反対に行なわれるデータ転
送は、１つのシステムサイクルしか必要としないように
予め定められる。これらの所定の転送カテゴリの中に入
るデータトランザクションについては、サイズコマンド
が元の制御コマンドを伴う必要がない。然し乍ら、はと
んどのシステムでは、ｒ／○ユニットとメモリユニット
との間の転送は、通常は所定の長さではなく、従って、
データ転送時間も一定ではなく、トランザクションごと
に変化する。サイズコマンドが重要となるのは、このよ
うなトランザクションの場合である。サイズコマンド６
０は、特定のデータトランザクションがその完了にシス
テムサイクルを１つ必要とするか２つ必要とするか４つ
必要とするか８つ必要とするかを指示する２ビット信号
の形態であるのが好ましい。ＤＳＣＴ５０は、データト
ランザクションがＩ１０ユニットとメモリユニットとの
１用に要求されたことが決定されたときにのみサイズコ
マンドを使用する。
モリユニットへ或いはそれと反対に行なわれる転送は、
常に８個のシステムサイクルを要求するように定められ
、一方、ＣＰＵ間及びＩ１０ユニット間でＣＰＵからＩ
１０ユニットへ或いはそれと反対に行なわれるデータ転
送は、１つのシステムサイクルしか必要としないように
予め定められる。これらの所定の転送カテゴリの中に入
るデータトランザクションについては、サイズコマンド
が元の制御コマンドを伴う必要がない。然し乍ら、はと
んどのシステムでは、ｒ／○ユニットとメモリユニット
との間の転送は、通常は所定の長さではなく、従って、
データ転送時間も一定ではなく、トランザクションごと
に変化する。サイズコマンドが重要となるのは、このよ
うなトランザクションの場合である。サイズコマンド６
０は、特定のデータトランザクションがその完了にシス
テムサイクルを１つ必要とするか２つ必要とするか４つ
必要とするか８つ必要とするかを指示する２ビット信号
の形態であるのが好ましい。ＤＳＣＴ５０は、データト
ランザクションがＩ１０ユニットとメモリユニットとの
１用に要求されたことが決定されたときにのみサイズコ
マンドを使用する。
第７図は、第４図に示されたデータスイッチ制御器５０
の好ましいモジュール構造を示すブロック図である。第
７図に示すように、Ｄ Ｓ ＣＴ ５０は、ＳＣＵから
受け取った付随のサイズコマンドと共に入ってくる元の
制御コマンドを受け入れるコマンドバッファ７２を０１
８えている。入ってくるコマンドは、コマンドバッファ
からデコードユニット７４へラッチアウトされ、デコー
ドユニットは、入ってくるコマンドを更に処理するため
に３つの別々の信号７／ＩＡ、７／１Ｂ及び７．４０に
分割する。信号７４Ａは、サイズコマンド又はフィール
を表わし、サイズ変換モジュール７６に送られる。該モ
ジュールは、２ビツトのサイズコマンドを、時間ｒｌを
定める４つの所定長さコマンドの１つにデコードし、特
定のデータトランザクションに使用されるボートは、更
にデータトランザクションのために使用不能として指定
される。ｆ・ｎ々のシステムボートの使用可能性又は不
能性についての更新された状態を維持するために経路カ
ウンタ７８が設けられている。相互接続ネットワーク内
に定められたソース７行き先ノードの各々に対して１つ
のカウンタ（別個に図示せず）が設けられている。
の好ましいモジュール構造を示すブロック図である。第
７図に示すように、Ｄ Ｓ ＣＴ ５０は、ＳＣＵから
受け取った付随のサイズコマンドと共に入ってくる元の
制御コマンドを受け入れるコマンドバッファ７２を０１
８えている。入ってくるコマンドは、コマンドバッファ
からデコードユニット７４へラッチアウトされ、デコー
ドユニットは、入ってくるコマンドを更に処理するため
に３つの別々の信号７／ＩＡ、７／１Ｂ及び７．４０に
分割する。信号７４Ａは、サイズコマンド又はフィール
を表わし、サイズ変換モジュール７６に送られる。該モ
ジュールは、２ビツトのサイズコマンドを、時間ｒｌを
定める４つの所定長さコマンドの１つにデコードし、特
定のデータトランザクションに使用されるボートは、更
にデータトランザクションのために使用不能として指定
される。ｆ・ｎ々のシステムボートの使用可能性又は不
能性についての更新された状態を維持するために経路カ
ウンタ７８が設けられている。相互接続ネットワーク内
に定められたソース７行き先ノードの各々に対して１つ
のカウンタ（別個に図示せず）が設けられている。
本発明の好ましい実施例においては、２つのｃｐｕと、
１つのＭＭＵと、１つのＩ１０ユニットと、１つのＳＰ
Ｕと、２つのクロスバ−モジュール各々に設けられた拡
張ポートとに対して各々定められたソース及び行き先ノ
ードに対応する２０個のカウンタが設けられる。（拡張
ボートは相互接続ネットワーク内の即時ノードを表わし
、従って、第２図においては、［拡張ポート１の出力Ｊ
及び［拡張ポート２の入力Ｊは同じノードを表わし、１
つの対応するカウンタを有しており、そして［拡張ポー
トｌの入力」及び「拡張ポート２の出力」は別の対応カ
ウンタを有する別のノードを表わしている。）カウンタ
７８の各々は、単一ビット信号を発生し、この信号は、
サイズ変換モジュール７６からの「長さ」信号によりシ
ステムサイクルについて指定された時間［１〕中に「ス
タート」信号に応答してアサートされる。この「スター
ト」信号は、カウント開始手段８０によって発生され、
該手段は、ソース及び行き先ビット指定より成るデコー
ダされた信号７４Ｂを受け入れ、これに応答して、その
デコードされた信号により表わされたソース及び行き先
ノードに対応する特定の経路カウンタ７８に向けられる
開始信号を発生する。
１つのＭＭＵと、１つのＩ１０ユニットと、１つのＳＰ
Ｕと、２つのクロスバ−モジュール各々に設けられた拡
張ポートとに対して各々定められたソース及び行き先ノ
ードに対応する２０個のカウンタが設けられる。（拡張
ボートは相互接続ネットワーク内の即時ノードを表わし
、従って、第２図においては、［拡張ポート１の出力Ｊ
及び［拡張ポート２の入力Ｊは同じノードを表わし、１
つの対応するカウンタを有しており、そして［拡張ポー
トｌの入力」及び「拡張ポート２の出力」は別の対応カ
ウンタを有する別のノードを表わしている。）カウンタ
７８の各々は、単一ビット信号を発生し、この信号は、
サイズ変換モジュール７６からの「長さ」信号によりシ
ステムサイクルについて指定された時間［１〕中に「ス
タート」信号に応答してアサートされる。この「スター
ト」信号は、カウント開始手段８０によって発生され、
該手段は、ソース及び行き先ビット指定より成るデコー
ダされた信号７４Ｂを受け入れ、これに応答して、その
デコードされた信号により表わされたソース及び行き先
ノードに対応する特定の経路カウンタ７８に向けられる
開始信号を発生する。
より詳細には、カウント開始手段８０は、複数の４−１
６デコーダを備えており、その各々は、ソース又は行き
先ノードを識別する４ビツトコマンドを受け入れ、トラ
ンザクションに含まれるノードを識別する９つのボート
指定（第５図のリストを参照）の１つにデコードする。
６デコーダを備えており、その各々は、ソース又は行き
先ノードを識別する４ビツトコマンドを受け入れ、トラ
ンザクションに含まれるノードを識別する９つのボート
指定（第５図のリストを参照）の１つにデコードする。
単一ビット信号がそれに対応する経路カウンタに送られ
、ボート使用可能信号の対応ビットが長さ信号により指
定された時間巾に対してアサートされる。
、ボート使用可能信号の対応ビットが長さ信号により指
定された時間巾に対してアサートされる。
又、デコードユニット７４は、指定されたソース及び行
き先ノードに対応するビット指定を表わす１５号７４Ｃ
を出力する。この信号は、拡張デコーダモジュール７６
へ送られ、該モジュールは、入ってくる制御コマンドに
よって指定されたソース又は行き先ノードが２つ以上の
クロスバ−モジュールに分散されていて、ソースノード
と行き先ノードとの間のマツピングを与えるのに拡張ポ
ートを使用しなければならないかどうかを判断する。
き先ノードに対応するビット指定を表わす１５号７４Ｃ
を出力する。この信号は、拡張デコーダモジュール７６
へ送られ、該モジュールは、入ってくる制御コマンドに
よって指定されたソース又は行き先ノードが２つ以上の
クロスバ−モジュールに分散されていて、ソースノード
と行き先ノードとの間のマツピングを与えるのに拡張ポ
ートを使用しなければならないかどうかを判断する。
好ましい実施例では、上記したようにソース及び行き先
ノードに対するビット指定の最上位ビットを比較するこ
とにより判断が便利に行なわれる（第５図のテーブルに
リストされた制御フィールドを参照されたい）。両方の
ＭＳＢがどちらもゼロに等しい場合（ソースノード及び
行き先ノードの両方がクロスバ−モジュールｌ内に含ま
れるときに生じる状態）、拡張デコーダ７６は、その後
に発生されるべきサブ制御信号がクロスバ−モジュール
１のみへ中継されるべきであることを指示する。ソース
及び行き先ノードのビット指定が、両方ともｌに等しい
ＭＳＢをもたねばならないことが分かった場合（ソース
及び行き先ノードの両方がクロスバ−モジュール２内に
存在するという指示である）、デコーダ７６は、その後
に発生されるサブ制御信号をクロスバ−モジュール２の
みに中継しなければならない指示を発生する。ＭＳ［３
が等しくないことが分かった場合（ソース及び行き先ノ
ードがクロスバーモジュール１及び２の両方に分散され
るという指示）、拡張デコーダ７２が信号を発生し、こ
れがカウント開始手段８０に中継され、拡張ポートに対
応する経路カウンタ７８を作動するベースとして働き、
拡張ポートがデータトランザクションに使用できないと
いう指示を与える。
ノードに対するビット指定の最上位ビットを比較するこ
とにより判断が便利に行なわれる（第５図のテーブルに
リストされた制御フィールドを参照されたい）。両方の
ＭＳＢがどちらもゼロに等しい場合（ソースノード及び
行き先ノードの両方がクロスバ−モジュールｌ内に含ま
れるときに生じる状態）、拡張デコーダ７６は、その後
に発生されるべきサブ制御信号がクロスバ−モジュール
１のみへ中継されるべきであることを指示する。ソース
及び行き先ノードのビット指定が、両方ともｌに等しい
ＭＳＢをもたねばならないことが分かった場合（ソース
及び行き先ノードの両方がクロスバ−モジュール２内に
存在するという指示である）、デコーダ７６は、その後
に発生されるサブ制御信号をクロスバ−モジュール２の
みに中継しなければならない指示を発生する。ＭＳ［３
が等しくないことが分かった場合（ソース及び行き先ノ
ードがクロスバーモジュール１及び２の両方に分散され
るという指示）、拡張デコーダ７２が信号を発生し、こ
れがカウント開始手段８０に中継され、拡張ポートに対
応する経路カウンタ７８を作動するベースとして働き、
拡張ポートがデータトランザクションに使用できないと
いう指示を与える。
又、デコーダ７４は、ソース及び行き先ノードがクロス
バ−モジュールにわたって分散されるときにサブ制御信
号が両方のクロスバ−モジュールに中継されるべきであ
ることを指示する信号を発生する。入ってくる制御コマ
ンドに基づくサブ制御信号の発生は、デコーダユニット
８２により発生される信号を受け入れる制御転送ユニッ
ト８４によって実行される。又、制御転送ユニット８４
は、デコーダユニット７４により発生された信号７４Ｃ
も受け入れ、これは、ソース及び行き先ノードを指定す
る８ビツトの入力制御コマンドを含む。制御転送ユニッ
ト８４の動作は、クロスバ−モジュールｌ及び２に対す
るソース及び行き先ノード指定がそれらのＭＳＢ （第
５図及び６図参照）に対してのみ異なることを考慮すれ
ば、容易に理解されよう。従って、サブ制御信号の発生
は、入ってくる制御コマンドからＭＳＢを剥離すること
を含む。より詳細には、拡張ボートが必要とされないと
きには、制御転送ユニット８４が、デコーダ８２から受
け取ったソース及び行き先ノードに対するビット指定の
３つのＬＢＳを適当なりロスバーモジュールに中継する
。
バ−モジュールにわたって分散されるときにサブ制御信
号が両方のクロスバ−モジュールに中継されるべきであ
ることを指示する信号を発生する。入ってくる制御コマ
ンドに基づくサブ制御信号の発生は、デコーダユニット
８２により発生される信号を受け入れる制御転送ユニッ
ト８４によって実行される。又、制御転送ユニット８４
は、デコーダユニット７４により発生された信号７４Ｃ
も受け入れ、これは、ソース及び行き先ノードを指定す
る８ビツトの入力制御コマンドを含む。制御転送ユニッ
ト８４の動作は、クロスバ−モジュールｌ及び２に対す
るソース及び行き先ノード指定がそれらのＭＳＢ （第
５図及び６図参照）に対してのみ異なることを考慮すれ
ば、容易に理解されよう。従って、サブ制御信号の発生
は、入ってくる制御コマンドからＭＳＢを剥離すること
を含む。より詳細には、拡張ボートが必要とされないと
きには、制御転送ユニット８４が、デコーダ８２から受
け取ったソース及び行き先ノードに対するビット指定の
３つのＬＢＳを適当なりロスバーモジュールに中継する
。
マツピングを与えるために拡張ボートが必要とされると
きには、「サブソース」及び「サブ行き先」に対する指
定を２つのクロスバ−モジュールの各々に中継すること
によりサブ制御信号が発生される。より詳細には、指定
されたソースノードを含むクロスバ−モジュールに対し
、元のソース行き先の３つのＬＢＳを用いて、サブソー
スが定められ、そしてサブ行き先は、クロスバ−モジュ
ールの出力拡張ボートであるように定められる。
きには、「サブソース」及び「サブ行き先」に対する指
定を２つのクロスバ−モジュールの各々に中継すること
によりサブ制御信号が発生される。より詳細には、指定
されたソースノードを含むクロスバ−モジュールに対し
、元のソース行き先の３つのＬＢＳを用いて、サブソー
スが定められ、そしてサブ行き先は、クロスバ−モジュ
ールの出力拡張ボートであるように定められる。
同様に、指定された行き先ノードを含むクロスバ−モジ
ュールについては、元のビット指定の３つのＬＢＳがそ
のモジュールに対するサブ行き先ノードを定めるように
保持され、一方、サブソースはそのモジュールの入力拡
張ボートであるように定められる。上記したシステムの
全動作、特に、第６図及び第７図に関連して述べたＤ
Ｓ ＣＴの動作は、ソースノードがＭ Ｅ Ｍ ２であ
るように指定されそして行き先ノードがｌ１０１である
ように指定された特定のデータトランザクションを参照
して以下に述べる。第５図を参照すれば、このようなデ
ータトランザクションに対応する元の制御コマンドは、
ソースに対して１０１１のビット指定を含みそして行き
先に対してｏｉｏｏのビット指定を含むことが明らかで
ある。拡張デコーダ８２においては、ソース及び行き先
のＭＳＢが比較され、それらが異なるので、拡張ボート
が要求されるという指示を与える。同時に、カウント開
始手段８０は、ソース及び行き先ビット指定を処理し、
ボートＭ Ｅ Ｍ ２及びｌ１０１に対応する経路カウ
ンタを使用不能として指定する。
ュールについては、元のビット指定の３つのＬＢＳがそ
のモジュールに対するサブ行き先ノードを定めるように
保持され、一方、サブソースはそのモジュールの入力拡
張ボートであるように定められる。上記したシステムの
全動作、特に、第６図及び第７図に関連して述べたＤ
Ｓ ＣＴの動作は、ソースノードがＭ Ｅ Ｍ ２であ
るように指定されそして行き先ノードがｌ１０１である
ように指定された特定のデータトランザクションを参照
して以下に述べる。第５図を参照すれば、このようなデ
ータトランザクションに対応する元の制御コマンドは、
ソースに対して１０１１のビット指定を含みそして行き
先に対してｏｉｏｏのビット指定を含むことが明らかで
ある。拡張デコーダ８２においては、ソース及び行き先
のＭＳＢが比較され、それらが異なるので、拡張ボート
が要求されるという指示を与える。同時に、カウント開
始手段８０は、ソース及び行き先ビット指定を処理し、
ボートＭ Ｅ Ｍ ２及びｌ１０１に対応する経路カウ
ンタを使用不能として指定する。
入ってくるコマンドと共に受け取ったサイズフィールド
のデコードは、データトランザクション時間巾が予め定
められたトランザクションカテゴリのもとに入らないト
ランザクションに対して行なえばよい。上記したように
、ＣＰＵとメモリユニットとの間の全てのトランザクシ
ョンに対し、データトランザクション時間ｒｊＪは、好
ましくは、８つのシステムサイクルとして予め定められ
、方、ＣＰｔＪとＩ１０ユニットとの間のデータトラン
ザクションの時間中は、好ましくは、１つのシステムサ
イクルとして予め定められる。従って、サイズフィール
ドは、Ｉ１０ユニットとメモリユニットとの間に生じる
トランザクションに対してデコードされるだけでよい。
のデコードは、データトランザクション時間巾が予め定
められたトランザクションカテゴリのもとに入らないト
ランザクションに対して行なえばよい。上記したように
、ＣＰＵとメモリユニットとの間の全てのトランザクシ
ョンに対し、データトランザクション時間ｒｊＪは、好
ましくは、８つのシステムサイクルとして予め定められ
、方、ＣＰｔＪとＩ１０ユニットとの間のデータトラン
ザクションの時間中は、好ましくは、１つのシステムサ
イクルとして予め定められる。従って、サイズフィール
ドは、Ｉ１０ユニットとメモリユニットとの間に生じる
トランザクションに対してデコードされるだけでよい。
第７図のサイズ変換機７６は、予め定められたサイズ変
換アルゴリズムを用いて、適当な経路カウンタに中継さ
れるべき長さコマンドを発生し、個の信号は、予め定め
られたデータトランザクション時間１Ｊの１つを選択す
ることに基づくか又は入ってくるコマンドに付随するサ
イズフィールドをデコードすることに基づく。サイズ変
換アルゴリズムは、特定のトランザクションコマンドが
ＣＰＵユニットと、メモリユニット又はＩ１０ユニット
との間のマツピングを必要とするかどうかの判断を含む
。この判１祈が１７定であると分かった場合には、予め
定められた適当なトランザクション時間巾を用いて１・
）さコマンドが定められる。サイズフィールドをデコー
ドする必要があるのは、その判断が否定の場合だけであ
る。特に、好ましい実施例によれば、サイズ変換アルゴ
リズムは次の３つのステップを構成する。
換アルゴリズムを用いて、適当な経路カウンタに中継さ
れるべき長さコマンドを発生し、個の信号は、予め定め
られたデータトランザクション時間１Ｊの１つを選択す
ることに基づくか又は入ってくるコマンドに付随するサ
イズフィールドをデコードすることに基づく。サイズ変
換アルゴリズムは、特定のトランザクションコマンドが
ＣＰＵユニットと、メモリユニット又はＩ１０ユニット
との間のマツピングを必要とするかどうかの判断を含む
。この判１祈が１７定であると分かった場合には、予め
定められた適当なトランザクション時間巾を用いて１・
）さコマンドが定められる。サイズフィールドをデコー
ドする必要があるのは、その判断が否定の場合だけであ
る。特に、好ましい実施例によれば、サイズ変換アルゴ
リズムは次の３つのステップを構成する。
（１）第１ステツプにおいては、ソース及び行き先ノー
ドに対するビット指定のビット数３が両方ともｌに等し
いかどうかを判断するテストが行なわれる。このテスト
結果が肯定である場合には、データトランザクションが
メインメモリユニット間のマツピングを含み、従って、
予め定められた８サイクルデ一タトランザクシヨン時間
中を用いることができる。
ドに対するビット指定のビット数３が両方ともｌに等し
いかどうかを判断するテストが行なわれる。このテスト
結果が肯定である場合には、データトランザクションが
メインメモリユニット間のマツピングを含み、従って、
予め定められた８サイクルデ一タトランザクシヨン時間
中を用いることができる。
（２）上記ステップ（１）のテスト結果が否定であると
分かった場合には、ビット数３が両方ともｌに等しいか
どうかのテストが行なわれる。その判断が肯定であるこ
とは、トランザクションがＣＰＵユニットとＩ１０ユニ
ットとの間のマツピングを必要とし、従って、１システ
ムサイクルの予め定められたデータトランザクション時
間中を使用できることを示す。
分かった場合には、ビット数３が両方ともｌに等しいか
どうかのテストが行なわれる。その判断が肯定であるこ
とは、トランザクションがＣＰＵユニットとＩ１０ユニ
ットとの間のマツピングを必要とし、従って、１システ
ムサイクルの予め定められたデータトランザクション時
間中を使用できることを示す。
（３）ステップ（１）又はステップ（２）の答えが否定
であることが分かり、即ちソース及び行き先ノードに対
応するビット行き先に対するビット数３が互いに等しく
ない場合には、ビット指定が更にテストされ、それらの
どちらかがメモリノードを表わすかどうかを判断する。
であることが分かり、即ちソース及び行き先ノードに対
応するビット行き先に対するビット数３が互いに等しく
ない場合には、ビット指定が更にテストされ、それらの
どちらかがメモリノードを表わすかどうかを判断する。
より詳細には、これらビット指定が１０進数の３を表わ
すか１１を表わすか（これらは、各々、Ｍ Ｅ Ｍ １
及びＭＥ〜１２に対するボート指定を表わす値である）
を判断するためにチエツクされる（第５図）。これらテ
ストのいずれかに対する答えが肯定であると分かった場
合には、データトランザクションがＩ１０ユニットとメ
モリユニットとの間のマツピングを必要とし、従って、
入ってくるコマンドに付随するサイズフィールドがデコ
ードされて、上記したように［長さＪコマンドが発生さ
れることを表わす。このテストの結果が否定である場合
には、トランザクションがＩ１０ユニット間のマツピン
グを必要とし、予め定められた単一サイクルのデータト
ランザクション時間１Ｊが使用されることを表わす。
すか１１を表わすか（これらは、各々、Ｍ Ｅ Ｍ １
及びＭＥ〜１２に対するボート指定を表わす値である）
を判断するためにチエツクされる（第５図）。これらテ
ストのいずれかに対する答えが肯定であると分かった場
合には、データトランザクションがＩ１０ユニットとメ
モリユニットとの間のマツピングを必要とし、従って、
入ってくるコマンドに付随するサイズフィールドがデコ
ードされて、上記したように［長さＪコマンドが発生さ
れることを表わす。このテストの結果が否定である場合
には、トランザクションがＩ１０ユニット間のマツピン
グを必要とし、予め定められた単一サイクルのデータト
ランザクション時間１Ｊが使用されることを表わす。
上記サイズ変換アルゴリズムを上記の例に適用すること
を考える。ＣＰＵＩからＭ Ｅ Ｍ ２へのデータトラ
ンザクションについては、元のコマンドが、各々、ＣＰ
Ｕ ｌ及びＭ Ｅ Ｍ ２に対する０ＯＯ１及び＋０
２（第５図）のビット指定を指示することになる。サイ
ズ変換アルゴリズムのステップｌは肯定結果を生じる。
を考える。ＣＰＵＩからＭ Ｅ Ｍ ２へのデータトラ
ンザクションについては、元のコマンドが、各々、ＣＰ
Ｕ ｌ及びＭ Ｅ Ｍ ２に対する０ＯＯ１及び＋０
２（第５図）のビット指定を指示することになる。サイ
ズ変換アルゴリズムのステップｌは肯定結果を生じる。
というのは、ソース及び行き先の両ノードに対するビッ
ト数３が実際にゼロに等しいからである。従って、８個
のシステムサイクルの予め定められたデータトランザク
ション時間巾を用いることができ、サイズフィールドを
デコードして長さコマンドを発生する必要はない。
ト数３が実際にゼロに等しいからである。従って、８個
のシステムサイクルの予め定められたデータトランザク
ション時間巾を用いることができ、サイズフィールドを
デコードして長さコマンドを発生する必要はない。
第８図は、クロスバ−モジュールを動作してシステムユ
ニット間の相互接続を与えるのに含まれる全ての手順を
示すフローチャートである。この手順は、競合する通信
要求間に仲裁を行なう第１段階と、優先順位を有する要
求に対する制御コマンドをデコードしてクロスバ−モジ
ュールに制御信号を発生し、コマンドにより指定された
接続を設定する第２段階とを含んでいる。仲裁段階は、
仲Ｒ＋Ｑ理四回路図示せず）によって行なわれ、その好
ましい形態は、［マルチプロセッサシステムにおいてシ
ステム制御ユニットを用いて通信要求を仲ＪＩ見する方
法及び手段（ＭｅＬｈｏｄ ａｎｄ Ｍｅａｎｓ ｆｏ
ｒＡｒｂｉｔｒａｔｉｎｇ Ｃｏｍｍｕｎｉｃａｔ、ｉ
ｏｎ ＲｅｑｕｅｓＬｓ Ｕｓｉｎｇ ａＳｙｓｔ
ｅｍ Ｃｏｎ仁ｒｏｌ ＩＪｎｉｔ ｊｎ ａ
Ｍｕｌｔｉ−ＰｒｏｃｅｓｓｏｒＳｙｓｔｅｍ）Ｊ
と題する１）？ｉ記フリン氏等の米国特許出願に開示さ
れている。コマンドデコード段階は、第４図及び第７図
に示したようにＤ Ｓ ＣＴ ５０によって行なわれる
。
ニット間の相互接続を与えるのに含まれる全ての手順を
示すフローチャートである。この手順は、競合する通信
要求間に仲裁を行なう第１段階と、優先順位を有する要
求に対する制御コマンドをデコードしてクロスバ−モジ
ュールに制御信号を発生し、コマンドにより指定された
接続を設定する第２段階とを含んでいる。仲裁段階は、
仲Ｒ＋Ｑ理四回路図示せず）によって行なわれ、その好
ましい形態は、［マルチプロセッサシステムにおいてシ
ステム制御ユニットを用いて通信要求を仲ＪＩ見する方
法及び手段（ＭｅＬｈｏｄ ａｎｄ Ｍｅａｎｓ ｆｏ
ｒＡｒｂｉｔｒａｔｉｎｇ Ｃｏｍｍｕｎｉｃａｔ、ｉ
ｏｎ ＲｅｑｕｅｓＬｓ Ｕｓｉｎｇ ａＳｙｓｔ
ｅｍ Ｃｏｎ仁ｒｏｌ ＩＪｎｉｔ ｊｎ ａ
Ｍｕｌｔｉ−ＰｒｏｃｅｓｓｏｒＳｙｓｔｅｍ）Ｊ
と題する１）？ｉ記フリン氏等の米国特許出願に開示さ
れている。コマンドデコード段階は、第４図及び第７図
に示したようにＤ Ｓ ＣＴ ５０によって行なわれる
。
第８図において、入ってくる元のコマンドはステップ１
００において受け入れられる。各システムユニットに組
み合わされるのは、例えば、各ユニットから入ってくる
データトランザクションコマンドを受け入れるための各
コマンドバラフチ（図示せず）である。仲裁論理回路（
図示せず）は、その入力として、各コマンドバッファの
内容と、コマンドバッファが現在有効で且つ未実行のコ
マンドを記憶しているかどうかを指示する各フラグと、
ソース、行き先又は拡張ノードが使用できないか又は競
合するコマンドの優先順位が許可されたために実行され
ていないコマンドを含む「待機リスト」もしくは待ち行
列（図示せず）の内容とを受け入れる。ステップ１０１
においては、コマンドによって指定されたソース及び行
き先ノードをテストして、それらが所要トランザクショ
ンに対するデータ路の確立に使用できるかどうかの判断
がなされる。このようなテストは、経路カウンタ７８（
第７図）により出力された経路使用不能信号をテストし
て、入ってくるコマンドに対応するソース及び行き先ノ
ードに対応するビットがアサートされたかどうかを判断
することにより便利に行なわれる。いずれか又は両方の
ノードがコマンドに使用できないことが分かった場合に
は、そのコマンドに対してステップ１０２がアクセスさ
れ、ノードが使用可能となるまでそのコマンドが［待機
リストＪ又は待ち行列に記ｊＱされる。
００において受け入れられる。各システムユニットに組
み合わされるのは、例えば、各ユニットから入ってくる
データトランザクションコマンドを受け入れるための各
コマンドバラフチ（図示せず）である。仲裁論理回路（
図示せず）は、その入力として、各コマンドバッファの
内容と、コマンドバッファが現在有効で且つ未実行のコ
マンドを記憶しているかどうかを指示する各フラグと、
ソース、行き先又は拡張ノードが使用できないか又は競
合するコマンドの優先順位が許可されたために実行され
ていないコマンドを含む「待機リスト」もしくは待ち行
列（図示せず）の内容とを受け入れる。ステップ１０１
においては、コマンドによって指定されたソース及び行
き先ノードをテストして、それらが所要トランザクショ
ンに対するデータ路の確立に使用できるかどうかの判断
がなされる。このようなテストは、経路カウンタ７８（
第７図）により出力された経路使用不能信号をテストし
て、入ってくるコマンドに対応するソース及び行き先ノ
ードに対応するビットがアサートされたかどうかを判断
することにより便利に行なわれる。いずれか又は両方の
ノードがコマンドに使用できないことが分かった場合に
は、そのコマンドに対してステップ１０２がアクセスさ
れ、ノードが使用可能となるまでそのコマンドが［待機
リストＪ又は待ち行列に記ｊＱされる。
ステップｌｏｔにおいて各ソース及び行き先ノードが使
用可能であると分かったコマンドについては、ステップ
＋０３において、ソース及び行き先ノードのビット指定
を表わす制御フィールドがテストされ、ソース及び行き
先ノードが同じクロスバ−モジュール内に定められるか
どうかについての判断が成される。別々のクロスバ−モ
ジュールに各ソース及び行き先ノードを有するコマンド
については、ステップ＋０４において、接続に必要とさ
れる拡張ノードが使用できるかどうかの判断がなされる
。もしできなければ、これらのコマンドを実行するに必
要なリソースが使用できず、それ故、ステップ１０２に
おいて、これらのコマンドが待機リスト又は待ち行列に
入れられる。さもなくば、ステップ１０５において、現
在使用できるリソースで実行できるコマンドが１つ以上
ある。このようなコマンドが２つ以上あれば、それらは
、同じソース、行き先又は拡張ノードを要求することが
考えられる。それ故、ステップ＋０５は、ソース、行き
先及び拡張ノードに対して競合するコマンド間で仲裁を
とることを必要とする。
用可能であると分かったコマンドについては、ステップ
＋０３において、ソース及び行き先ノードのビット指定
を表わす制御フィールドがテストされ、ソース及び行き
先ノードが同じクロスバ−モジュール内に定められるか
どうかについての判断が成される。別々のクロスバ−モ
ジュールに各ソース及び行き先ノードを有するコマンド
については、ステップ＋０４において、接続に必要とさ
れる拡張ノードが使用できるかどうかの判断がなされる
。もしできなければ、これらのコマンドを実行するに必
要なリソースが使用できず、それ故、ステップ１０２に
おいて、これらのコマンドが待機リスト又は待ち行列に
入れられる。さもなくば、ステップ１０５において、現
在使用できるリソースで実行できるコマンドが１つ以上
ある。このようなコマンドが２つ以上あれば、それらは
、同じソース、行き先又は拡張ノードを要求することが
考えられる。それ故、ステップ＋０５は、ソース、行き
先及び拡張ノードに対して競合するコマンド間で仲裁を
とることを必要とする。
好ましくは、仲裁は、システムリソースを効率的に用い
るように行なわれ、これについては、１９８９年２月３
日に出願された［マルチプロセッサシステムにおいてシ
ステム制御ユニットを用いて通信要求を仲裁する方法及
び手段（Ｍｅｔｔｉｏｄ ａｎｄＭｅａｎｓ ｆｏｒ
Ａｒｂｉｔｒａｔｉｎｇ Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎ ＲｅｑｕｅｓｔｓＵｓｉｎｇ Ａ Ｓｙ
ｓｔｅｍ Ｃｏｎｔｒｏｌ ｔＪｎｉ仁 Ｉｎ
Ａ ＭｕＪｔｉ−Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ
）Ｊ と題する前記プリン氏等の米国特許出願筒３．６
，８２８号に開示されている。コマンドが仲裁によって
許可されないことがステップ１０６で決定されると、ス
テップ１０２において、コマンドが「待機リスト」又は
待ち行列に記憶され、次の機会に更に仲裁される。
るように行なわれ、これについては、１９８９年２月３
日に出願された［マルチプロセッサシステムにおいてシ
ステム制御ユニットを用いて通信要求を仲裁する方法及
び手段（Ｍｅｔｔｉｏｄ ａｎｄＭｅａｎｓ ｆｏｒ
Ａｒｂｉｔｒａｔｉｎｇ Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎ ＲｅｑｕｅｓｔｓＵｓｉｎｇ Ａ Ｓｙ
ｓｔｅｍ Ｃｏｎｔｒｏｌ ｔＪｎｉ仁 Ｉｎ
Ａ ＭｕＪｔｉ−Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ
）Ｊ と題する前記プリン氏等の米国特許出願筒３．６
，８２８号に開示されている。コマンドが仲裁によって
許可されないことがステップ１０６で決定されると、ス
テップ１０２において、コマンドが「待機リスト」又は
待ち行列に記憶され、次の機会に更に仲裁される。
ステップ１０７において、この手順の仲裁段階が完了し
、デコード段階が開始される。優先順位が許可されたコ
マンドの制御フィールドは、指定のソース及び行き先ノ
ードが同じクロスバ−モジュールにあるかどうかを判断
するためにテストされる。もしそうであれば、ステップ
１０８において、ソース及び行き先の両ノードを含むク
ロスバ−モジュールに制御信号が送られ、それらの間に
直接的なマツピングが確立される。上記したように、入
ってくる元のコマンドから最上位ビットを剥離しそして
残りの３ビツトを制御信号として対応するクロスバ−モ
ジュールに与えることにより制御を発するのが好ましい
。
、デコード段階が開始される。優先順位が許可されたコ
マンドの制御フィールドは、指定のソース及び行き先ノ
ードが同じクロスバ−モジュールにあるかどうかを判断
するためにテストされる。もしそうであれば、ステップ
１０８において、ソース及び行き先の両ノードを含むク
ロスバ−モジュールに制御信号が送られ、それらの間に
直接的なマツピングが確立される。上記したように、入
ってくる元のコマンドから最上位ビットを剥離しそして
残りの３ビツトを制御信号として対応するクロスバ−モ
ジュールに与えることにより制御を発するのが好ましい
。
ステップ＋０７の答えが否定であると分かった場合、即
ちソース及び行き先ノードが同じクロスパーモジュール
内にないと分かった場合には、必要な゛マツピングを確
立するためにクロスバ−モジュールの拡張ボートが必要
とされることを指示する。それ故、ステップ１０９にお
いて、入ってくるコマンドにより指定されたソース及び
行き先ノードを含むクロスバーモジュールが識別される
。
ちソース及び行き先ノードが同じクロスパーモジュール
内にないと分かった場合には、必要な゛マツピングを確
立するためにクロスバ−モジュールの拡張ボートが必要
とされることを指示する。それ故、ステップ１０９にお
いて、入ってくるコマンドにより指定されたソース及び
行き先ノードを含むクロスバーモジュールが識別される
。
好ましい実施例において、これは、ソース及び行き先ノ
ードに対するビット指定のＭＳＢをテストすることによ
って行なわれ（好ましくは、第７図の拡張デコーダモジ
ュール８２により）、即ちＭＳＢがＯに等しいと分かっ
た場合には、ノードがクロスバ−モジュールｌ内に配置
されていることが明らかであり、そしてＭＳＢが１に等
しいと分かった場合には、そのノードがクロスバ−モジ
ュール２内に含まれることが明らかである。
ードに対するビット指定のＭＳＢをテストすることによ
って行なわれ（好ましくは、第７図の拡張デコーダモジ
ュール８２により）、即ちＭＳＢがＯに等しいと分かっ
た場合には、ノードがクロスバ−モジュールｌ内に配置
されていることが明らかであり、そしてＭＳＢが１に等
しいと分かった場合には、そのノードがクロスバ−モジ
ュール２内に含まれることが明らかである。
ステップｌ １．０において、拡張ポートを通してサブ
マツピングを確立する制御信号は、ソース及び行き先ノ
ードを含むクロスバ−モジュールに送られる。前記した
ように、直接マツピングは、次の２つのサブマツピング
によって行なわれる。
マツピングを確立する制御信号は、ソース及び行き先ノ
ードを含むクロスバ−モジュールに送られる。前記した
ように、直接マツピングは、次の２つのサブマツピング
によって行なわれる。
（１）入ってくるコマンドにより定められたソ−スノー
ドと、ソースノードを含むクロスバ−モジュールに定め
られた拡張ボートとの間のマツピング。
ドと、ソースノードを含むクロスバ−モジュールに定め
られた拡張ボートとの間のマツピング。
（２）入ってくるコマンドにより定められた行き先ノー
ドを含むクロスバ−モジュールと、定められた行き先ノ
ードとの間のサブマツピング。
ドを含むクロスバ−モジュールと、定められた行き先ノ
ードとの間のサブマツピング。
例えば、上記の例を考えると、ＣＰＵＩとＭＥＭ２との
間の直接的なマツピングは、クロスバ−モジュールｌの
ＣＰＵに対するボートからクロスバ−モジュールｌの出
力拡張ボートへのサブマツピングと、クロスバ−モジュ
ール２のＭＥＭ２に対するボートからＭＥＭ２の入力拡
張ボートへの第２のサブマツピングとによって得られる
。モジュールｌ及び２の拡張ボート間に確立された直列
リンクは、モジュールｌからモジュール２への接続路を
与える。
間の直接的なマツピングは、クロスバ−モジュールｌの
ＣＰＵに対するボートからクロスバ−モジュールｌの出
力拡張ボートへのサブマツピングと、クロスバ−モジュ
ール２のＭＥＭ２に対するボートからＭＥＭ２の入力拡
張ボートへの第２のサブマツピングとによって得られる
。モジュールｌ及び２の拡張ボート間に確立された直列
リンクは、モジュールｌからモジュール２への接続路を
与える。
ステップ１０８及び＋１０のいずれかが完了すると、ス
テップ１１１へ進み、これは上記のサイズ変換アルゴリ
ズムの使用によりデータトランザクション時間巾を識別
することを含む。最後に、ステップ１１２において、最
初に指定されたソースノードと行き先ノードとの間のマ
ツピングを確立するのに必要なソース、行き先及び拡張
ポートは、適当な経路使用不能信号を発生することによ
り、識別されたデータトランザクション時間巾に対して
使用不能とされる。次いで、更に別のコマンドに対して
手順が繰り返される。
テップ１１１へ進み、これは上記のサイズ変換アルゴリ
ズムの使用によりデータトランザクション時間巾を識別
することを含む。最後に、ステップ１１２において、最
初に指定されたソースノードと行き先ノードとの間のマ
ツピングを確立するのに必要なソース、行き先及び拡張
ポートは、適当な経路使用不能信号を発生することによ
り、識別されたデータトランザクション時間巾に対して
使用不能とされる。次いで、更に別のコマンドに対して
手順が繰り返される。
第１図は、システム制御ユニット（ＳＣＵ）に、複数の
プロセッサ及び入力／出力（Ｉ／Ｏ）ユニットと共有メ
モリとをリンクするための接続ネットワークが設けられ
たマルチプロセッサコンピュータシステムを示す節ｌｉ
ｔなブロック図、第２図は、第１図のマルチプロセッサ
システムに使用するための拡張ポートを通して直列にリ
ンクされた一対のクロスバ−モジュールの形態の好まし
い相互接続ネットワークを簡単に示す図、第３図は、ク
ロスバ−モジュールの基本的なモジュール構成を示す詳
細な回路図で、拡張ノードを含む出力ノードに対して入
力ノードをいかにマツピングするかを示す図、 第４図は、データスイッチ制御器により確認されるデー
タトランザクションコマンドと、クロスバ−モジュール
を制御するためにデータスイッチ制御器により発生され
る各制御信号とを示すブロック図。 第５図は、第３図に示したクロスバ−モジュールの２段
構成に対するソース７行き先ポートを定めるための好ま
しい制御入力を示すテーブル、第６図は、通信要求を実
行するためにサブマツピングが必要とされるときにクロ
スバ−モジュールに対するサブソース及びサブ行き先を
定めるための好ましい制御入力を示すテーブル、第７図
は、第４図のデータスイッチ制御器に対する好ましいモ
ジュール構造を示すブロック図、そして 第８図は、クロスバ−モジュールを制御して、システム
ユニット間に要求されたデータトランサ。 クシコン経路を確立するために、通信要求の仲裁と、許
可された要求に対するデータスイッチ制御器の応答とを
示すフローチャートである。 ＩＯ・・・コンピュータシステム １２・・・中央処理ユニット（ＣＰｔＪ）１４・・・入
力／出力（Ｉ／Ｏ）ユニット１６・・・メインメモリ １８・・・システム制御ユニット（ＳＣｔＪ）２０・・
・相互接続ネットワーク ２２・・・サービスプロセッサ／コンソースユニ・ソ
ト （ＳＰＵ） ２４・・・専用インターフェイス手段 ３２・・・クロスバ−モジュール１ ３４・・・クロスバ−モジュール２
プロセッサ及び入力／出力（Ｉ／Ｏ）ユニットと共有メ
モリとをリンクするための接続ネットワークが設けられ
たマルチプロセッサコンピュータシステムを示す節ｌｉ
ｔなブロック図、第２図は、第１図のマルチプロセッサ
システムに使用するための拡張ポートを通して直列にリ
ンクされた一対のクロスバ−モジュールの形態の好まし
い相互接続ネットワークを簡単に示す図、第３図は、ク
ロスバ−モジュールの基本的なモジュール構成を示す詳
細な回路図で、拡張ノードを含む出力ノードに対して入
力ノードをいかにマツピングするかを示す図、 第４図は、データスイッチ制御器により確認されるデー
タトランザクションコマンドと、クロスバ−モジュール
を制御するためにデータスイッチ制御器により発生され
る各制御信号とを示すブロック図。 第５図は、第３図に示したクロスバ−モジュールの２段
構成に対するソース７行き先ポートを定めるための好ま
しい制御入力を示すテーブル、第６図は、通信要求を実
行するためにサブマツピングが必要とされるときにクロ
スバ−モジュールに対するサブソース及びサブ行き先を
定めるための好ましい制御入力を示すテーブル、第７図
は、第４図のデータスイッチ制御器に対する好ましいモ
ジュール構造を示すブロック図、そして 第８図は、クロスバ−モジュールを制御して、システム
ユニット間に要求されたデータトランサ。 クシコン経路を確立するために、通信要求の仲裁と、許
可された要求に対するデータスイッチ制御器の応答とを
示すフローチャートである。 ＩＯ・・・コンピュータシステム １２・・・中央処理ユニット（ＣＰｔＪ）１４・・・入
力／出力（Ｉ／Ｏ）ユニット１６・・・メインメモリ １８・・・システム制御ユニット（ＳＣｔＪ）２０・・
・相互接続ネットワーク ２２・・・サービスプロセッサ／コンソースユニ・ソ
ト （ＳＰＵ） ２４・・・専用インターフェイス手段 ３２・・・クロスバ−モジュール１ ３４・・・クロスバ−モジュール２
Claims (10)
- （１）複数のシステムユニットを並列形態で動作するた
めのシステム制御ユニット（ＳＣＵ）を有する種類のマ
ルチプロセッサシステムにおいて、上記システムユニッ
トは、複数の中央処理ユニット（ＣＰＵ）と、少なくと
も１つの入力／出力（Ｉ／Ｏ）ユニットと、少なくとも
１つのメインメモリユニット（ＭＭＵ）とを含むもので
あり、更に、通信コマンドによりソース及び行き先ノー
ドとして指定されたシステムユニット間でデータトラン
ザクションを行なうための通信路を確立する相互接続手
段が、 少なくとも２つのクロスバーモジユールを具備し、各モ
ジュールは、固定数のソースオペランドの１つと、そこ
に形成された同じ固定数の行き先ノードの１つとの間に
直接経路又はマッピングを確立するためのものであり、
上記ソース及び行き先ノードは、上記システムユニット
の別々のものに対応する１つのクロスバーモジュールに
設けられるのであって他のクロスバーモジュールに設け
られるものではなく、そして 更に、各々の上記モジュールは、少なくとも１つの拡張
ソースノードと、少なくとも１つの対応する拡張行き先
ノードとを含んでおり、これを通してクロスバーモジュ
ールを接続して、上記クロスバーモジュールの１つに定
められたソースノードと上記クロスバーモジュールの別
のものに定められた行き先ノードとの間にデータ路を確
立できることを特徴とするマルチプロセッサシステム。 - （２）上記相互接続手段は、更に、 データトランザクションを実行するためにソース及び行
き先ノードを指定する制御コマンドを受け入れるための
手段と、 指定されたソース及び行き先ノードが単一のクロスバー
モジュール上に定められるか又は個別のクロスバーモジ
ュール上に定められるかを決定するための手段と、 上記ノード間の直接マツピングによって所要のデータ路
を確立するためにソースノード及び行き先ノードの両方
を含む上記単一のクロスバーモジュールに制御信号を発
生するための手段と、上記ノード間の間接的なマツピン
グによって所要のデータ路を確立するためにソース及び
行き先ノードが別々に定められた上記クロスバーモジュ
ールの各々に別々の制御信号を発生するための手段とを
備えており、上記間接的なマツピングは、（ｉ）上記ソ
ースノードを含むクロスバーモジュールの拡張ノードと
指定のソースノードとの間の第１のサブマツピングと、
（ｉｉ）上記行き先ノードを含むクロスバーモジュール
の拡張ノードと指定の行き先ノードとの間の第２のサブ
マツピングとによって確立される請求項１に記載のマル
チプロセッサシステム。 - （３）上記相互接続手段は、更に、データトランザクシ
ョン路を確立するために所与の時間に使用されているソ
ースノード、行き先ノード及び拡張ノードが他のトラン
ザクション路の確立のために利用できないことを指示す
るビジー信号を選択された時間周期で発生するための手
段を備えている請求項２に記載のマルチプロセッサシス
テム。 - （４）上記システムは、４つのＣＰＵと、２つのＭＭＵ
と、２つのＩ／Ｏユニットと、１つのサービスプロセッ
サユニット（ＳＰＵ）とを備え、上記相互接続手段は、
２つのクロスバーモジュールを備え、各クロスバーモジ
ュールは、２つのＣＰＵと、１つのＩ／Ｏユニットと、
１つのＭＭＵと、１つのＳＰＵとに各々対応する５つま
でのソースノードと行き先ノードとの間に相互接続部を
形成するように用いられる請求項１に記載のマルチプロ
セッサシステム。 - （５）相互接続手段によって受け入れられた制御コマン
ドは、所要のトランザクション路を確立する必要のある
時間周期を定めるサイズコマンドを含み、上記ビジー信
号を発生するために上記相互接続手段内に設けられた上
記手段は、ある所定のデータトランザクションについて
は所定の時間中上記信号を発生しそして他のデータトラ
ンザクションについては上記サイズコマンドに基づいて
ビジー信号を発生する請求項３に記載のマルチプロセッ
サシステム。 - （６）複数の中央処理ユニット（ＣＰＵ）と、少なくと
も１つの入力／出力（Ｉ／Ｏ）ユニットと、少なくとも
１つのメインメモリユニット（ＭＭＵ）とを含む複数の
システムユニットと、通信コマンドによりソース及び行
き先ノードとして指定されたシステムユニット間でデー
タトランザクションを行なう通信路を確立するための相
互接続手段とを具備し、この相互接続手段は、少なくと
も２つのクロスバーモジュールを備え、各モジュールは
、固定数のソースノードの１つとこれに対して定められ
た同じ固定数の行き先ノードの１つとの間そして少なく
とも１つの拡張ソースノードと少なくとも１つの対応す
る拡張行き先ノードとの間に直接路を確立する手段を備
えており、１つのクロスバーモジュールの拡張ソース及
び拡張行き先ノードは、他のモジュールの各々の拡張行
き先及び拡張ソースノードに接続されて、１つのクロス
バーモジュールに定められたソースノードと他のクロス
バーモジュールに定められた行き先ノードとの間にデー
タ路を形成できるようにし、 更に、データトランザクションを実行するためのソース
及び行き先ノードを指定する制御コマンドを受け入れる
手段と、 指定されたソース及び行き先ノードが単一のクロスバー
モジュールに定められるか又は別々のクロスバーモジュ
ールに定められるかを判断するための手段と、 上記ノード間の直接マツピングによって所要のデータ路
を確立するようにソースノード及び行き先ノードの両方
を含む上記単一のクロスバーモジュールへ制御信号を発
生する手段と、 上記ノード間の間接的なマツピングによって所要のデー
タ路を確立するためにソース及び行き先ノードが別々に
定められた上記クロスバーモジユールの各々に別々の制
御信号を発生するための手段とを備えており、上記間接
的なマツピングは、（ｉ）上記ソースノードを含むクロ
スバーモジュールの拡張ノードと指定のソースノードと
の間の第１のサブマツピングと、（ｉｉ）上記行き先ノ
ードを含むクロスバーモジュールの拡張ノードと指定の
行き先ノードとの間の第２のサブマツピングとによって
確立されることを特徴とするマルチプロセッサコンピュ
ータシステム。 - （７）上記相互接続手段は、更に、データトランザクシ
ョン路を確立するために所与の時間に使用されているソ
ースノード、行き先ノード及び拡張ノードが他のトラン
ザクション路の確立のために利用できないことを指示す
るビジー信号を選択された時間周期で発生するための手
段を備えている請求項６に記載のマルチプロセッサシス
テム。 - （８）相互接続手段によって受け入れられた制御コマン
ドは、所要のトランザクション路を確立する必要のある
時間周期を定めるサイズコマンドを含み、上記ビジー信
号を発生するために上記相互接続手段内に設けられた上
記手段は、ある所定のデータトランザクションについて
は所定の時間中上記信号を発生しそして他のデータトラ
ンザクションについては上記サイズコマンドに基づいて
ビジー信号を発生する請求項７に記載のマルチプロセッ
サシステム。 - （９）上記システムは、４つのＣＰＵと、２つのＭＭＵ
と、２つのＩ／Ｏユニットと、１つのサービスプロセッ
サユニット（ＳＰＵ）とを備え、各クロスバーモジユー
ルは、２つのＣＰＵと、１つのＩ／Ｏユニットと、１つ
のＭＭＵと、１つのＳＰＵとに各々接続された５つのソ
ースノードと行き先ノードとを有している請求項６に記
載のマルチプロセッサシステム。 - （１０）４つの中央処理ユニット（ＣＰＵ）と、２つの
入力／出力（Ｉ／Ｏ）ユニットと、２つのメインメモリ
ユニット（ＭＭＵ）とを含む複数のシステムユニットと
、 通信コマンドによりソース及び行き先ノードとして指定
されたシステムユニット間でデータトランザクションを
行なう通信路を確立するための相互接続手段とを具備し
、上記相互接続手段は、少なくとも２つのクロスバーモ
ジユールを備え、各モジュールは、５つのソースノード
の１つとそこに定められた５つの行き先ノードの１つと
の間そして少なくとも１つの拡張ソースノードと少なく
とも１つの対応する拡張行き先ノードとの間に直接路を
確立する手段を備え、５つのソース及び行き先ノードは
、各２つのＣＰＵと、各１つのＩ／Ｏユニットと、各１
つのＭＭＵと、ＳＰＵとに接続され、１つのクロスバー
モジュールの拡張ソース及び拡張行き先ノードは、他の
モジュールの各々の拡張行き先及び拡張ソースノードに
接続されて、１つのクロスバーモジュールに定められた
ソースノードと他のクロスバーノードに定められた行き
先ノードとの間にデータ路を確立できるようにすること
を特徴とするマルチプロセッサコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/306,336 US4968977A (en) | 1989-02-03 | 1989-02-03 | Modular crossbar interconnection metwork for data transactions between system units in a multi-processor system |
| US306336 | 1989-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271460A true JPH02271460A (ja) | 1990-11-06 |
Family
ID=23184841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014720A Pending JPH02271460A (ja) | 1989-02-03 | 1990-01-24 | マルチプロセッサシステム内のシステムユニット間でデータトランザクションを行なうモジュール式クロスバー相互接続ネットワーク |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4968977A (ja) |
| EP (2) | EP0380851B1 (ja) |
| JP (1) | JPH02271460A (ja) |
| AT (2) | ATE161983T1 (ja) |
| AU (1) | AU628524B2 (ja) |
| CA (1) | CA1324835C (ja) |
| DE (2) | DE68929317T2 (ja) |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2567922B2 (ja) * | 1988-08-30 | 1996-12-25 | 株式会社日立製作所 | パス制御方式 |
| US5123011A (en) * | 1989-09-27 | 1992-06-16 | General Electric Company | Modular multistage switch for a parallel computing system |
| WO1991005375A1 (en) * | 1989-09-29 | 1991-04-18 | Syracuse University | Method and apparaus for simulating an interconnection network |
| US5107489A (en) * | 1989-10-30 | 1992-04-21 | Brown Paul J | Switch and its protocol for making dynamic connections |
| US5239654A (en) * | 1989-11-17 | 1993-08-24 | Texas Instruments Incorporated | Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode |
| CA2036688C (en) * | 1990-02-28 | 1995-01-03 | Lee W. Tower | Multiple cluster signal processor |
| US5261059A (en) * | 1990-06-29 | 1993-11-09 | Digital Equipment Corporation | Crossbar interface for data communication network |
| WO1992003792A1 (en) * | 1990-08-10 | 1992-03-05 | Syracuse University | Method and apparatus for routing and partitioning a multistage interconnection network and for determining network passability |
| US5276813A (en) * | 1990-08-31 | 1994-01-04 | International Business Machines Corp. | Acquiring addresses in an input/output system |
| EP0472829A3 (en) * | 1990-08-31 | 1993-01-07 | International Business Machines Corporation | Multicomputer complex and distributed shared data memory |
| US5495474A (en) * | 1991-03-29 | 1996-02-27 | International Business Machines Corp. | Switch-based microchannel planar apparatus |
| JP3187525B2 (ja) * | 1991-05-17 | 2001-07-11 | ヒュンダイ エレクトロニクス アメリカ | バス接続装置 |
| JPH0512117A (ja) * | 1991-07-04 | 1993-01-22 | Toshiba Corp | キヤツシユ一致化方式 |
| US5410300A (en) * | 1991-09-06 | 1995-04-25 | International Business Machines Corporation | Distributed crossbar switch architecture |
| US5237658A (en) * | 1991-10-01 | 1993-08-17 | Tandem Computers Incorporated | Linear and orthogonal expansion of array storage in multiprocessor computing systems |
| US5280586A (en) * | 1991-10-03 | 1994-01-18 | Compaq Computer Corp. | Expandable communication system using data concentration |
| WO1993009502A1 (en) * | 1991-10-30 | 1993-05-13 | I-Cube Design Systems, Inc. | Field programmable logic module |
| US5287461A (en) * | 1991-10-31 | 1994-02-15 | Sun Microsystems, Inc. | Method and apparatus for remotely accessing a plurality of server consoles |
| US5251208A (en) * | 1991-12-19 | 1993-10-05 | At&T Bell Laboratories | Digital signal processor synchronous network |
| JP3479538B2 (ja) * | 1991-12-26 | 2003-12-15 | テキサス インスツルメンツ インコーポレイテツド | 半導体集積回路を製作する方法 |
| WO1993020508A1 (en) * | 1992-04-07 | 1993-10-14 | Digital Equipment Corporation | Entity management system with remote call feature |
| CA2099033A1 (en) * | 1992-09-17 | 1994-03-18 | Howard Thomas Olnowich | Switch-based personal computer interconnection apparatus |
| EP0588030A3 (en) * | 1992-09-17 | 1995-01-25 | Ibm | Master microchannel device for conversion to switch architecture. |
| US5388099A (en) * | 1992-10-22 | 1995-02-07 | Digital Equipment Corporation | Backplane wiring for hub in packet data communications system |
| US5309426A (en) * | 1993-01-26 | 1994-05-03 | International Business Machines Corporation | High performance cascadable simplex switch |
| US5493651A (en) * | 1993-02-16 | 1996-02-20 | International Business Machines Corporation | Method and system for dequeuing connection requests in a simplex switch |
| US5398239A (en) * | 1993-12-08 | 1995-03-14 | The United States Of America As Represented By The Secretary Of The Navy | Crosspoint analog data selector |
| EP0660239A1 (en) * | 1993-12-17 | 1995-06-28 | International Business Machines Corporation | Data transfer between computing elements |
| US5619722A (en) * | 1994-01-18 | 1997-04-08 | Teramar Group, Inc. | Addressable communication port expander |
| DE29519211U1 (de) * | 1995-12-04 | 1996-03-28 | Siemens Ag | Rechner |
| DE19606629A1 (de) * | 1996-02-22 | 1997-08-28 | Siemens Nixdorf Inf Syst | Mehrprozessor-Zentraleinheit |
| US5751710A (en) * | 1996-06-11 | 1998-05-12 | Cisco Technology, Inc. | Technique for connecting cards of a distributed network switch |
| US5940367A (en) * | 1996-11-06 | 1999-08-17 | Pluris, Inc. | Fault-tolerant butterfly switch |
| US6243838B1 (en) | 1997-05-13 | 2001-06-05 | Micron Electronics, Inc. | Method for automatically reporting a system failure in a server |
| US6499073B1 (en) | 1997-05-13 | 2002-12-24 | Micron Electronics, Inc. | System using programmable processor for selectively enabling or disabling power to adapter in response to respective request signals |
| US6173346B1 (en) | 1997-05-13 | 2001-01-09 | Micron Electronics, Inc. | Method for hot swapping a programmable storage adapter using a programmable processor for selectively enabling or disabling power to adapter slot in response to respective request signals |
| US6272648B1 (en) | 1997-05-13 | 2001-08-07 | Micron Electronics, Inc. | System for communicating a software-generated pulse waveform between two servers in a network |
| US6269412B1 (en) | 1997-05-13 | 2001-07-31 | Micron Technology, Inc. | Apparatus for recording information system events |
| US6170028B1 (en) | 1997-05-13 | 2001-01-02 | Micron Electronics, Inc. | Method for hot swapping a programmable network adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
| US6202111B1 (en) | 1997-05-13 | 2001-03-13 | Micron Electronics, Inc. | Method for the hot add of a network adapter on a system including a statically loaded adapter driver |
| US6192434B1 (en) | 1997-05-13 | 2001-02-20 | Micron Electronics, Inc | System for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
| US6253334B1 (en) | 1997-05-13 | 2001-06-26 | Micron Electronics, Inc. | Three bus server architecture with a legacy PCI bus and mirrored I/O PCI buses |
| US6249828B1 (en) | 1997-05-13 | 2001-06-19 | Micron Electronics, Inc. | Method for the hot swap of a mass storage adapter on a system including a statically loaded adapter driver |
| US6304929B1 (en) | 1997-05-13 | 2001-10-16 | Micron Electronics, Inc. | Method for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals |
| US5987554A (en) * | 1997-05-13 | 1999-11-16 | Micron Electronics, Inc. | Method of controlling the transfer of information across an interface between two buses |
| US6179486B1 (en) | 1997-05-13 | 2001-01-30 | Micron Electronics, Inc. | Method for hot add of a mass storage adapter on a system including a dynamically loaded adapter driver |
| US6247080B1 (en) | 1997-05-13 | 2001-06-12 | Micron Electronics, Inc. | Method for the hot add of devices |
| JPH11143847A (ja) * | 1997-11-10 | 1999-05-28 | Fujitsu Ltd | データ処理装置 |
| DE19756591B4 (de) | 1997-12-18 | 2004-03-04 | Sp3D Chip Design Gmbh | Vorrichtung zum hierarchischen Verbinden einer Mehrzahl von Funktionseinheiten in einem Prozessor |
| US6038630A (en) * | 1998-03-24 | 2000-03-14 | International Business Machines Corporation | Shared access control device for integrated system with multiple functional units accessing external structures over multiple data buses |
| US6421746B1 (en) * | 1998-03-26 | 2002-07-16 | Micron Electronics, Inc. | Method of data and interrupt posting for computer devices |
| US6240492B1 (en) * | 1998-05-22 | 2001-05-29 | International Business Machines Corporation | Memory interface for functional unit of integrated system allowing access to dedicated memory and shared memory, and speculative generation of lookahead fetch requests |
| US6378029B1 (en) | 1999-04-21 | 2002-04-23 | Hewlett-Packard Company | Scalable system control unit for distributed shared memory multi-processor systems |
| US6597692B1 (en) | 1999-04-21 | 2003-07-22 | Hewlett-Packard Development, L.P. | Scalable, re-configurable crossbar switch architecture for multi-processor system interconnection networks |
| US6263415B1 (en) | 1999-04-21 | 2001-07-17 | Hewlett-Packard Co | Backup redundant routing system crossbar switch architecture for multi-processor system interconnection networks |
| FR2796447B1 (fr) | 1999-07-13 | 2001-08-17 | Valeo Vision | Projecteur pour vehicule automobile avec un double cache mobile |
| US6760743B1 (en) * | 2000-01-04 | 2004-07-06 | International Business Machines Corporation | Instruction memory system for multi-processor environment and disjoint tasks |
| US7058750B1 (en) * | 2000-05-10 | 2006-06-06 | Intel Corporation | Scalable distributed memory and I/O multiprocessor system |
| US6680939B1 (en) | 2000-09-14 | 2004-01-20 | Nvision, Inc | Expandable router |
| US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
| US7996592B2 (en) * | 2001-05-02 | 2011-08-09 | Nvidia Corporation | Cross bar multipath resource controller system and method |
| US20020172197A1 (en) * | 2001-05-18 | 2002-11-21 | Dale Michele Zampetti | System interconnect with minimal overhead suitable for real-time applications |
| US6556345B1 (en) * | 2001-06-21 | 2003-04-29 | Onetta, Inc. | Optical network equipment with control and data paths |
| US7124410B2 (en) * | 2002-01-09 | 2006-10-17 | International Business Machines Corporation | Distributed allocation of system hardware resources for multiprocessor systems |
| US7158512B1 (en) | 2002-04-01 | 2007-01-02 | P-Cube Ltd. | System and method for scheduling a cross-bar |
| JP4421812B2 (ja) | 2002-07-08 | 2010-02-24 | 日本電気株式会社 | 診断機能を有するコンピュータシステム |
| CN1200533C (zh) * | 2002-07-08 | 2005-05-04 | 华为技术有限公司 | 一种实现系统设备内部模块间的通信方法 |
| US7024510B2 (en) * | 2003-03-17 | 2006-04-04 | Hewlett-Packard Development Company, L.P. | Supporting a host-to-input/output (I/O) bridge |
| US6957415B1 (en) * | 2003-06-04 | 2005-10-18 | Sandia Corporation | Method for self-organizing software |
| US7451219B2 (en) | 2003-11-05 | 2008-11-11 | International Business Machines Corporation | Determining server resources accessible to client nodes using information received at the server via a communications medium |
| KR100812225B1 (ko) * | 2005-12-07 | 2008-03-13 | 한국전자통신연구원 | 멀티프로세서 ＳｏＣ 플랫폼에 적합한 크로스바 스위치구조 |
| US8156273B2 (en) * | 2007-05-10 | 2012-04-10 | Freescale Semiconductor, Inc. | Method and system for controlling transmission and execution of commands in an integrated circuit device |
| US20090063608A1 (en) * | 2007-09-04 | 2009-03-05 | Eric Oliver Mejdrich | Full Vector Width Cross Product Using Recirculation for Area Optimization |
| CN102122259A (zh) * | 2011-03-03 | 2011-07-13 | 浪潮(北京)电子信息产业有限公司 | 一种高端容错计算机原型验证系统及验证方法 |
| CN102129418B (zh) * | 2011-03-07 | 2013-04-17 | 浪潮(北京)电子信息产业有限公司 | 一种高端容错计算机系统及实现方法 |
| US9497519B2 (en) * | 2013-03-18 | 2016-11-15 | Oplink Communications, Inc. | Twin multicast switch |
| KR20140126195A (ko) * | 2013-04-22 | 2014-10-30 | 삼성전자주식회사 | 배치 쓰레드 처리 기반의 프로세서, 그 프로세서를 이용한 배치 쓰레드 처리 방법 및 배치 쓰레드 처리를 위한 코드 생성 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172362A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ltd | プロセツサ間通信方式 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3585309A (en) * | 1968-12-09 | 1971-06-15 | Stromberg Carlson Corp | Crosspoint network path finding system |
| US3916380A (en) * | 1974-11-06 | 1975-10-28 | Nasa | Multi-computer multiple data path hardware exchange system |
| US4038638A (en) * | 1976-06-01 | 1977-07-26 | Bell Telephone Laboratories, Incorporated | Efficient rearrangeable multistage switching networks |
| US4173713A (en) * | 1977-02-07 | 1979-11-06 | International Telephone & Telegraph Corporation | Continuously expandable switching network |
| US4396984A (en) * | 1981-03-06 | 1983-08-02 | International Business Machines Corporation | Peripheral systems employing multipathing, path and access grouping |
| US4417244A (en) * | 1981-09-01 | 1983-11-22 | International Business Machines Corp. | Automatic path rearrangement for blocking switching matrix |
| DE3204900C2 (de) * | 1982-02-12 | 1983-12-15 | Siemens AG, 1000 Berlin und 8000 München | Koppelanordnung |
| US4663706A (en) * | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| US4547880A (en) * | 1983-05-13 | 1985-10-15 | Able Computer | Communication control apparatus for digital devices |
| US4577308A (en) * | 1984-04-06 | 1986-03-18 | At&T Bell Laboratories | Multiplexed interconnection of packet switching node packages |
| US4635250A (en) * | 1984-04-13 | 1987-01-06 | International Business Machines Corporation | Full-duplex one-sided cross-point switch |
| US4695999A (en) * | 1984-06-27 | 1987-09-22 | International Business Machines Corporation | Cross-point switch of multiple autonomous planes |
| US4706150A (en) * | 1984-06-29 | 1987-11-10 | International Business Machines Corporation | Switching protocal for multiple autonomous switching planes |
| US4653085A (en) * | 1984-09-27 | 1987-03-24 | At&T Company | Telephone switching system adjunct call processing arrangement |
| JPH0628361B2 (ja) * | 1984-11-27 | 1994-04-13 | 国際電信電話株式会社 | パケツト交換方式 |
| US4752777A (en) * | 1985-03-18 | 1988-06-21 | International Business Machines Corporation | Delta network of a cross-point switch |
| US5062076A (en) * | 1985-07-12 | 1991-10-29 | Wang Laboratories, Inc. | Cascadable, high-bandwidth, multi-channel image transfer controller |
| US4821034A (en) * | 1987-02-06 | 1989-04-11 | Ancor Communications, Inc. | Digital exchange switch element and network |
| US4845722A (en) * | 1987-10-16 | 1989-07-04 | Digital Equipment Corporation | Computer interconnect coupler employing crossbar switching |
-
1989
- 1989-02-03 US US07/306,336 patent/US4968977A/en not_active Expired - Lifetime
- 1989-08-10 CA CA000607983A patent/CA1324835C/en not_active Expired - Fee Related
- 1989-09-11 DE DE68929317T patent/DE68929317T2/de not_active Expired - Fee Related
- 1989-09-11 AT AT89309193T patent/ATE161983T1/de active
- 1989-09-11 DE DE68928530T patent/DE68928530T2/de not_active Expired - Fee Related
- 1989-09-11 EP EP89309193A patent/EP0380851B1/en not_active Expired - Lifetime
- 1989-09-11 AT AT96203066T patent/ATE203339T1/de not_active IP Right Cessation
- 1989-09-11 EP EP96203066A patent/EP0759594B1/en not_active Expired - Lifetime
-
1990
- 1990-01-24 JP JP2014720A patent/JPH02271460A/ja active Pending
- 1990-04-27 AU AU53933/90A patent/AU628524B2/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172362A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ltd | プロセツサ間通信方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0380851B1 (en) | 1998-01-07 |
| AU5393390A (en) | 1991-12-19 |
| DE68929317T2 (de) | 2002-05-16 |
| CA1324835C (en) | 1993-11-30 |
| EP0759594A3 (en) | 1997-05-14 |
| EP0759594B1 (en) | 2001-07-18 |
| DE68928530T2 (de) | 1998-06-10 |
| EP0380851A2 (en) | 1990-08-08 |
| DE68928530D1 (de) | 1998-02-12 |
| EP0380851A3 (en) | 1990-12-27 |
| DE68929317D1 (de) | 2001-08-23 |
| AU628524B2 (en) | 1992-09-17 |
| ATE203339T1 (de) | 2001-08-15 |
| US4968977A (en) | 1990-11-06 |
| ATE161983T1 (de) | 1998-01-15 |
| EP0759594A2 (en) | 1997-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02271460A (ja) | マルチプロセッサシステム内のシステムユニット間でデータトランザクションを行なうモジュール式クロスバー相互接続ネットワーク | |
| US6282583B1 (en) | Method and apparatus for memory access in a matrix processor computer | |
| US5872987A (en) | Massively parallel computer including auxiliary vector processor | |
| EP0085520B1 (en) | An array processor architecture utilizing modular elemental processors | |
| Swan et al. | The implementation of the Cm* multi-microprocessor | |
| US5418970A (en) | Parallel processing system with processor array with processing elements addressing associated memories using host supplied address value and base register content | |
| JPH02242364A (ja) | マルチプロセッサシステムにおいてシステム制御ユニットを用いて通信要求を仲裁するための方法及び手段 | |
| US5210828A (en) | Multiprocessing system with interprocessor communications facility | |
| JPH05197674A (ja) | マルチプロセッサシステム用アービトレーション装置および同方法 | |
| JPH09172460A (ja) | パケット交換コンピュータ・システムにおける高速転送スレーブ要求の方法および装置 | |
| US4941086A (en) | Program controlled bus arbitration for a distributed array processing system | |
| JPS58501923A (ja) | サブシステムコントロ−ラのためのインタ−フェイス回路 | |
| WO1984000226A1 (en) | Interconnecting plane for modular array processor | |
| JPH11345175A (ja) | 代替パス制御システム及び方法 | |
| TW380226B (en) | Using intelligent bridges with pico-code to improve interrupt response | |
| US6701388B1 (en) | Apparatus and method for the exchange of signal groups between a plurality of components in a digital signal processor having a direct memory access controller | |
| EP1035479A2 (en) | System for processing vector data | |
| JPS58149555A (ja) | 並列処理装置 | |
| EP1193607B1 (en) | Apparatus and method for the exchange of signal groups between a plurality of components in a digital signal processor having a direct memory access controller | |
| IE901533A1 (en) | Modular crossbar interconnection network for data¹transactions between system units in a multi-processor¹system | |
| JP2003196251A (ja) | マルチｃｐｕシステム | |
| JP2760808B2 (ja) | データ処理装置 | |
| Srini et al. | Parallel DSP with memory and I/O processors | |
| JPH05508046A (ja) | 多重プロセッサシステムのための高速割込み機構 | |
| JP3388344B2 (ja) | 相互結合網、相互結合網自己診断システム及び相互結合網自己診断方法 |