JPH11143847A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 安価な構成でもデータ転送能力を向上させ
て、システム全体の性能アップを図れるようにすること
を課題とする。 【解決手段】 ＣＰＵおよび共有メモリを有するモジュ
ール１０，２０，３０，４０を転送方向が単方向となる
ように隣接するモジュール間でバス結合させたシステム
で、隣接するモジュールからのデータと自モジュール内
のＣＰＵや共有メモリからのデータとを自モジュール内
のスイッチにおいてそれぞれの転送先に応じて同時に一
方向で転送制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ処理モジ
ュールの追加によりスケーラブルに性能向上が可能なデ
ータ処理装置に関し、特に、データ処理モジュール内お
よびデータ処理モジュール間のデータ転送効率を極限ま
で向上させたデータ処理装置に関する。

【０００２】近年のデータ処理規模拡大の伴い、高性能
のデータ処理システムの需要が益々増加している。高性
能を得るためにはＣＰＵ性能のアップが必要なのはもち
ろんであるが、ＣＰＵと主記憶、特に異なるデータ処理
モジュール内のある両者間のデータ転送性能向上もシス
テム全体の性能向上に大きく寄与するため、データ転送
能力向上を低コストで行う手段が広く要望されている。

【０００３】

【従来の技術】図２３は従来例によるデータ処理装置を
示すブロック図である。図２３において、６５１，６５
２はそれぞれ共通バスを示し、６１０，６２０，６３
０，６４０はそれぞれ処理モジュール（以下、モジュー
ルと称する）を示している。各モジュール６１０，６２
０，６３０，６４０は、共通バス６５１，６５２にパラ
レル接続され、これら共通バス６５１，６５２を共有し
てデータ処理およびデータ伝送を行う。

【０００４】モジュール６１０は、共通バス６５１に接
続された入出力用コネクタ６１１と共通バス６５２に接
続された入出力用コネクタ６１２とを備え、モジュール
とバックプレーンとを結合する。このモジュール６１０
は、さらに、共通バス６５１および６５２のバス制御を
行う共通バス制御回路６１３，自モジュール内のデータ
処理などを制御するＣＰＵ６１４，および自モジュール
はもちろん他モジュールのＣＰＵからのアクセスを可能
にした共有メモリ６１５を備えている。

【０００５】モジュール６２０は、共通バス６５１に接
続された入出力用コネクタ６２１と共通バス６５２に接
続された入出力用コネクタ６２２とを備え、モジュール
とバックプレーンとを結合する。このモジュール６２０
は、さらに、共通バス６５１および６５２のバス制御を
行う共通バス制御回路６２３，自モジュール内のデータ
処理などを制御するＣＰＵ６２４，および自モジュール
はもちろん他モジュールのＣＰＵからのアクセスを可能
にした共有メモリ６２５を備えている。

【０００６】モジュール６３０は、共通バス６５１に接
続された入出力用コネクタ６３１と共通バス６５２に接
続された入出力用コネクタ６３２とを備え、モジュール
とバックプレーンとを結合する。このモジュール６３０
は、さらに、共通バス６５１および６５２のバス制御を
行う共通バス制御回路６３３，自モジュール内のデータ
処理などを制御するＣＰＵ６３４，および自モジュール
はもちろん他モジュールのＣＰＵからのアクセスを可能
にした共有メモリ６３５を備えている。

【０００７】モジュール６４０は、共通バス６５１に接
続された入出力用コネクタ６４１と共通バス６５２に接
続された入出力用コネクタ６４２とを備え、モジュール
とバックプレーンとを結合する。このモジュール６４０
は、さらに、共通バス６５１および６５２のバス制御を
行う共通バス制御回路６４３，自モジュール内のデータ
処理などを制御するＣＰＵ６４４，および自モジュール
はもちろん他モジュールのＣＰＵからのアクセスを可能
にした共有メモリ６４５を備えている。

【０００８】各モジュール６１０〜６４０は共通バス６
５１または６５２を使用して、他のモジュール内または
自モジュール内ににある共有メモリをアクセスする。共
通バスの使用権については図示しない共通バス調停回路
が行い、一回の転送につきただ一つのモジュールのみが
共通バスを占有できる。

【０００９】つぎに、動作について説明する。図２４お
よび図２５は図２３に示したデータ処理装置のデータ転
送タイミングを説明するタイミングチャートである。こ
こでは、全てのモジュール６１０，６２０，６３０およ
び６４０において、ＣＰＵ６１４，６２４，６３４，６
４４がいずれも他の全ての共有メモリをそれぞれ１回ず
つアクセスするのに必要な時間を見積もった場合の動作
タイミングを図２３および図２４を参照して説明する。

【００１０】図２３および図２４において、Ｐ０〜Ｐ３
はそれぞれＣＰＵ６１４，６２４，６３４，６４４をＰ
のシリアル番号で表したものであり、Ｍ０〜Ｍ３はそれ
ぞれ共有メモリ６１５，６２５，６３６，６４５をＭの
シリアル番号で表したものである。また、τは１サイク
ル（例えば１２ｎｓ）を表し、ＤＣはダミーサイクルを
表す。

【００１１】図２３および図２４において、（１）ＰＯ
→Ｍ１アクセス、（２）Ｐ１→Ｍ２アクセス、（３）Ｐ
２→Ｍ３アクセス、（４）Ｐ３→Ｍ０アクセス、（５）
Ｐ０→Ｍ２アクセス、（６）Ｐ１→Ｍ３アクセス、
（７）Ｐ２→Ｍ０アクセス、（８）Ｐ３→Ｍ１アクセ
ス、（９）Ｐ０→Ｍ３アクセス、（１０）Ｐ１→Ｍ０ア
クセス、（１１）Ｐ２→Ｍ１アクセス、そして、（１
２）Ｐ３→Ｍ２アクセスを全て行う場合には、共通バス
６５１において上記（１），（３），（５），（７），
（１１）のアクセス処理が実施され、共通バス６５２に
おいて上記（２），（４），（６），（８），（１２）
のアクセス処理が実施される。

【００１２】これら全アクセスによる全体のサイクルを
見積もるとつぎのようになる。すなわち、共通バス６５
１および６５２をそれぞれ１６バイトバスとし、１回の
メモリアクセスで６４バイトのデータ転送を行うとした
場合には、共通バス６５１または６５２のどちらかを使
って、４τ（４サイクルの意味）が占有され、１６バイ
ト×４＝６４バイトの転送が実現される。

【００１３】なお、共通バス６５１および６５２はいず
れも双方向の共通バスを構成しているため、バスファイ
ト防止のために転送と転送の間は必ず１τ分の空きサイ
クルを挿入する必要がある。この空きサイクルがダミー
サイクルＤＣである。

【００１４】このことを踏まえて、上記（１）〜（１
２）のアクセス処理に必要なサイクルは、図２３および
図２４のタイムチャートのように、τ１からτ３０まで
の３０τかかる。各共通バス６５１および６５２におい
て、この３０τの間に、ダミーサイクルＤＣは６回挿入
される。従って、このシステム全体のデータ転送能力を
計算すると、１τ＝１２ｎｓとすると、 ６４バイト×１２回／（１２ｎｓ×３０τ）＝２．１Ｇ
Ｂ／ｓ となる。

【００１５】

【発明が解決しようとする課題】ところが、上述したデ
ータ処理装置では、共通バス６５１および６５２がパラ
レルのバス構造となっているため、いずれも全てのモジ
ュールに接続されるとともに、バスの線長全体として
は、それぞれのモジュール内の分岐長を含んでいた。そ
れゆえ、全線長が非常に長くなって信号伝搬時間が遅く
なるため、サイクルの短縮が困難であるのに加えて、共
通バス６５１および６５２が双方向の共通バスであるた
め、方向切替時のバスファイトを防ぐための各転送間に
挿入する１τの空きサイクルを省くことができなかっ
た。

【００１６】したがって、転送に必要最低限のサイクル
数を縮めることは不可能であり、かつ、１サイクルの時
間を縮めることが困難であるという問題があった。その
結果、ＣＰＵの性能アップに従ってメモリアクセス頻度
／転送量は増加するため、ＣＰＵ単体の性能は上がった
がバスネックのため、全体の性能アップが図れなかっ
た。

【００１７】この発明は、上述した従来例による問題を
解消するため、安価な構成でもデータ転送能力を向上で
きるようにして、システム全体の性能アップを図ったデ
ータ処理装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、請求項１の発明に係るデータ処理
装置は、複数のデータ処理モジュールを備え、データ処
理モジュール間を単方向でバス結合したデータ処理装置
であって、前記各データ処理モジュールは、自身を除く
前記複数のデータ処理モジュールのうちでデータ転送元
となるデータ処理モジュールに接続されたバスを接続し
てデータを入力する入力手段と、自身を除く前記複数の
データ処理モジュールのうちでデータ転送先となるデー
タ処理モジュールに接続されたバスを接続してデータを
出力する出力手段と、内部でデータ処理および保持する
ためのデータ処理および保持手段と、データ転送先とし
て前記出力手段および前記データ処理および保持手段を
割り当て、前記入力手段によって入力されるデータと前
記データ処理および保持手段から出力されるデータとを
それぞれの転送先に応じて同時に転送制御する転送制御
手段と、を備えたことを特徴とする。なお、ここでいう
「バス」とは、データ方向が単方向で、上記出力手段と
入力手段を一対一で結合する複数信号線からなる伝送路
まで、その定義に含めるものとする。

【００１９】この請求項１の発明によれば、データ転送
方向が単方向でのモジュール結合においては、入力され
るデータとデータ処理および保持されているデータとを
それぞれの転送先に応じて同時に一方向で転送制御する
ようにしたので、安価な構成でもデータ転送能力が向上
し、これによって、システム全体の性能アップを図るこ
とが可能である。

【００２０】また、請求項２の発明に係るデータ処理装
置は、複数のデータ処理モジュールを備え、データ処理
モジュール間を複数の単方向バスでバス結合したデータ
処理装置であって、前記各データ処理モジュールは、自
身を除く前記複数のデータ処理モジュールのうちで、デ
ータ転送元となる、転送方向の異なるデータ処理モジュ
ールにそれぞれ接続されたバスをそれぞれ接続してデー
タを入力する一対の入力手段と、自身を除く前記複数の
データ処理モジュールのうちで、データ転送先となる、
転送方向の異なるデータ処理モジュールにそれぞれ接続
されたバスをそれぞれ接続してデータを出力する一対の
出力手段と、内部でデータ処理および保持するためのデ
ータ処理および保持手段と、データ転送先として前記一
対の出力手段および前記データ処理および保持手段を割
り当て、前記一対の入力手段によって入力される、転送
方向の異なるデータと、前記データ処理および保持手段
から出力される、転送方向の異なるデータと、をそれぞ
れの転送先に応じて同時に転送制御する転送制御手段
と、を備えたことを特徴とする。

【００２１】この請求項２の発明によれば、データ転送
方向が双方向でのモジュール結合においては、入力され
るデータとデータ処理および保持されているデータとを
それぞれの転送先に応じて同時に双方向で転送制御する
ようにしたので、安価な構成でもデータ転送能力が向上
し、これによって、システム全体の性能アップを図るこ
とが可能である。

【００２２】また、請求項３の発明に係るデータ処理装
置は、請求項１または２の発明において、データにはア
ドレス情報が対応付けられ、前記転送制御手段は、転送
すべきデータに対応付けられたアドレス情報に従って転
送先を判定することを特徴とする。

【００２３】この請求項３の発明によれば、転送すべき
データに対応付けられたアドレス情報に従って転送先を
判定するようにしたので、内部で複雑な処理を施す必要
がなく、転送制御を簡単に実現することが可能である。

【００２４】また、請求項４の発明に係るデータ処理装
置は、請求項３の発明において、前記転送制御手段は、
前記入力手段と前記データ処理および保持手段とから同
時入力される複数のデータを、当該各データに対応付け
られたアドレス情報を判定してから、転送先へスイッチ
ングする構造を有したことを特徴とする。

【００２５】この請求項４の発明によれば、アドレス情
報を用いて、外部から入力されたデータとデータ処理お
よび保持されたデータとを同時に所要の転送先へスイッ
チング制御するようにしたので、データ間の衝突はな
く、転送制御をスムーズに実現することが可能である。

【００２６】また、請求項５の発明に係るデータ処理装
置は、請求項３または４の発明において、前記転送制御
手段は、データ送出に先行して当該データに対応するア
ドレス情報を送出することを特徴とする。

【００２７】この請求項５の発明によれば、データ送出
に先行して当該データに対応するアドレス情報を送出す
るようにしたので、事前にデータのパスを確立すること
が可能である。

【００２８】また、請求項６の発明に係るデータ処理装
置は、請求項１〜５のいずれか一つの発明において、前
記各データ処理モジュールは、自身に隣接するデータ処
理モジュールにバス結合されたことを特徴とする。

【００２９】この請求項６の発明によれば、各データ処
理モジュールにおいて、自身に隣接するデータ処理モジ
ュールにバス結合するようにしたので、データ処理モジ
ュール間を順次転送する際に、各データ処理モジュール
においてデータ転送を同時制御することが可能である。

【００３０】また、請求項７の発明に係るデータ処理装
置は、請求項６の発明において、前記各データ処理モジ
ュールのうちで、２つ以上先のデータ処理モジュールに
バス結合されたデータ処理モジュールが少なくとも一つ
含まれたことを特徴とする。

【００３１】この請求項７の発明によれば、各データ処
理モジュールのうちで、２つ以上先のデータ処理モジュ
ールにバス結合されたデータ処理モジュールを少なくと
も一つ含めるようにしたので、転送先が２つ以上先のデ
ータ処理モジュールであった場合に、間に介在するデー
タ処理モジュールを飛び越してデータを到達させること
ができ、これによって、データ転送時間の短縮化を図る
ことが可能である。

【００３２】また、請求項８の発明に係るデータ処理装
置は、請求項２の発明において、前記複数のデータ処理
モジュールは、直列にバス結合され、各端のデータ処理
モジュールで転送方向を折り返す構造としたことを特徴
とする。

【００３３】この請求項８の発明によれば、複数のデー
タ処理モジュールを、直列にバス結合して、各端のデー
タ処理モジュールで転送方向を折り返すようにしたの
で、モジュール間のバスの線長を必要最小限の長さに保
つことができ、これによって、モジュール間で極端に転
送時間のかかる線路がなくなることから、データ転送時
間を短縮化することが可能である。

【００３４】また、請求項９の発明に係るデータ処理装
置は、請求項２の発明において、前記複数のデータ処理
モジュールは、環状にバス結合されたことを特徴とす
る。

【００３５】この請求項９の発明によれば、複数のデー
タ処理モジュールを環状にバス結合するようにしたの
で、モジュール間のバスの線長を必要最小限の長さに保
つことができることはもちろん、直列にバス結合した場
合とは異なって両端のモジュール間で直接データを転送
することができ、これによって、両端のモジュール間で
の転送時間を大幅に短縮化することが可能である。

【００３６】また、請求項１０の発明に係るデータ処理
装置は、請求項１〜９のいずれか一つの発明において、
前記複数のデータ処理モジュールの中に、前記データ処
理および保持手段を持たないダミーモジュールが含まれ
ることを特徴とする。

【００３７】この請求項１０の発明によれば、複数のデ
ータ処理モジュールの中に、データ処理および保持をし
ないダミーモジュールを含めるようにしたので、転送だ
けを目的とするモジュールを組み込むことができ、これ
によって、小規模なシステムに好適な、全モジュール間
の任意の転送を実現することが可能である。

【００３８】

【発明の実施の形態】以下に添付図面を参照して、この
発明に係るデータ処理装置の好適な実施の形態を詳細に
説明する。

【００３９】（実施の形態１）まず、構成について説明
する。図１はこの発明の実施の形態１によるデータ処理
装置を示すブロック図である。図１において、１０，２
０，３０，４０はそれぞれモジュールを示し、５１，５
２，５３，５４はそれぞれモジュール１０，２０間，モ
ジュール２０，３０間，モジュール３０，４０間，モジ
ュール４０，１０間を接続する単方向バスを示してい
る。ＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３はそれぞれ単方向
バス５１，５２，５３，５４を伝送されるデータを示し
ている。

【００４０】モジュール１０は、単方向バス５４に接続
され、かつデータ入力専用で使用される入力用コネクタ
１１と、単方向バス５１に接続され、かつデータ出力専
用で使用される出力用コネクタ１２とを備える。入力用
コネクタ１１には、単方向バス５４を介してモジュール
４０から送出されたデータＤＴ３が入力される。

【００４１】このモジュール１０は、さらに、単方向バ
ス５４および５１間のバス切替えを制御するスイッチ１
３，自モジュール内のデータ処理などを制御するＣＰＵ
１４，および自モジュールはもちろん他モジュールのＣ
ＰＵからのアクセスを可能にした共有メモリ１５を備え
ている。

【００４２】モジュール２０は、単方向バス５１に接続
され、かつデータ入力専用で使用される入力用コネクタ
２１と、単方向バス５２に接続され、データ出力専用で
使用される出力用コネクタ２２とを備える。入力用コネ
クタ２１には、単方向バス５１を介してモジュール１０
から送出されたデータＤＴ０が入力される。

【００４３】このモジュー２０は、さらに、単方向バス
５１および５２間のバス切替えを制御するスイッチ２
３，自モジュール内のデータ処理などを制御するＣＰＵ
２４，および自モジュールはもちろん他モジュールのＣ
ＰＵからのアクセスを可能にした共有メモリ２５を備え
ている。

【００４４】モジュール３０は、単方向バス５２に接続
され、かつデータ入力専用で使用される入力用コネクタ
３１と、単方向バス５３に接続され、データ出力専用で
使用される出力用コネクタ３２とを備える。入力用コネ
クタ３１には、単方向バス５２を介してモジュール２０
から送出されたデータＤＴ１が入力される。このモジュ
ー３０は、さらに、単方向バス５２および５３間のバス
切替えを制御するスイッチ３３，自モジュール内のデー
タ処理などを制御するＣＰＵ３４，および自モジュール
はもちろん他モジュールのＣＰＵからのアクセスを可能
にした共有メモリ３５を備えている。

【００４５】モジュール４０は、単方向バス５３に接続
され、かつデータ入力専用で使用される入力用コネクタ
４１と、単方向バス５４に接続され、データ出力専用で
使用される出力用コネクタ４２とを備える。入力用コネ
クタ４１には、単方向バス５３を介してモジュール３０
から送出されたデータＤＴ２が入力される。このモジュ
ー４０は、さらに、単方向バス５３および５４間のバス
切替えを制御するスイッチ４３，自モジュール内のデー
タ処理などを制御するＣＰＵ４４，および自モジュール
はもちろん他モジュールのＣＰＵからのアクセスを可能
にした共有メモリ４５を備えている。

【００４６】つぎに、モジュール間の接続構造について
説明する。図２は図１に示したデータ処理装置のモジュ
ール間の接続構造を示す外観図である。図２において、
入力用コネクタ１１，２１，３１，４１には、それぞれ
複数個の入力ピン（図中、白丸部分）が設けられ、出力
用コネクタ１２，２２，３２，４２には、それぞれ複数
個の出力ピン（図中、二重丸部分）が設けられている。

【００４７】上記モジュール１０，２０，３０，４０に
おいて、各出力用コネクタ１２，２２，３２，４２は、
隣接するモジュールの入力用コネクタと、バックプレー
ン（またはマザーボード）上の信号パターンにより接続
される。各モジュール１０，２０，３０，４０は実装可
能なバックプレーンを備えている。そして、バックプレ
ーンに関して、実装スロットの一方の端に実装されるモ
ジュール４０については、出力用コネクタ４２の反対側
の端に実装されるモジュール１０の入力用コネクタ１１
に接続される信号パターンとなっている。

【００４８】続いて、モジュールの具体的な構成につい
て説明する。図３はこの実施の形態１におけるモジュー
ルの代表的な内部構成を示すブロック図である。ここで
は、モジュールの代表としてモジュール１０を挙げる。
このモジュール１０は、図３に示したように、例えば、
入力用コネクタ１０，出力用コネクタ１２，スイッチ１
３，ＣＰＵ１４，共有メモリ１５，スイッチコントロー
ラ１６により構成される。

【００４９】入力用コネクタ１１は、単方向バス５４に
接続され、その単方向バス５４を介して外部のモジュー
ル４０からデータおよびそのアドレス情報ＩＡを入力す
る。この入力用コネクタ１１は、入力されたアドレス情
報ＩＡをスイッチコントローラ１６へ送出し、入力され
たデータをスイッチ１３（後述するマルチプレクサ１３
Ａ，１３Ｂおよび１３Ｃ）へ出力する。上記アドレス情
報ＩＡは、自モジュール１０外部から入力されるデータ
の宛先を表す情報であるとともに、データ送出に先立っ
て送出される情報である。

【００５０】出力用コネクタ１２は、単方向バス５１に
接続され、その単方向バス５１を介してデータおよびそ
のアドレス情報ＯＡを外部のモジュール２０へ出力す
る。この出力用コネクタ１２は、スイッチコントローラ
１６から出力すべきアドレス情報ＯＡを受け取るととも
に、スイッチ１３（後述するマルチプレクサ１３Ａの
み）から出力すべきデータを受け取る。上記アドレス情
報ＯＡは、自モジュール１０外部へ出力するデータの宛
先を表す情報であるとともに、データ送出に先立って送
出される情報である。

【００５１】スイッチ１３は、３つのマルチプレクサ
（図中、ＭＰＸで示す）１３Ａ，１３Ｂ，１３Ｃを備え
ている。マルチプレクサ１３Ａは、セレクト入力ＳＬ
Ａ，ＳＬＢ，ＳＬＣにスイッチコントローラ１６，デー
タ入力Ａに入力用コネクタ１１，データ入力Ｂに共有メ
モリ１５，データ入力ＣにＣＰＵ１４を接続させ、デー
タ出力Ｘに出力用コネクタ１２を接続させている。すな
わち、このマルチプレクサ１３Ａは、スイッチコントロ
ーラ１６のスイッチング制御（セレクト入力ＳＬＡ，Ｓ
ＬＢまたはＳＬＣ）に応じてデータ入力Ａ，ＢまたはＣ
をデータ出力Ｘにスイッチングするパスを形成する。

【００５２】このマルチプレクサ１３Ａにおいて、セレ
クト入力ＳＬＡにはセレクト信号ＩＴＯが入力される。
このセレクト信号ＩＴＯは、スイッチコントローラ１６
から出力される信号であり、入力用コネクタ１１から入
力されたデータを出力用コネクタ１２へ出力するパスを
選択することを示す。また、セレクト入力ＳＬＢにはセ
レクト信号ＭＴＯが入力される。

【００５３】このセレクト信号ＭＴＯは、スイッチコン
トローラ１６から出力される信号であり、共有メモリ１
５から読み出されたデータを出力用コネクタ１２へ出力
するパスを選択することを示す。そして、セレクト入力
ＳＬＣにはセレクト信号ＰＴＯが入力される。このセレ
クト信号ＰＴＯは、スイッチコントローラ１６から出力
される信号であり、ＣＰＵ１４から読み出されたデータ
を出力用コネクタ１２へ出力するパスを選択することを
示す。

【００５４】マルチプレクサ１３Ｂは、セレクト入力Ｓ
ＬＡ，ＳＬＣにスイッチコントローラ１６，データ入力
Ａに入力用コネクタ１１，データ入力ＣにＣＰＵ１４を
接続させ、データ出力Ｘに共有メモリ１５を接続させて
いる。すなわち、このマルチプレクサ１３Ｂは、スイッ
チコントローラ１６のスイッチング制御（セレクト入力
ＳＬＡまたはＳＬＣ）に応じてデータ入力ＡまたはＣを
データ出力Ｘにスイッチングするパスを形成する。

【００５５】このマルチプレクサ１３Ｂにおいて、セレ
クト入力ＳＬＡにはセレクト信号ＩＴＭが入力される。
このセレクト信号ＩＴＭは、スイッチコントローラ１６
から出力される信号であり、入力用コネクタ１１から入
力されたデータを共有メモリ１５へ出力するパスを選択
することを示す。また、セレクト入力ＳＬＣにはセレク
ト信号ＰＴＭが入力される。このセレクト信号ＰＴＭ
は、スイッチコントローラ１６から出力される信号であ
り、ＣＰＵ１４から読み出されたデータを共有メモリ１
５へ出力するパスを選択することを示す。

【００５６】マルチプレクサ１３Ｃは、セレクト入力Ｓ
ＬＡ，ＳＬＢにスイッチコントローラ１６，データ入力
Ａに入力用コネクタ１１，データ入力Ｂに共有メモリ１
５を接続させ、データ出力ＸにＣＰＵ１４を接続させて
いる。すなわち、このマルチプレクサ１３Ｃは、スイッ
チコントローラ１６のスイッチング制御（セレクト入力
ＳＬＡまたはＳＬＢ）に応じてデータ入力ＡまたはＢを
データ出力Ｘにスイッチングするパスを形成する。

【００５７】このマルチプレクサ１３Ｃにおいて、セレ
クト入力ＳＬＡにはセレクト信号ＩＴＰが入力される。
このセレクト信号ＩＴＰは、スイッチコントローラ１６
から出力される信号であり、入力用コネクタ１１から入
力されたデータをＣＰＵ１４へ出力するパスを選択する
ことを示す。また、セレクト入力ＳＬＢにはセレクト信
号ＭＴＰが入力される。このセレクト信号ＭＴＰは、ス
イッチコントローラ１６から出力される信号であり、共
有メモリ１５から読み出されたデータをＣＰＵ１４へ出
力するパスを選択することを示す。

【００５８】ＣＰＵ１４は、スイッチ１３およびスイッ
チコントローラ１６に接続され、スイッチ１３のマルチ
プレクサ１３Ｃからデータを受け取った場合にデータ処
理を行ってその処理結果をスイッチ１３へ出力する。ス
イッチ１３においては、前記処理結果をスイッチコント
ローラ１６の制御でマルチプレクサ１３Ａまたは１３Ｂ
経由で所要の出力先へ送出するスイッチングが実施され
る。

【００５９】また、このＣＰＵ１４は、外部のモジュー
ルへデータを転送する際に、スイッチコントローラ１６
に対して相手先のアドレスを特定するアドレス情報ＰＤ
Ａを送出する。スイッチコントローラ１６においては、
前記アドレス情報ＰＤＡに従って転送すべきデータに先
だってアドレス情報ＯＡを出力用コネクタ１２へ送出す
る制御が実施される。

【００６０】共有メモリ１５は、スイッチ１３およびス
イッチコントローラ１６に接続され、スイッチ１３のマ
ルチプレクサ１３Ｂからデータを受け取った場合にその
データを保持するとともに、転送の際には保持データを
読み出してスイッチコントローラ１６へ送出する。スイ
ッチ１３においては、前記保持データをスイッチコント
ローラ１６の制御でマルチプレクサ１３Ａまたは１３Ｃ
経由で所要の出力先へ送出するスイッチングが実施され
る。

【００６１】また、この共有メモリ１５は、外部のモジ
ュールへデータを転送する際に、スイッチコントローラ
１６に対して相手先アドレスを特定するアドレス情報Ｍ
ＤＮを送出する。スイッチコントローラ１６において
は、前記アドレス情報ＭＤＮに従って転送すべきデータ
に先だってアドレス情報ＯＡを出力用コネクタ１２へ送
出する制御が実施される。

【００６２】スイッチコントローラ１６は、スイッチ１
３のスイッチング制御を行う。このスイッチコントロー
ラ１６は、ＣＰＵ１４および共有メモリ１５に接続さ
れ、ＣＰＵ１４から送られてくるアドレス情報ＰＤＡや
共有メモリ１５から送られてくるアドレス情報ＭＤＮに
従って転送すべきデータに先だってアドレス情報ＯＡを
出力用コネクタ１２へ送出する制御を行う。また、この
スイッチコントローラ１６は、スイッチ１３内の各マル
チプレクサ１３Ａ，１３Ｂ，１３Ｃに対して前述したよ
うにパス選択を指示するセレクト信号を送って入力デー
タのパス切替を制御する。

【００６３】このセレクト信号としては、前述したよう
に、マルチプレクサ１３Ａに対してスイッチング対象に
応じてＩＴＯ，ＭＴＯまたはＰＴＯが送出され、マルチ
プレクサ１３Ｂに対してスイッチング対象に応じてＩＴ
ＭまたはＰＴＭが送出され、マルチプレクサ１３Ｃに対
してスイッチング対象に応じてＩＴＰまたはＭＴＰが送
出される。

【００６４】続いて、上記スイッチコントローラ１６の
スイッチング制御方法について説明する。図４は実施の
形態１によるスイッチング制御を説明する図である。こ
の実施の形態１においても、前述した従来例と同様に、
各モジュールのＣＰＵ，共有メモリに対してそれぞれ
Ｐ，Ｍでシリアル番号を付与する。すなわち、ＣＰＵ１
４，２４，３４，４４にはそれぞれＰ０，Ｐ１，Ｐ２，
Ｐ３を対応させ、共有メモリ１５，２５，３５，４５に
はそれぞれＭ０，Ｍ１，Ｍ２，Ｍ３を対応させる。

【００６５】セレクト信号ＩＴＯ，ＭＴＯ，ＰＴＯ，Ｉ
ＴＭ，ＩＴＰおよびＭＴＰは、いずれも、アドレス情報
ＩＡで表される相手先Ｎｏ．部，アドレス情報ＰＤＡで
表される相手先Ｎｏ．部，アドレス情報ＭＤＮで表され
る相手先Ｎｏ．部が自ＣＰＵ１４のＮｏ．に一致する
か、自共有メモリ１５のＮｏ．に一致するか、それとも
どちらにも一致しないのか等の条件に応じて変化する。

【００６６】具体的には、アドレス情報ＩＡの相手先Ｎ
ｏ．部について、そのＮｏ．がＭ０を指していた場合に
は、セレクト信号ＩＴＯおよびＩＴＰが「０」にセット
され、セレクト信号ＩＴＭが「１」にセットされる。こ
の場合には、データ保持のため、マルチプレクサ１３Ｂ
を介して入力用コネクタ１１から共有メモリ１５へのデ
ータ転送が指示される。

【００６７】また、上記Ｎｏ．がＰ０を指していた場合
には、セレクト信号ＩＴＯおよびＩＴＭが「０」にセッ
トされ、セレクト信号ＩＴＰが「１」にセットされる。
この場合には、データ処理のため、マルチプレクサ１３
Ｃを介して入力用コネクタ１１からＣＰＵ１４へのデー
タ転送が指示される。

【００６８】また、上記Ｎｏ．がＭ０とＰ０とのいずれ
にも該当にない場合には、セレクト信号ＩＴＭおよびＩ
ＴＰが「０」にセットされ、セレクト信号ＩＴＯが
「１」にセットされる。この場合には、入力データを透
過的に転送するため、マルチプレクサ１３Ａを介して入
力用コネクタ１１から出力用コネクタ１２へのデータ転
送が指示される。

【００６９】続いて、アドレス情報ＰＤＡの相手先Ｎ
ｏ．部について、そのＮｏ．がＭ０を指していた場合に
は、セレクト信号ＰＴＯが「０」にセットされ、セレク
ト信号ＰＴＭが「１」にセットされる。この場合には、
データ保持のため、マルチプレクサ１３Ｂを介してＣＰ
Ｕ１４から共有メモリ１５へのデータ転送が指示され
る。

【００７０】また、上記Ｎｏ．がＭ０を指していなかっ
た場合には、セレクト信号ＰＴＭが「０」にセットさ
れ、セレクト信号ＰＴＯが「１」にセットされる。この
場合には、外部モジュールへのデータ送出のため、マル
チプレクサ１３Ｂを介してＣＰＵ１４から出力用コネク
タ１２へのデータ転送が指示される。

【００７１】続いて、アドレス情報ＭＤＮの相手先Ｎ
ｏ．部について、そのＮｏ．がＰ０を指していた場合に
は、セレクト信号ＭＴＯが「０」にセットされ、セレク
ト信号ＭＴＰが「１」にセットされる。この場合には、
データ処理のため、マルチプレクサ１３Ｂを介して共有
メモリ１５からＣＰＵ１４へのデータ転送が指示され
る。

【００７２】また、上記Ｎｏ．がＰ０を指していなかっ
た場合には、セレクト信号ＭＴＰが「０」にセットさ
れ、セレクト信号ＭＴＯが「１」にセットされる。この
場合には、外部モジュールへのデータ送出のため、マル
チプレクサ１３Ｂを介して共有メモリ１５から出力用コ
ネクタ１２へのデータ転送が指示される。

【００７３】続いて、アドレス部およびデータ部のフォ
ーマットについて説明する。図５は実施の形態において
アドレス部のフォーマットを説明する図であり、図６は
実施の形態１においてデータ部のフォーマットを説明す
る図である。

【００７４】アドレス部のフォーマットは、図５（ａ）
〜（ｄ）に示したように、１サイクル当たり１バイト
（８ビット）で構成される。このアドレス部は、図５
（ａ）に示したように、第１サイクルを相手先Ｎｏ．部
で構成し、以降、同図（ｂ）〜（ｄ）に示したように、
第２サイクル〜第４サイクルまでアドレス情報を構成す
る。

【００７５】また、データ部は、全６４バイト構成なの
で、１サイクル当たり１６バイトとして、４サイクルに
分けて転送されることになる。データ部は、アドレス部
よりも常に１サイクル遅れて送出されるため、最初のサ
イクルが第２サイクルとなってアドレス部よりも１サイ
クル分ずれることになる。第２サイクル〜第５サイクル
までは、図６（ａ）〜（ｄ）に示したデータ情報が構成
される。

【００７６】このように、アドレス部に関しては、デー
タ部よりも１サイクル早く送出され、第１サイクル〜第
４サイクルの間で送出され、データ部に関しては、アド
レス部よりも１サイクル遅れて第２サイクルから第５サ
イクルの間で送出が行われる。この１サイクル分の遅延
制御によれば、スイッチコントローラ１６においてデー
タ部のパスを早期に確立することができる。

【００７７】つぎに、動作について説明する。図７およ
び図８はこの実施の形態１における動作のタイミングチ
ャートであり、図９〜図１１はこの実施の形態１におけ
るスイッチングの状態遷移を説明する図である。

【００７８】図７および図８には、τ１（第１サイク
ル）〜τ２９（第２９サイクル）までの各モジュール１
０，２０，３０，４０に入力されるデータＤＴ３，ＤＴ
０，ＤＴ１，ＤＴ２の遷移が示されている。なお、図７
および図８に示した動作パターンは、前述した従来例の
動作パターン（図２４および図２５参照）と同様に平均
的な動きであるが、この実施の形態１では、単方向バス
構造によるデータ転送のため、その動きは４つの単方向
バス５１，５２，５３，５４に亘って同時進行される。

【００７９】ここで、従来との比較のため、図７および
図８の動作タイミングでも、（１）ＰＯ→Ｍ１アクセ
ス、（２）Ｐ１→Ｍ２アクセス、（３）Ｐ２→Ｍ３アク
セス、（４）Ｐ３→Ｍ０アクセス、（５）Ｐ０→Ｍ２ア
クセス、（６）Ｐ１→Ｍ３アクセス、（７）Ｐ２→Ｍ０
アクセス、（８）Ｐ３→Ｍ１アクセス、（９）Ｐ０→Ｍ
３アクセス、（１０）Ｐ１→Ｍ０アクセス、（１１）Ｐ
２→Ｍ１アクセス、そして、（１２）Ｐ３→Ｍ２アクセ
スを全て行う場合を例に挙げている。なお、いずれもア
クセスも４サイクルを要する。

【００８０】データＤＴ０は、モジュール１０の出力用
コネクタ１２からモジュール２０の入力用コネクタ２１
に接続されるバックプレーン上の信号パターンを示して
いる。データＤＴ１は、モジュール２０の出力用コネク
タ２２からモジュール３０の入力用コネクタ３１に接続
されるバックプレーン上の信号パターンを示している。

【００８１】データＤＴ２は、モジュール３０の出力用
コネクタ３２からモジュール４０の入力用コネクタ４１
に接続されるバックプレーン上の信号パターンを示して
いる。そして、データＤＴ３は、モジュール４０の出力
用コネクタ４２からモジュール１０の入力用コネクタ１
１に接続されるバックプレーン上の信号パターンを示し
ている。

【００８２】まず、τ１〜τ４間に、データＤＴ０に
は、（１）ＰＯ→Ｍ１アクセスを行うための信号パター
ンが形成され、データＤＴ１には、（２）Ｐ１→Ｍ２ア
クセスを行うための信号パターンが形成される。また、
同τ１〜τ４間に、データＤＴ２には、（３）Ｐ２→Ｍ
３アクセスを行うための信号パターンが形成され、デー
タＤＴ３には、（４）Ｐ３→Ｍ０アクセスを行うための
信号パターンが形成される。

【００８３】この間に、モジュール１０のＣＰＵ１４か
らモジュール２０の共有メモリ２５へのデータ転送、モ
ジュール２０のＣＰＵ２４からモジュール３０の共有メ
モリ３５へのデータ転送、モジュール３０のＣＰＵ３４
からモジュール４０の共有メモリ４５へのデータ転送、
および、モジュール４０のＣＰＵ４４からモジュール１
０の共有メモリ１５へのデータ転送が実施される。この
ように、この（１）〜（４）の転送段階では一つ隣のモ
ジュールへのデータ転送が行われる（図９（ａ）参
照）。

【００８４】続いて、データＤＴ０には、τ５〜τ８間
に、（５）Ｐ０→Ｍ２アクセスを行うための信号パター
ンが形成され、データＤＴ１には、τ５で１サイクルの
空き時間をとった後、続くτ６〜τ９間に、（５）Ｐ０
→Ｍ２アクセスを行うための信号パターンが形成され
る。これにより、モジュール１０のＣＰＵ１４からモジ
ュール２０を越してモジュール３０の共有メモリ３５へ
のデータ転送が実施される（図９（ｂ）参照）。

【００８５】このデータＤＴ１には、さらに、τ１０〜
τ１３間に、（６）Ｐ１→Ｍ３アクセスを行うための信
号パターンが形成され、それに伴って、データＤＴ２に
は、それに１サイクル遅れてτ１１〜τ１４間に、
（６）Ｐ１→Ｍ３アクセスを行うための信号パターンが
形成される。なお、データＤＴ２において、τ９および
τ１０間に空き時間が発生する。これにより、モジュー
ル２０のＣＰＵ２４からモジュール３０を越してモジュ
ール４０の共有メモリ４５へのデータ転送が実施される
（図９（ｃ）参照）。

【００８６】また、データＤＴ２には、事前のτ５〜τ
８間に、（７）Ｐ２→Ｍ０アクセスを行うための信号パ
ターンが形成され、それに伴って、データＤＴ３には、
それに１サイクル遅れてτ６〜τ９間に、（７）Ｐ２→
Ｍ０アクセスを行うための信号パターンが形成される。
なお、データＤＴ３において、τ５に空き時間が発生す
る。これにより、モジュール３０のＣＰＵ３４からモジ
ュール４０を越してモジュール１０の共有メモリ１５へ
のデータ転送が実施される（図９（ｂ）参照）。

【００８７】そして、データＤＴ３には、続くτ１０〜
τ１３間に、（８）Ｐ３→Ｍ１アクセスを行うための信
号パターンが形成され、それに伴って、データＤＴ０に
は、それに１サイクル遅れてτ１１〜τ１４間に、
（８）Ｐ３→Ｍ１アクセスを行うための信号パターンが
形成される。なお、データＤＴ０において、τ９および
τ１０間に空き時間が発生する。これにより、モジュー
ル４０のＣＰＵ４４からモジュール１０を越してモジュ
ール２０の共有メモリ２５へのデータ転送が実施される
（図９（ｃ）参照）。

【００８８】データＤＴ０には、続くτ１５〜τ１８間
に、（９）Ｐ０→Ｍ３アクセスを行うための信号パター
ンが形成され、それに伴って、データＤＴ１には、それ
に１サイクル遅れ（τ１６〜τ１９間）、データＤＴ２
には、データＤＴ１よりさらに１サイクル遅れて（τ１
７〜τ２０間）、（９）Ｐ０→Ｍ３アクセスを行うため
の信号パターンが形成される。

【００８９】なお、データＤＴ１において、τ１４およ
びτ１５間に空き時間が発生し、データＤＴ２におい
て、τ１５およびτ１６間に空き時間が発生する。これ
により、モジュール１０のＣＰＵ１４から２つのモジュ
ールすなわちモジュール２０および３０を越してモジュ
ール４０の共有メモリ４５へのデータ転送が実施される
（図１０（ａ）参照）。

【００９０】そして、データＤＴ３には、続くτ１８〜
τ２１間に、（１２）Ｐ３→Ｍ２アクセスを行うための
信号パターンが形成され、それに伴って、データＤＴ０
には、それに１サイクル遅れ（τ１９〜τ２２間）、デ
ータＤＴ１には、データＤＴ０よりさらに１サイクル遅
れて（τ２０〜τ２３間）、（１２）Ｐ３→Ｍ２アクセ
スを行うための信号パターンが形成される。

【００９１】なお、データＤＴ３において、τ１４〜τ
１７間に空き時間が発生する。これにより、モジュール
４０のＣＰＵ４４から２つのモジュールすなわちモジュ
ール１０および２０を越してモジュール３０の共有メモ
リ３５へのデータ転送が実施される（図１０（ｂ）参
照）。

【００９２】また、データＤＴ２には、続くτ２１〜τ
２４間に、（１１）Ｐ２→Ｍ１アクセスを行うための信
号パターンが形成され、それに伴って、データＤＴ３に
は、それに１サイクル遅れ（τ２２〜τ２５間）、デー
タＤＴ０には、データＤＴ３よりさらに１サイクル遅れ
て（τ２３〜τ２６間）、（１１）Ｐ２→Ｍ１アクセス
を行うための信号パターンが形成される。

【００９３】これにより、モジュール３０のＣＰＵ３４
から２つのモジュールすなわちモジュール４０および１
０を越してモジュール２０の共有メモリ２５へのデータ
転送が実施される。このとき、データＤＴ０を転送する
単方向バス５１の転送サイクルが終了する（図１０
（ｃ）参照）。

【００９４】また、データＤＴ１には、続くτ２４〜τ
２７間に、（１０）Ｐ１→Ｍ０アクセスを行うための信
号パターンが形成され、それに伴って、データＤＴ２に
は、それに１サイクル遅れ（τ２５〜τ２８間）、デー
タＤＴ３には、データＤＴ２よりさらに１サイクル遅れ
て（τ２６〜τ２９間）、（１０）Ｐ１→Ｍ０アクセス
を行うための信号パターンが形成される。

【００９５】これにより、モジュール２０のＣＰＵ２４
から２つのモジュールすなわちモジュール３０および４
０を越してモジュール１０の共有メモリ１５へのデータ
転送が実施される。このとき、データＤＴ１，ＤＴ２，
ＤＴ３をそれぞれ転送する単方向バス５２，５３，５４
の転送サイクルが１サイクルずつ終了する（図１１参
照）。

【００９６】このように、τ１〜τ４では、（１）〜
（４）の転送が同時に実施され、τ５〜τ９では（５）
および（７）の転送が同時に実施される。さらに、従来
の共通バス構造とは異なり転送方向が常に一方向となる
単方向バスを設けたので、バスファイトの問題がなくな
る。これにより、４τ毎に１τの空きサイクルを設ける
必要がない。なお、モジュールの通過に要する時間を１
τとしている。

【００９７】従来例では、バス幅は１６バイト×２系統
としたときのデータ転送能力が、２．１ＧＢ／ｓであっ
た。この実施の形態１では、その従来例と比較する意味
で、各モジュールの入力用コネクタ１１，２１，３１，
４１および出力用コネクタ１２，２２，３２，４２のデ
ータ幅をそれぞれ１６バイトとする。従って、４τで６
４バイト転送が可能となる。

【００９８】この実施の形態１において、上記（１）〜
（１２）までのアクセスを行った場合、図７および図８
に示したように、全てのデータ転送が終了までに要する
時間は、データＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３がそれ
ぞれ２６τ，２７τ，２８τ，２９τであることから、
平均すると、 （２６τ＋２７τ＋２８τ＋２９τ）／４＝２７．５τ である。

【００９９】そして、この場合のデータ転送能力は、 ６４バイト×１２回／２７．５τ×１２ｎｓ＝２．３３
ＧＢ／ｓ となるため、従来例の２．１ＧＢ／ｓよりも向上する。

【０１００】さらに、モジュール間の接続は、単方向の
１対１接続であり、従来の共通バス６５１，６５２（図
２３参照）のように全モジュールが接続されている場合
に比べてトータル線長も短く、入力負荷容量も小さくて
済む。したがって、モジュール間の転送の遅延時間は著
しく小さくすることができ、例えばバス方式では１τ＝
１２ｎｓであったところを、１０ｎｓ以下に縮めること
が容易に実現できる。

【０１０１】この効果はモジュールが多数接続されるほ
ど顕著に現れるが、この実施の形態１では、効果を少な
く見積もって、１τ＝１０ｎｓにしたすると、前述のデ
ータ転送能力は、 ６４バイト×１２回／２７．５τ×１０ｎｓ＝２．７９
ＧＢ／ｓ となり、従来例より著しく向上する。

【０１０２】つぎに、他の動作例を挙げる。図１２およ
び図１３はこの実施の形態１における他の動作のタイミ
ングチャートである。図１２および図１３のタイミング
チャートは、図７および図８における構成において、別
の順番の転送により、より効率よく転送できることを示
した例である。以下に相違する順番部分についてのも説
明する。

【０１０３】ここでは、図７および図８と比較して、τ
９において、（９）の転送が行える状態にあることか
ら、（９）の転送が先行して実施される。以降同様に、
転送が行える状態になっているものから、先に行うこと
により、全体として、図７および図８の転送例より早く
全ての転送が終了する。すなわち、（９）のアクセスの
後に、（６）と（８）のアクセスを同時に実施する。

【０１０４】以上の動作について、平均を求めると、 （２４τ＋２５τ＋２６τ＋２７τ）／４＝２５．５τ である。従って、この場合のデータ転送能力は、平均す
ると、 ６４バイト×１２回／２５．５τ×１２ｎｓ＝２．５１
ＧＢ／Ｓ である。さらに、１τ＝１０ｎｓとすると、 ６４バイト×１２回／２５．５τ×１０ｎｓ＝３．１２
ＧＢ／Ｓ となり、格段にデータ転送能力のアップが得られる。

【０１０５】以上説明したように、この実施の形態１に
よれば、データ転送方向が単方向でのモジュール結合に
おいては、入力用コネクタを介して外部モジュールから
入力されるデータとＣＰＵや共有メモリからのデータと
をそれぞれの転送先に応じて同時に一方向で転送制御す
るようにしたので、安価な構成でもデータ転送能力が向
上し、これによって、システム全体の性能アップを図る
ことが可能である。

【０１０６】また、スイッチコントローラにおいては、
転送すべきデータに対応付けられたアドレス情報に従っ
て転送先を判定するようにしたので、モジュール内部で
複雑な処理を施す必要がなく、転送制御を簡単に実現す
ることが可能である。

【０１０７】また、アドレス情報を用いて、スイッチ内
において、入力用コネクタを介して外部モジュールから
入力されたデータと内部のＣＰＵや共有メモリからのデ
ータとを同時に所要の転送先へスイッチング制御するよ
うにしたので、データ間の衝突はなく、転送制御をスム
ーズに実現することが可能である。

【０１０８】また、データ送出に先行して当該データに
対応するアドレス情報を送出するようにしたので、事前
にデータのパスを確立することが可能である。さらに、
自身に隣接するモジュールにバス結合するようにしたの
で、データ処理モジュール間を順次転送する際に、バス
ファイトを発生させることなく各データ処理モジュール
においてデータ転送を同時制御することが可能である。

【０１０９】（実施の形態２）前述した実施の形態１で
は、モジュール４０の出力用コネクタ４２とモジュール
１０の入力用コネクタ１１とを接続する単方向バス５４
の線長が、他モジュール間の接続パターン線長に比べて
長くなる。このため、１τのサイクル時間は出力用コネ
クタ４２と入力用コネクタ１１間の遅延時間で決まる。

【０１１０】すなわち、この単方向バス５４による伝送
路がクリティカルパスとなる。そこで、以下に説明する
実施の形態２のように、極端な線長の差異をなくすた
め、最長の線長をとるバスの線長を他のバスへ分散さ
せ、モジュール間の接続パターンが長くならないように
してもよい。

【０１１１】まず、構成について説明する。図１４はこ
の発明の実施の形態２によるデータ処理装置を示すブロ
ック図である。図１４において、１１０，１２０，１３
０，１４０はそれぞれモジュールを示し、１５１，１５
２，１５３，１５４はそれぞれモジュール１１０，１２
０間，モジュール１１０，１３０間，モジュール１２
０，１４０間，モジュール１３０，１４０間を接続する
単方向バスを示している。

【０１１２】モジュール１１０は、単方向バス１５１に
接続され、かつデータ入力専用で使用される入力用コネ
クタ１１１と、単方向バス１５２に接続され、かつデー
タ出力専用で使用される出力用コネクタ１１２とを備え
る。入力用コネクタ１１１には、単方向バス１５１を介
してモジュール１２０から送出されたデータが入力され
る。

【０１１３】このモジュール１１０は、さらに、単方向
バス１５１および１５２間のバス切替えを制御するスイ
ッチ１１３，自モジュール内のデータ処理などを制御す
るＣＰＵ１１４，および自モジュールはもちろん他モジ
ュールのＣＰＵからのアクセスを可能にした共有メモリ
１１５を備えている。なお、その他に、図示せぬが、前
述した実施の形態１と同様に、同機能を持つスイッチコ
ントローラが設けられている。

【０１１４】モジュール１２０は、単方向バス１５３に
接続され、かつデータ入力専用で使用される入力用コネ
クタ１２１と、単方向バス１５１に接続され、データ出
力専用で使用される出力用コネクタ１２２とを備える。
入力用コネクタ１２１には、単方向バス１５３を介して
モジュール１４０から送出されたデータが入力される。

【０１１５】このモジュール１２０は、さらに、単方向
バス１５１および１５３間のバス切替えを制御するスイ
ッチ１２３，自モジュール内のデータ処理などを制御す
るＣＰＵ１２４，および自モジュールはもちろん他モジ
ュールのＣＰＵからのアクセスを可能にした共有メモリ
１２５を備えている。なお、その他に、図示せぬが、前
述した実施の形態１と同様に、同機能を持つスイッチコ
ントローラが設けられている。

【０１１６】モジュール１３０は、単方向バス１５２に
接続され、かつデータ入力専用で使用される入力用コネ
クタ１３１と、単方向バス１５４に接続され、データ出
力専用で使用される出力用コネクタ１３２とを備える。
入力用コネクタ１３１には、単方向バス１５２を介して
モジュール１１０から送出されたデータが入力される。

【０１１７】このモジュール１３０は、さらに、単方向
バス１５２および１５４間のバス切替えを制御するスイ
ッチ１３３，自モジュール内のデータ処理などを制御す
るＣＰＵ１３４，および自モジュールはもちろん他モジ
ュールのＣＰＵからのアクセスを可能にした共有メモリ
１３５を備えている。なお、その他に、図示せぬが、前
述した実施の形態１と同様に、同機能を持つスイッチコ
ントローラが設けられている。

【０１１８】モジュール１４０は、単方向バス１５４に
接続され、かつデータ入力専用で使用される入力用コネ
クタ１４１と、単方向バス１５３に接続され、データ出
力専用で使用される出力用コネクタ１４２とを備える。
入力用コネクタ１４１には、単方向バス１５４を介して
モジュール１３０から送出されたデータが入力される。

【０１１９】このモジュール１４０は、さらに、単方向
バス１５３および１５４間のバス切替えを制御するスイ
ッチ１４３，自モジュール内のデータ処理などを制御す
るＣＰＵ１４４，および自モジュールはもちろん他モジ
ュールのＣＰＵからのアクセスを可能にした共有メモリ
１４５を備えている。なお、その他に、図示せぬが、前
述した実施の形態１と同様に、同機能を持つスイッチコ
ントローラが設けられている。

【０１２０】前述した実施の形態１によるデータ処理装
置との動作上の違いは、単方向バスの接続関係の違いか
ら生まれるデータ転送の制御にある。なお、スイッチン
グ制御に関しては、アドレス情報に従ってスイッチコン
トローラが行うため、実施の形態１と同様である。

【０１２１】そこで、前述した実施の形態１と比較する
と、転送方向で、隣接するモジュールへのデータ転送で
は、前述した実施の形態１で１τかかるところを、この
実施の形態２では、Ｐ０→Ｍ１が３τ、Ｐ１→Ｍ２が２
τ、Ｐ２→Ｍ３が１τ、Ｐ３→Ｍ０が２τの時間が必要
である。したがって、この隣へのデータ転送では、前述
した実施の形態１が１τ平均なので、４τ分長い時間を
要することになる。

【０１２２】また、転送方向で、２つ先のモジュールへ
のデータ転送では、前述した実施の形態１で２τかかる
ところを、この実施の形態２では、Ｐ０→Ｍ２が１τ、
Ｐ１→Ｍ３が３τ、Ｐ２→Ｍ０が３τ、Ｐ３→Ｍ１が１
τの時間が必要である。したがって、この２つ先へのデ
ータ転送では、前述した実施の形態１が２τ平均なの
で、同じ時間を要する。

【０１２３】また、転送方向で、３つ先のモジュールへ
のデータ転送では、前述した実施の形態１で３τかかる
ところを、この実施の形態２では、Ｐ０→Ｍ３が２τ、
Ｐ１→Ｍ０が１τ、Ｐ２→Ｍ１が２τ、Ｐ３→Ｍ２が３
τの時間が必要である。したがって、この３つ先へのデ
ータ転送では、前述した実施の形態１が３τ平均なの
で、４τ分短い時間を要することになる。

【０１２４】したがって、この実施の形態２でも、前述
した実施の形態１と同様に、実際のデータ転送にかかる
時間はトータルで２４τとなり、従来よりも短縮するこ
とが可能である。さらに言及すれば、この実施の形態２
では、モジュール間の線長を分散することで、前述した
実施の形態１のような極端な線長の差異がなくなり、モ
ジュール間の遅延を必要最小限に抑えることが可能であ
る。

【０１２５】なお、この実施の形態２においても、全て
のモジュールの出力用コネクタは、常に各々他のモジュ
ールの入力用コネクタとバックプレーンのパターン上で
１対１に接続されている。

【０１２６】以上説明したように、この実施の形態２に
よれば、前述した実施の形態１による効果が得られるこ
とはもちろん、さらに、各モジュール間の線長を分散す
ることで、前述した実施の形態１のような極端な線長の
差異はなくなり、モジュール間の遅延を最小限に抑える
ことが可能である。これによって、データ転送時間の短
縮化を図ることが可能である。

【０１２７】（実施の形態３）さて、前述した実施の形
態１では、モジュール間接続により転送が実現されてい
るため、全てのモジュールが実装されていないと、全モ
ジュール間の任意の転送が実現できない構成である。そ
こで、全てのモジュールを必要としない小規模システム
に適用させるため、以下に説明する実施の形態３のよう
に、少数のモジュール構成で動作させるデータ処理装置
を実現してもよい。

【０１２８】上述した小規模システムでは、少なくとも
正常な動作を実現する上で、簡易な構成のモジュールを
配置する必要がある。そのモジュールを以下にダミーモ
ジュールと称する。このダミーモジュールは、図３に示
したモジュール構成をすべて備えている必要はなく、少
なくともデータを透過的に転送できる機能をもてば十分
である。すなわち、この発明のデータ転送を実現する、
図３のモジュール構成をもつモジュールと、そのデータ
転送を実現する上で必要最小限のダミーモジュールとを
配置することで、低コストで済む小規模システムが構築
される。

【０１２９】そこで、以下にダミーモジュールについて
説明する。なお、正規のモジュールについては前述した
実施の形態１に従うものとしてその説明を省略する。図
１５はこの発明の実施の形態３によるデータ処理装置に
適用されるダミーモジュールを示すブロック図であり、
同図において、２００はダミーモジュールを示す。

【０１３０】ダミーモジュール２００は、図１５に示し
たように、本来スペースＳＰ１，ＳＰ２にそれぞれ搭載
されるＣＰＵ，共有メモリを省略した構成である。した
がって、ダミーモジュール２００は、例えば、外部モジ
ュールの出力用コネクタを接続させた単方向バス２０４
に接続される入力用コネクタ２０１，外部モジュールの
入力用コネクタを接続させた単方向バス２０５に接続さ
れる出力用コネクタ２０２およびスイッチ２０３により
構成される。なお、その他に、図示せぬが、前述した実
施の形態１と同様に、同機能を持つスイッチコントロー
ラが設けられている。

【０１３１】ここで、ダミーモジュール２００の動作に
ついてであるが、スイッチ２０３において、入出力でＣ
ＰＵや共有メモリへのスイッチング制御が不要となるこ
とから、アドレス情報に応じて単純に入力用コネクタ２
０１から出力用コネクタ２０２へのスイッチング制御が
行われるだけとなる。なお、スイッチング制御に関して
は、アドレス情報に従ってスイッチコントローラが行う
ため、実施の形態１と同様である。

【０１３２】以上説明したように、この実施の形態３に
よれば、複数のモジュールの中に、ＣＰＵおよび共有メ
モリをもたないダミーモジュールを含めるようにしたの
で、転送だけを目的とするモジュールを組み込むことが
できる。これによって、小規模なシステムに好適な、全
モジュール間の任意の転送を実現することが可能であ
る。なお、ダミーモジュールにおいては、ＣＰＵと共有
メモリとのいずれか一方をもたない構成としても同様の
効果を得ることができる。

【０１３３】（実施の形態４）さて、前述した実施の形
態１〜３では、各モジュールが入力用コネクタと出力用
コネクタとをそれぞれ１台ずつ搭載しているため、デー
タ転送の方向が一方向に決められていたが、以下に説明
する実施の形態４のように、通常の転送方向とは逆方向
への転送もできるようにしてデータ転送時間の短縮化を
図ってもよい。

【０１３４】まず、構成について説明する。図１６およ
び図１７はこの発明の実施の形態４によるデータ処理装
置を示すブロック図である。図１６および図１７におい
て、３１０，３２０，３３０，３４０はそれぞれモジュ
ールを示し、３５１，３５２はそれぞれモジュール３１
０，３２０間，３５３，３５４はそれぞれモジュール３
２０，３３０間，３５５，３５６はそれぞれモジュール
３３０，３４０間を接続する単方向バスを示している。

【０１３５】モジュール３１０は、単方向バス３５１に
接続され、かつデータ入力専用で使用される第１入力用
コネクタ３１１と、単方向バス３５２に接続され、かつ
データ出力専用で使用される第１出力用コネクタ３１２
とを備える。第１入力用コネクタ３１１には、単方向バ
ス３５１を介して隣接するモジュール３２０から送出さ
れたデータが入力される。

【０１３６】このモジュール３１０は、さらに、単方向
バス３５１および３５２間のバス切替えを制御するスイ
ッチ３１３，自モジュール内のデータ処理などを制御す
るＣＰＵ３１４，および自モジュールはもちろん他モジ
ュールのＣＰＵからのアクセスを可能にした共有メモリ
３１５を備えている。

【０１３７】モジュール３２０は、単方向バス３５２に
接続され、かつデータ入力専用で使用される第１入力用
コネクタ３２１、単方向バス３５１に接続され、データ
出力専用で使用される第１出力用コネクタ３２２、単方
向バス３５３に接続され、かつデータ入力専用で使用さ
れる第２入力用コネクタ３２３、単方向バス３５４に接
続され、データ出力専用で使用される第２出力用コネク
タ３２４を備える。第１入力用コネクタ３２１には、単
方向バス３５２を介してモジュール３１０から送出され
たデータが入力され、第２入力用コネクタ３２３には、
単方向バス３５３を介してモジュール３３０から送出さ
れたデータが入力される。

【０１３８】このモジュール３２０は、さらに、単方向
バス３５１〜３５４間のバス切替えを制御するスイッチ
３２５，自モジュール内のデータ処理などを制御するＣ
ＰＵ３２６，および自モジュールはもちろん他モジュー
ルのＣＰＵからのアクセスを可能にした共有メモリ３２
７を備えている。

【０１３９】モジュール３３０は、単方向バス３５４に
接続され、かつデータ入力専用で使用される第１入力用
コネクタ３３１、単方向バス３５３に接続され、データ
出力専用で使用される第１出力用コネクタ３３２、単方
向バス３５５に接続され、かつデータ入力専用で使用さ
れる第２入力用コネクタ３３３、単方向バス３５６に接
続され、データ出力専用で使用される第２出力用コネク
タ３３４を備える。

【０１４０】第１入力用コネクタ３３１には、単方向バ
ス３５４を介してモジュール３２０から送出されたデー
タが入力され、第２入力用コネクタ３３３には、単方向
バス３５５を介してモジュール３４０から送出されたデ
ータが入力される。

【０１４１】このモジュール３３０は、さらに、単方向
バス３５３〜３５６間のバス切替えを制御するスイッチ
３３５，自モジュール内のデータ処理などを制御するＣ
ＰＵ３３６，および自モジュールはもちろん他モジュー
ルのＣＰＵからのアクセスを可能にした共有メモリ３３
７を備えている。

【０１４２】モジュール３４０は、単方向バス３５６に
接続され、かつデータ入力専用で使用される第１入力用
コネクタ３４１と、単方向バス３５５に接続され、かつ
データ出力専用で使用される第１出力用コネクタ３４２
とを備える。第１入力用コネクタ３４１には、単方向バ
ス３５６を介して隣接するモジュール３３０から送出さ
れたデータが入力される。

【０１４３】このモジュール３４０は、さらに、単方向
バス３５５および３５６間のバス切替えを制御するスイ
ッチ３４３，自モジュール内のデータ処理などを制御す
るＣＰＵ３４４，および自モジュールはもちろん他モジ
ュールのＣＰＵからのアクセスを可能にした共有メモリ
３４５を備えている。

【０１４４】以上の構成から、例えば前述した実施の形
態１との違いは、４つのモジュール３１０，３２０，３
３０，３４０のうちの間の２モジュール３２０，３３０
が、いずれも双方向にデータ転送を可能にした構成にあ
る。すなわち、モジュール３２０においては、データ入
力に関して、モジュール３１０からの入力データを第１
入力用コネクタ３２１で受け取り、一方、モジュール３
３０からの入力データを第２入力用コネクタ３２３で受
け取る。

【０１４５】また、データ出力に関しては、モジュール
３１０への出力データを第１出力用コネクタ３２２から
送出し、一方、モジュール３３０への出力データを第２
出力用コネクタ３２４から送出する。

【０１４６】同様に、モジュール３３０においては、デ
ータ入力に関して、モジュール３２０からの入力データ
を第１入力用コネクタ３３１で受け取り、一方、モジュ
ール３４０からの入力データを第２入力用コネクタ３３
３で受け取る。また、データ出力に関しては、モジュー
ル３２０への出力データを第１出力用コネクタ３３２か
ら送出し、一方、モジュール３４０への出力データを第
２出力用コネクタ３３４から送出する。

【０１４７】このように、モジュール３２０および３３
０では、データ転送の方向性による規制がないため、隣
接するモジュールに対してはどちらの向きであっても１
サイクル（１τ）で転送データを届けることができ、２
つ先のモジュールに対しては２サイクル（２τ）で転送
データを届けることができる。

【０１４８】また、両端のモジュール３１０および３４
０においては、間の２モジュール３２０および３３０が
いずれも双方向に転送できる機能を有していることか
ら、転送元モジュールとなった場合には、その転送方向
に介在するモジュールの数だけのサイクル時間をとれば
よい。なお、スイッチング制御に関しては、アドレス情
報に従ってスイッチコントローラが行うため、実施の形
態１と同様である。

【０１４９】以上説明したように、この実施の形態４に
よれば、前述した実施の形態１による効果が得られるこ
とはもちろん、データ転送方向が双方向でのモジュール
結合においては、外部モジュールから入力されるデータ
と内部のＣＰＵや共有メモリからのデータとをそれぞれ
の転送先に応じて同時に双方向で転送制御するようにし
たので、安価な構成でも、実施の形態１のように単方向
でのデータ転送に比べて格段にデータ転送能力が向上す
る。これによって、システム全体のさらなる性能アップ
を図ることが可能である。

【０１５０】また、複数のモジュールを、直列にバス結
合して、各端のモジュールで転送方向を折り返すように
したので、モジュール間のバスの線長を必要最小限の長
さに保つことができる。これによって、モジュール間で
極端に転送時間のかかる線路がなくなることから、デー
タ転送時間を短縮化することが可能である。

【０１５１】（実施の形態５）さて、前述した実施の形
態４では、直列接続されたモジュールの両端のモジュー
ルを除いて両端のモジュール間に介在するモジュールに
転送の双方向性を与えていたが、以下に説明する実施の
形態５のように、物理的に離れたモジュール同士すなわ
ち両端のモジュール間の転送時間を短縮するように両端
のモジュール間にも単方向バスを接続させてもよい。

【０１５２】この実施の形態５については、前述した実
施の形態４の構成を用いることで実現することが可能で
ある。したがって、以下に相違部分についてのみ説明す
る。図１８および図１９はこの発明の実施の形態５によ
るデータ処理装置を示すブロック図である。図１８およ
び図１９において、各モジュール３１０，３２０，３３
０，３４０の内部構成は、前述した実施の形態４の構成
と同一である。

【０１５３】ただし、両端のモジュール３１０と３４０
間には、ダイレクトに新たな単方向バスが設けられる。
このため、モジュール３１０には、もう一組の第２入力
用コネクタ３１６と第２出力用コネクタ３１７とが設け
られる。また、モジュール３４０にも、もう一組の第２
入力用コネクタ３４６と第２出力用コネクタ３４７とが
設けられる。

【０１５４】モジュール３１０の第２入力用コネクタ３
１６とモジュール３４０の第２出力用コネクタ３４７と
は、単方向バス４５１によって接続される。これによ
り、モジュール３４０からモジュール３１０へのダイレ
クトなデータ転送が可能となり、そのサイクル時間は１
τで済む。

【０１５５】そして、モジュール３１０と３４０間でも
双方向にデータ転送を実現できるように、もう１本の単
方向バスが接続される。すなわち、モジュール３１０の
第２出力用コネクタ３１７とモジュール３４０の第２入
力用コネクタ３４６とは、単方向バス４５２によって接
続される。

【０１５６】このように、両端のモジュール３１０と３
４０間にも、双方向転送を実現する単方向バス４５１，
４５２を設けたことで、両端のモジュール３１０と３４
０間のデータ転送時間を実施の形態４による３τから１
τまで大幅に短縮することができる。その結果、実施の
形態４の利点を兼ね備えた効率のよい転送を実現するこ
とが可能である。なお、スイッチング制御に関しては、
アドレス情報に従ってスイッチコントローラが行うた
め、実施の形態１と同様である。

【０１５７】以上説明したように、この実施の形態５に
よれば、複数のモジュールを環状にバス結合するように
したので、モジュール間のバスの線長を必要最小限の長
さに保つことができることはもちろん、直列にバス結合
した場合とは異なって両端のモジュール間で直接データ
を転送することができる。これによって、両端のモジュ
ール間での転送時間を大幅に短縮化することが可能であ
る。

【０１５８】（実施の形態６）さて、前述した実施の形
態５では、両端のモジュール３１０と３４０間の線長が
他のモジュール間の線長よりも極端に長くなる設定とな
っているが、以下に説明する実施の形態６のように、極
端な線長の差異をなくすため、最長の線長をとるバスの
線長を他のバスへ分散させ、モジュール間の接続パター
ンが長くならないようにしてもよい。

【０１５９】この実施の形態６については、前述した実
施の形態５の構成を用いることで実現することが可能で
ある。したがって、以下に相違部分についてのみ説明す
る。図２０および図２１はこの発明の実施の形態６によ
るデータ処理装置を示すブロック図である。図２０およ
び図２１において、各モジュール３１０，３２０，３３
０，３４０の内部構成は、前述した実施の形態４および
５の構成と同一である。

【０１６０】ただし、ここでは、バス接続の関係が線長
の短縮化を果たすように設定される。すなわち、モジュ
ール３１０の第２入力用コネクタ３１６とモジュール３
２０の第２出力用コネクタ３２４とが単方向バス５５１
によって接続され、モジュール３１０の第２出力用コネ
クタ３１７とモジュール３２０の第２入力用コネクタ３
２３とが単方向バス５５２によって接続される。

【０１６１】また、モジュール３１０の第１入力用コネ
クタ３１１とモジュール３３０の第１出力用コネクタ３
３２とが単方向バス５５３によって接続され、モジュー
ル３１０の第１出力用コネクタ３１２とモジュール３３
０の第１入力用コネクタ３３１とが単方向バス５５４に
よって接続される。

【０１６２】また、モジュール３２０の第１入力用コネ
クタ３２１とモジュール３４０の第２出力用コネクタ３
４７とが単方向バス５５５によって接続され、モジュー
ル３２０の第１出力用コネクタ３２２とモジュール３４
０の第２入力用コネクタ３４６とが単方向バス５５６に
よって接続される。

【０１６３】また、モジュール３３０の第２入力用コネ
クタ３３３とモジュール３４０の第１出力用コネクタ３
４２とが単方向バス５５７によって接続され、モジュー
ル３３０の第２出力用コネクタ３３４とモジュール３４
０の第１入力用コネクタ３４１とが単方向バス５５８に
よって接続される。

【０１６４】前述した実施の形態５によるデータ処理装
置との動作上の違いは、単方向バスの接続関係の違いか
ら生まれるデータ転送の制御にあり、これによって、極
端に長い線長を持つ単方向バスを排除した接続によるデ
ータ転送時間の短縮化が図れる。

【０１６５】この実施の形態６と５の関係は、双方向転
送という部分の動作を除けば、線長の分散化による転送
時間の短縮化という点で、前述した実施の形態２と１と
の関係と同様である。なお、スイッチング制御に関して
は、アドレス情報に従ってスイッチコントローラが行う
ため、実施の形態１と同様である。

【０１６６】以上説明したように、この実施の形態６に
よれば、各モジュールのうちで、２つ以上先のモジュー
ルにバス結合されたモジュールを少なくとも一つ含める
ようにしたので、転送先が２つ以上先のモジュールであ
った場合に、間に介在するデータ処理モジュールを飛び
越してデータを到達させることができる。これによっ
て、データ転送時間の短縮化を図ることが可能である。

【０１６７】（実施の形態７）さて、前述した実施の形
態４〜６では、モジュール間接続により転送が実現され
ているため、全てのモジュールが実装されていないと、
全モジュール間の任意の転送が実現できない構成であ
る。そこで、全てのモジュールを必要としない小規模シ
ステムに適用させるため、以下に説明する実施の形態７
のように、少数のモジュール構成で動作させるデータ処
理装置を実現してもよい。

【０１６８】上述した小規模システムでは、少なくとも
正常な動作を実現する上で、簡易な構成のモジュールを
配置する必要がある。そのモジュールを以下にダミーモ
ジュールと称する。このダミーモジュールは、図３に示
したモジュール構成をすべて備えている必要はなく、少
なくともデータを透過的に転送できる機能をもてば十分
である。すなわち、この発明のデータ転送を実現する、
図３のモジュール構成をもつモジュールと、そのデータ
転送を実現する上で必要最小限のダミーモジュールとを
配置することで、低コストで済む小規模システムが構築
される。

【０１６９】そこで、以下にダミーモジュールについて
説明する。なお、正規のモジュールについては前述した
実施の形態４〜６に従うものとしてその説明を省略す
る。図２２はこの発明の実施の形態７によるデータ処理
装置に適用されるダミーモジュールを示すブロック図で
あり、同図において、６００はダミーモジュールを示
す。

【０１７０】ダミーモジュール６００は、図２２に示し
たように、本来スペースＳＰ３，ＳＰ４にそれぞれ搭載
されるＣＰＵ，共有メモリを省略した構成である。した
がって、ダミーモジュール６００は、例えば、外部モジ
ュールの出力用コネクタを接続させた単方向バス６０６
に接続される第１入力用コネクタ６０１，外部モジュー
ルの出力用コネクタを接続させた単方向バス６０８に接
続される第２入力用コネクタ６０３，外部モジュールの
入力用コネクタを接続させた単方向バス６０７に接続さ
れる第１出力用コネクタ６０２，外部モジュールの入力
用コネクタを接続させた単方向バス６０９に接続される
第２出力用コネクタ６０４およびスイッチ６０５により
構成される。なお、その他に、図示せぬが、前述した実
施の形態１と同様に、同機能を持つスイッチコントロー
ラが設けられている。

【０１７１】ここで、ダミーモジュール６００の動作に
ついてであるが、スイッチ６０５において、入出力でＣ
ＰＵや共有メモリへのスイッチング制御が不要となるこ
とから、アドレス情報に応じて単純に第１入力用コネク
タ６０１や第２入力用コネクタ６０３から第１出力用コ
ネクタ６０２や第２出力用コネクタ６０９へのスイッチ
ング制御が行われるだけとなる。なお、スイッチング制
御に関しては、アドレス情報に従ってスイッチコントロ
ーラが行うため、実施の形態１と同様である。

【０１７２】以上説明したように、この実施の形態７に
よれば、複数のモジュールの中に、ＣＰＵおよび共有メ
モリをもたないダミーモジュールを含めるようにしたの
で、転送だけを目的とするモジュールを組み込むことが
できる。これによって、小規模なシステムに好適な、全
モジュール間の任意の転送を実現することが可能であ
る。なお、ダミーモジュールにおいて、ＣＰＵと共有メ
モリのいずれか一方を持たない構成にしても、同様の効
果を得ることができる。

【０１７３】以上、この発明を前述の実施の形態により
説明したが、この発明の主旨の範囲内で種々の変形が可
能であり、これらをこの発明の範囲から排除するもので
はない。

【０１７４】

【発明の効果】以上説明したように、請求項１の発明に
よれば、データ転送方向が単方向でのモジュール結合に
おいては、入力されるデータとデータ処理および保持さ
れているデータとをそれぞれの転送先に応じて同時に一
方向で転送制御するようにしたので、安価な構成でもデ
ータ転送能力が向上し、これによって、システム全体の
性能アップを図ることが可能なデータ処理装置が得られ
るという効果を奏する。

【０１７５】また、請求項２の発明によれば、データ転
送方向が双方向でのモジュール結合においては、入力さ
れるデータとデータ処理および保持されているデータと
をそれぞれの転送先に応じて同時に双方向で転送制御す
るようにしたので、安価な構成でもデータ転送能力が向
上し、これによって、システム全体の性能アップを図る
ことが可能なデータ処理装置が得られるという効果を奏
する。

【０１７６】また、請求項３の発明によれば、請求項１
または２の発明において、転送すべきデータに対応付け
られたアドレス情報に従って転送先を判定するようにし
たので、内部で複雑な処理を施す必要がなく、転送制御
を簡単に実現することが可能なデータ処理装置が得られ
るという効果を奏する。

【０１７７】また、請求項４の発明によれば、請求項３
の発明において、アドレス情報を用いて、外部から入力
されたデータとデータ処理および保持されたデータとを
同時に所要の転送先へスイッチング制御するようにした
ので、データ間の衝突はなく、転送制御をスムーズに実
現することが可能なデータ処理装置が得られるという効
果を奏する。

【０１７８】また、請求項５の発明によれば、請求項３
または４の発明において、データ送出に先行して当該デ
ータに対応するアドレス情報を送出するようにしたの
で、事前にデータのパスを確率することが可能なデータ
処理装置が得られるという効果を奏する。

【０１７９】また、請求項６の発明によれば、請求項１
〜５のいずれか一つの発明において、各データ処理モジ
ュールにおいて、自身に隣接するデータ処理モジュール
にバス結合するようにしたので、データ処理モジュール
間を順次転送する際に、各データ処理モジュールにおい
てデータ転送を同時制御することが可能なデータ処理装
置が得られるという効果を奏する。

【０１８０】また、請求項７の発明によれば、請求項６
の発明において、各データ処理モジュールのうちで、２
つ以上先のデータ処理モジュールにバス結合されたデー
タ処理モジュールを少なくとも一つ含めるようにしたの
で、各モジュール間の線長を分散することで、モジュー
ル間の極端な線長の差異を無くすことができ、モジュー
ル間の遅延を最小限に抑えることができる。これによっ
て、データ転送時間の短縮化を図ることが可能なデータ
処理装置が得られるという効果を奏する。

【０１８１】また、請求項８の発明によれば、請求項２
の発明において、複数のデータ処理モジュールを、直列
にバス結合して、各端のデータ処理モジュールで転送方
向を折り返すようにしたので、モジュール間のバスの線
長を必要最小限の長さに保つことができ、これによっ
て、モジュール間で極端に転送時間のかかる線路がなく
なることから、データ転送時間を短縮化することが可能
なデータ処理装置が得られるという効果を奏する。

【０１８２】また、請求項９の発明によれば、請求項２
の発明において、複数のデータ処理モジュールを環状に
バス結合するようにしたので、モジュール間のバスの線
長を必要最小限の長さに保つことができることはもちろ
ん、直列にバス結合した場合とは異なって両端のモジュ
ール間で直接データを転送することができ、これによっ
て、両端のモジュール間での転送時間を大幅に短縮化す
ることが可能なデータ処理装置が得られるという効果を
奏する。

【０１８３】また、請求項１０の発明によれば、請求項
１〜９のいずれか一つの発明において、複数のデータ処
理モジュールの中に、データ処理および保持をしないダ
ミーモジュールを含めるようにしたので、転送だけを目
的とするモジュールを組み込むことができ、これによっ
て、小規模なシステムに好適な、全モジュール間の任意
の転送を実現することが可能なデータ処理装置が得られ
るという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるデータ処理装置
を示すブロック図である。

【図２】図１に示したデータ処理装置のモジュール間の
接続構造を示す外観図である。

【図３】実施の形態１におけるモジュールの代表的な内
部構成を示すブロック図である。

【図４】実施の形態１によるスイッチング制御を説明す
る図である。

【図５】実施の形態においてアドレス部のフォーマット
を説明する図である。

【図６】実施の形態１においてデータ部のフォーマット
を説明する図である。

【図７】実施の形態１における一動作のタイミングチャ
ートである。

【図８】実施の形態１における一動作のタイミングチャ
ートである。

【図９】実施の形態１におけるスイッチングの状態遷移
を説明する図である。

【図１０】実施の形態１におけるスイッチングの状態遷
移を説明する図である。

【図１１】実施の形態１におけるスイッチングの状態遷
移を説明する図である。

【図１２】実施の形態１における他の動作のタイミング
チャートである。

【図１３】実施の形態１における他の動作のタイミング
チャートである。

【図１４】この発明の実施の形態２によるデータ処理装
置を示すブロック図である。

【図１５】この発明の実施の形態３によるデータ処理装
置の要部を示すブロック図である。

【図１６】この発明の実施の形態４によるデータ処理装
置を示すブロック図である。

【図１７】この発明の実施の形態４によるデータ処理装
置を示すブロック図である。

【図１８】この発明の実施の形態５によるデータ処理装
置を示すブロック図である。

【図１９】この発明の実施の形態５によるデータ処理装
置を示すブロック図である。

【図２０】この発明の実施の形態６によるデータ処理装
置を示すブロック図である。

【図２１】この発明の実施の形態６によるデータ処理装
置を示すブロック図である。

【図２２】この発明の実施の形態７によるデータ処理装
置の要部を示すブロック図である。

【図２３】従来例によるデータ処理装置を示すブロック
図である。

【図２４】従来例における動作のタイミングチャートで
ある。

【図２５】従来例における動作のタイミングチャートで
ある。

【符号の説明】

１０，２０，３０，４０ モジュール １１，２１，３１，４１ 入力用コネクタ（入力手段） １２，２２，３２，４２ 出力用コネクタ（出力手段） １３，２３，３３，４３ スイッチ（転送制御手段） １３Ａ，１３Ｂ，１３Ｃ マルチプレクサ １４，２４，３４，４４ ＣＰＵ（データ処理および保
持手段） １５，２５，３５，４５ 共有メモリ（データ処理およ
び保持手段） １６ スイッチコントローラ（転送制御手段） ５１〜５４，２０４，２０５ 単方向バス １１０，１２０，１３０，１４０ モジュール １１１，１２１，１３１，１４１ 入力用コネクタ（入
力手段） １１２，１２２，１３２，１４２ 出力用コネクタ（出
力手段） １１３，１２３，１３３，１４３ スイッチ（転送制御
手段） １１４，１２４，１３４，１４４ ＣＰＵ（データ処理
および保持手段） １１５，１２５，１３５，１４５ 共有メモリ（データ
処理および保持手段） ２００，６００ ダミーモジュール ２０１ 入力用コネクタ（入力手段） ２０２ 出力用コネクタ（出力手段） ３１０，３２０，３３０，３４０ モジュール ３１１，３２１，３３１，３４１ 第１入力用コネクタ
（入力手段） ３１２，３２２，３３２，３４２ 第１出力用コネクタ
（出力手段） ３１６，３２３，３３３，３４３ 第２入力用コネクタ
（入力手段） ３１７，３２４，３３４，３４４ 第２出力用コネクタ
（出力手段） ３１３，３２５，３３５，３４３ スイッチ（転送制御
手段） ３１４，３２６，３３６，３４４ ＣＰＵ（データ処理
および保持手段） ３１５，３２７，３３７，３４５ 共有メモリ（データ
処理および保持手段） ）３５１〜３５６，４５１，４５２ 単方向バス ５５１〜５５８，６０６〜６０９ 単方向バス ６０１ 第１入力用コネクタ（入力手段） ６０２ 第１出力用コネクタ（出力手段） ６０３ 第２入力用コネクタ（入力手段） ６０４ 第２出力用コネクタ（出力手段） ６０５ スイッチ（転送制御手段）

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【手続補正書】

【提出日】平成１０年９月４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】つぎに、動作について説明する。図２４お
よび図２５は図２３に示したデータ処理装置のデータ転
送タイミングを説明するタイミングチャートである。こ
こでは、全てのモジュール６１０，６２０，６３０およ
び６４０において、ＣＰＵ６１４，６２４，６３４，６
４４がいずれも他の全ての共有メモリをそれぞれ１回ず
つアクセスするのに必要な時間を見積もった場合の動作
タイミングを図２４および図２５を参照して説明する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】図２４および図２５において、Ｐ０〜Ｐ３
はそれぞれＣＰＵ６１４，６２４，６３４，６４４をＰ
のシリアル番号で表したものであり、Ｍ０〜Ｍ３はそれ
ぞれ共有メモリ６１５，６２５，６３６，６４５をＭの
シリアル番号で表したものである。また、τは１サイク
ル（例えば１２ｎｓ）を表し、ＤＣはダミーサイクルを
表す。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】図２４および図２５において、（１）ＰＯ
→Ｍ１アクセス、（２）Ｐ１→Ｍ２アクセス、（３）Ｐ
２→Ｍ３アクセス、（４）Ｐ３→Ｍ０アクセス、（５）
Ｐ０→Ｍ２アクセス、（６）Ｐ１→Ｍ３アクセス、
（７）Ｐ２→Ｍ０アクセス、（８）Ｐ３→Ｍ１アクセ
ス、（９）Ｐ０→Ｍ３アクセス、（１０）Ｐ１→Ｍ０ア
クセス、（１１）Ｐ２→Ｍ１アクセス、そして、（１
２）Ｐ３→Ｍ２アクセスを全て行う場合には、共通バス
６５１において上記（１），（３），（５），（７），
（１１）のアクセス処理が実施され、共通バス６５２に
おいて上記（２），（４），（６），（８），（１２）
のアクセス処理が実施される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】このことを踏まえて、上記（１）〜（１
２）のアクセス処理に必要なサイクルは、図２４および
図２５のタイムチャートのように、τ１からτ３０まで
の３０τかかる。各共通バス６５１および６５２におい
て、この３０τの間に、ダミーサイクルＤＣは６回挿入
される。従って、このシステム全体のデータ転送能力を
計算すると、１τ＝１２ｎｓとすると、 ６４バイト×１２回／（１２ｎｓ×３０τ）＝２．１Ｇ
Ｂ／ｓ となる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０１０１

【補正方法】変更

【補正内容】

【０１０１】この効果はモジュールが多数接続されるほ
ど顕著に現れるが、この実施の形態１では、効果を少な
く見積もって、１τ＝１０ｎｓにしたとすると、前述の
データ転送能力は、 ６４バイト×１２回／２７．５τ×１０ｎｓ＝２．７９
ＧＢ／ｓ となり、従来例より著しく向上する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 貴紀 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 井口 真吾 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のデータ処理モジュールを備え、デ
   ータ処理モジュール間を単方向でバス結合したデータ処
   理装置であって、 前記各データ処理モジュールは、 自身を除く前記複数のデータ処理モジュールのうちでデ
   ータ転送元となるデータ処理モジュールに接続されたバ
   スを接続してデータを入力する入力手段と、 自身を除く前記複数のデータ処理モジュールのうちでデ
   ータ転送先となるデータ処理モジュールに接続されたバ
   スを接続してデータを出力する出力手段と、 内部でデータ処理および保持するためのデータ処理およ
   び保持手段と、 データ転送先として前記出力手段および前記データ処理
   および保持手段を割り当て、前記入力手段によって入力
   されるデータと前記データ処理および保持手段から出力
   されるデータとをそれぞれの転送先に応じて同時に転送
   制御する転送制御手段と、 を備えたことを特徴とするデータ処理装置。
2. 【請求項２】 複数のデータ処理モジュールを備え、デ
   ータ処理モジュール間を複数の単方向バスでバス結合し
   たデータ処理装置であって、 前記各データ処理モジュールは、 自身を除く前記複数のデータ処理モジュールのうちで、
   データ転送元となる、転送方向の異なるデータ処理モジ
   ュールにそれぞれ接続されたバスをそれぞれ接続してデ
   ータを入力する一対の入力手段と、 自身を除く前記複数のデータ処理モジュールのうちで、
   データ転送先となる、転送方向の異なるデータ処理モジ
   ュールにそれぞれ接続されたバスをそれぞれ接続してデ
   ータを出力する一対の出力手段と、 内部でデータ処理および保持するためのデータ処理およ
   び保持手段と、 データ転送先として前記一対の出力手段および前記デー
   タ処理および保持手段を割り当て、前記一対の入力手段
   によって入力される、転送方向の異なるデータと、前記
   データ処理および保持手段から出力される、転送方向の
   異なるデータと、をそれぞれの転送先に応じて同時に転
   送制御する転送制御手段と、 を備えたことを特徴とするデータ処理装置。
3. 【請求項３】 データにはアドレス情報が対応付けら
   れ、前記転送制御手段は、転送すべきデータに対応付け
   られたアドレス情報に従って転送先を判定することを特
   徴とする請求項１または２に記載のデータ処理装置。
4. 【請求項４】 前記転送制御手段は、前記入力手段と前
   記データ処理および保持手段とから同時入力される複数
   のデータを、当該各データに対応付けられたアドレス情
   報を判定してから、転送先へスイッチングする構造を有
   したことを特徴とする請求項３に記載のデータ処理装
   置。
5. 【請求項５】 前記転送制御手段は、データ送出に先行
   して当該データに対応するアドレス情報を送出すること
   を特徴とする請求項３または４に記載のデータ処理装
   置。
6. 【請求項６】 前記各データ処理モジュールは、自身に
   隣接するデータ処理モジュールにバス結合されたことを
   特徴とする請求項１〜５のいずれか一つに記載のデータ
   処理装置。
7. 【請求項７】 前記各データ処理モジュールのうちで、
   ２つ以上先のデータ処理モジュールにバス結合されたデ
   ータ処理モジュールが少なくとも一つ含まれたことを特
   徴とする請求項６に記載のデータ処理装置。
8. 【請求項８】 前記複数のデータ処理モジュールは、直
   列にバス結合され、各端のデータ処理モジュールで転送
   方向を折り返す構造としたことを特徴とする請求項２に
   記載のデータ処理装置。
9. 【請求項９】 前記複数のデータ処理モジュールは、環
   状にバス結合されたことを特徴とする請求項２に記載の
   データ処理装置。
10. 【請求項１０】 前記複数のデータ処理モジュールの中
    に、前記データ処理および保持手段を持たないダミーモ
    ジュールが含まれることを特徴とする請求項１〜９のい
    ずれか一つに記載のデータ処理装置。