JPS5922153A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5922153A JPS5922153A JP13122882A JP13122882A JPS5922153A JP S5922153 A JPS5922153 A JP S5922153A JP 13122882 A JP13122882 A JP 13122882A JP 13122882 A JP13122882 A JP 13122882A JP S5922153 A JPS5922153 A JP S5922153A
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- JP
- Japan
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- request
- bus
- data
- register
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置に関するものであシ、更に詳
しくは、CPUと複数個の人出カモジュールとから成り
、夫々は制御バスおよびデータバスにより接続されてい
るコンピュータシステムに用いられる記憶装置に関する
ものである。
しくは、CPUと複数個の人出カモジュールとから成り
、夫々は制御バスおよびデータバスにより接続されてい
るコンピュータシステムに用いられる記憶装置に関する
ものである。
代表的なデータ処理装置の構成例を第1図に示す。図示
されたデータ処理装置はCPUI、記憶装置2、人出カ
モジュール3及び人出カモジュール4から成り、夫々が
制御バス5、データバス6に接続されて成る。
されたデータ処理装置はCPUI、記憶装置2、人出カ
モジュール3及び人出カモジュール4から成り、夫々が
制御バス5、データバス6に接続されて成る。
上記データ処理装置において、記憶装置2に対し、CP
UI、人出カモジュール3および入出カモジュール4が
制御バス5を介して、読み出し要求又は書き込み要求を
出力した場合、従来これら要求は次のように処理されて
いた。
UI、人出カモジュール3および入出カモジュール4が
制御バス5を介して、読み出し要求又は書き込み要求を
出力した場合、従来これら要求は次のように処理されて
いた。
例えば、第2図に示すようなタイミングで各要求が出力
された場合を想定して説明する。図中aはクロック信号
、bFicPUlから制御バス5に出力される要求の出
力状8% Cはデータバス6におけるデータの状態、d
はモジュール3及び4のいずれかから制御バス5に出力
される要求の出力状態である。
された場合を想定して説明する。図中aはクロック信号
、bFicPUlから制御バス5に出力される要求の出
力状8% Cはデータバス6におけるデータの状態、d
はモジュール3及び4のいずれかから制御バス5に出力
される要求の出力状態である。
まず、クロック信号aのあるパルスの立上り時に、CP
U1から読み出し要求が制御バス5に出力される。この
とき、記憶装置2は、直ちに、この読み出し要求に対す
る動作を開始し、一定の時間の後、読み出しデータを、
データバス6に出力する。このときまで、開側1バス5
は、記憶装置2とCPU1との間のデータ転送により専
有されでいる。従って、この間に第2図dの点線で示す
ように、人出カモジュール3及び4のいずれかが、記憶
装置2に対し、書き込み要求を制御ノくス5へ出力すれ
ば、この要求は実質的には同図dの(イ)点から記憶装
置2に受は入れられることになる。このとき、同図Cに
示すように、データノくス6上に書き込みデータがあっ
ても、このデータは完全には書き込まれない。
U1から読み出し要求が制御バス5に出力される。この
とき、記憶装置2は、直ちに、この読み出し要求に対す
る動作を開始し、一定の時間の後、読み出しデータを、
データバス6に出力する。このときまで、開側1バス5
は、記憶装置2とCPU1との間のデータ転送により専
有されでいる。従って、この間に第2図dの点線で示す
ように、人出カモジュール3及び4のいずれかが、記憶
装置2に対し、書き込み要求を制御ノくス5へ出力すれ
ば、この要求は実質的には同図dの(イ)点から記憶装
置2に受は入れられることになる。このとき、同図Cに
示すように、データノくス6上に書き込みデータがあっ
ても、このデータは完全には書き込まれない。
つまり、従来の記憶装置を用いたコンピュータシステム
においては、記憶装置に対し、CPUおよび人出カモジ
ュールからの要求が制御ノ<スに出力されると、1つの
要求に対する処理が完全に終了するまで、次の要求を制
御バスに出力することはできなかった。従って、制御バ
スは有効に利用されず、又、記憶装置も有効に利用され
なかった。
においては、記憶装置に対し、CPUおよび人出カモジ
ュールからの要求が制御ノ<スに出力されると、1つの
要求に対する処理が完全に終了するまで、次の要求を制
御バスに出力することはできなかった。従って、制御バ
スは有効に利用されず、又、記憶装置も有効に利用され
なかった。
本発明は上記欠点に鑑みなされたものであり、その目的
は、CPU、記憶装置を含む複数個のモジュールから成
り、夫々が制御バス及びデータノくスで接続されたコン
ピュータシステムにおいて。
は、CPU、記憶装置を含む複数個のモジュールから成
り、夫々が制御バス及びデータノくスで接続されたコン
ピュータシステムにおいて。
記憶装置に対し、CP U及び他の人出カモジュールが
要求を出力する場合、夫々の要求内容が制御バスを専有
する時間を最短にして制御ノ々スの有効活用を図り、か
つ、記憶装置を有効に利用することである。
要求を出力する場合、夫々の要求内容が制御バスを専有
する時間を最短にして制御ノ々スの有効活用を図り、か
つ、記憶装置を有効に利用することである。
そこで、本発明は、制御バス及びデータ/(スに接続さ
れたレジスタと、CPU及び複数個のモジュールから制
御バスを介して転送された要求を即時実行するか否かに
かかわらず順次前記レジスタにスタックし、このレジス
タにスタックした要求順次読み出して実行する制御部と
を有する記憶装置を作成した。
れたレジスタと、CPU及び複数個のモジュールから制
御バスを介して転送された要求を即時実行するか否かに
かかわらず順次前記レジスタにスタックし、このレジス
タにスタックした要求順次読み出して実行する制御部と
を有する記憶装置を作成した。
以下図面を参照して本発明の一実施例を説明する。第3
図は、本発明の記憶装置を用いたコンピュータシステム
の構成図、第4図は、本発明の記憶装置内部の構成図で
ある。第3図中、1.3.4.5.6は夫々第1図に示
したCPU、2つの入出カモジュール、制御バス、デー
タバスである。
図は、本発明の記憶装置を用いたコンピュータシステム
の構成図、第4図は、本発明の記憶装置内部の構成図で
ある。第3図中、1.3.4.5.6は夫々第1図に示
したCPU、2つの入出カモジュール、制御バス、デー
タバスである。
2′は本発明の記憶装置である。Jf、4図中、5.6
.2′は夫々第3図に示した制御バス、データバス、記
憶装置、7はレジスタ、8は制御回路、9id記憶部分
である。レジスタ7に、゛−図示の如く、制御バス5.
データバス6に接続されてお、9.CPU1及び各入出
カモジュール3.4から転送される要求を順次スタック
するレジスタである。制御回路8は、記憶装置2′内の
各部をコントロールする回路である。記憶部分9は、C
PU1及び入出カモジュール3.4から読み出されるデ
ータを保持し、又は、−1Fき込まれたデータを保持す
るものである。
.2′は夫々第3図に示した制御バス、データバス、記
憶装置、7はレジスタ、8は制御回路、9id記憶部分
である。レジスタ7に、゛−図示の如く、制御バス5.
データバス6に接続されてお、9.CPU1及び各入出
カモジュール3.4から転送される要求を順次スタック
するレジスタである。制御回路8は、記憶装置2′内の
各部をコントロールする回路である。記憶部分9は、C
PU1及び入出カモジュール3.4から読み出されるデ
ータを保持し、又は、−1Fき込まれたデータを保持す
るものである。
以下、第5図のタイミングチャートを谷型して本実施例
の動作を説明する。第5図中人はクロックパルス、Bは
CPUIから1till 御バス5に出力される要求内
容の出力状態、Cは、モジュール3及び4のいずれかか
ら’+tfll ’(litバス5に出力される要求の
出力状態、J〕は記憶装置2′の動作状態、Eは制御バ
ス5におけるデータの状態を示す。
の動作を説明する。第5図中人はクロックパルス、Bは
CPUIから1till 御バス5に出力される要求内
容の出力状態、Cは、モジュール3及び4のいずれかか
ら’+tfll ’(litバス5に出力される要求の
出力状態、J〕は記憶装置2′の動作状態、Eは制御バ
ス5におけるデータの状態を示す。
まず、CPUIが第5図Bに示すような読み出し要求B
−を出力する。この間、第5図Eに示すように、この読
み出し要求B1によシ制御ノぐス5は専有される。そし
て、この読み出し要求B1は、レジスタ7にスタックさ
れる。ここで、叩」御回路8は、レジスタ7にスタック
されている他の要求の有無を判断し、他の要求が無けれ
ば、記憶部分9を駆動して、この読み出し要求B+に対
する処理を開始する。
−を出力する。この間、第5図Eに示すように、この読
み出し要求B1によシ制御ノぐス5は専有される。そし
て、この読み出し要求B1は、レジスタ7にスタックさ
れる。ここで、叩」御回路8は、レジスタ7にスタック
されている他の要求の有無を判断し、他の要求が無けれ
ば、記憶部分9を駆動して、この読み出し要求B+に対
する処理を開始する。
次に、人出カモジュール3及び4のいずれかから、第5
図Cに示すような書き込み要求C1か’+1jlJ伺j
バス5に出力されたとする。このとき、制御ノぐス5は
、第5図Eに示すように、書き込み要求C1により専有
される。そして、レジスタ7は、この−8き込み要求C
+にスタックする。
図Cに示すような書き込み要求C1か’+1jlJ伺j
バス5に出力されたとする。このとき、制御ノぐス5は
、第5図Eに示すように、書き込み要求C1により専有
される。そして、レジスタ7は、この−8き込み要求C
+にスタックする。
次に、制御回路8は、読み出し要求f3+に対する読み
出しデータBI(L))を掴えると、データバス6の使
用状況全判〜iして、読出しデータBIQ))をデータ
バス6に出力する。尚、制御回路8は、読出しデータを
送出するとき、受取り人出カモジュール(この場合はC
PUIに相尚)が判る様なIDコードを読出しデータに
付加する。
出しデータBI(L))を掴えると、データバス6の使
用状況全判〜iして、読出しデータBIQ))をデータ
バス6に出力する。尚、制御回路8は、読出しデータを
送出するとき、受取り人出カモジュール(この場合はC
PUIに相尚)が判る様なIDコードを読出しデータに
付加する。
こうして、市II 11IIJ回路8は、CPU1から
の読み出し要求内容BK対する動作を終了すると、レジ
スタ7にスタックしておいた書き込み要求CIに対する
動作を開始する。この誉き込み要求C1に対する動作を
制御回路8が実行中に、他の人出カモジュール3.4の
いずれかからの読み出し要求C2、CPU1からの書き
込み要求B2が順次制御バス5に送出δれると、これら
は、順次Vジスタフにスタックさ扛る。
の読み出し要求内容BK対する動作を終了すると、レジ
スタ7にスタックしておいた書き込み要求CIに対する
動作を開始する。この誉き込み要求C1に対する動作を
制御回路8が実行中に、他の人出カモジュール3.4の
いずれかからの読み出し要求C2、CPU1からの書き
込み要求B2が順次制御バス5に送出δれると、これら
は、順次Vジスタフにスタックさ扛る。
こうして、I11]仰回路8は、舟き込み要求C,に対
する動作を終了すると、レジスタ7にスタックしておい
た読み出し要求Ctを読み出し、これに対する動作を開
始する。そして、市IJ 1111回路8がこの読み出
し要求C2に対する動作を実イ11身ζ、人出カモジュ
ー/l−3,4のいずれかからの誓き込み要求C3が制
御バス5に出力されると、レジスタ7番1これをスタッ
クする。
する動作を終了すると、レジスタ7にスタックしておい
た読み出し要求Ctを読み出し、これに対する動作を開
始する。そして、市IJ 1111回路8がこの読み出
し要求C2に対する動作を実イ11身ζ、人出カモジュ
ー/l−3,4のいずれかからの誓き込み要求C3が制
御バス5に出力されると、レジスタ7番1これをスタッ
クする。
次に、制御回路8は、読み出し要求C2に対する読み出
しデータを揃えると、データバス6の使用状況を判断し
て読み出しデータC2υ)をデータバス6に出力する。
しデータを揃えると、データバス6の使用状況を判断し
て読み出しデータC2υ)をデータバス6に出力する。
尚、この場合、制何1回路8は、読み出しデータC20
)に、受取シ人出カモジュールが判る様なII)コード
金刊加しておく。
)に、受取シ人出カモジュールが判る様なII)コード
金刊加しておく。
以後、制H+回路8は、レジスタ7にスタックしておい
た要求内容By、Csに対しても同様にして処理する。
た要求内容By、Csに対しても同様にして処理する。
この様に、本実施例によれば、制m回路8ば、ある要求
に対する動作を実行中であっても、17II師バス5に
出力された要求を順次レジスタ7にスタックしておき、
1つの要求に対する動作終了後、直ちに、スタックして
おいた次の要求を読み出し。
に対する動作を実行中であっても、17II師バス5に
出力された要求を順次レジスタ7にスタックしておき、
1つの要求に対する動作終了後、直ちに、スタックして
おいた次の要求を読み出し。
実行することができる。
又1本実施例においては、コマンド、アドレス、データ
の各信号が同時に転送される様なバス構成金用いて説明
した。しかし、コマンド、アドレス、データの各信号全
時間的に区分して転送する方法のバス構成を用いても同
様である。
の各信号が同時に転送される様なバス構成金用いて説明
した。しかし、コマンド、アドレス、データの各信号全
時間的に区分して転送する方法のバス構成を用いても同
様である。
以上、説明したように、本発明によれば、CPUおよび
榎数飼の人出カモジュールからi’llJイ却バスに市
バスれたを求をl幀次スタックするレジスタを有してい
る為、記憶装置とCPUおよび俣a個の人出カモジュー
ルとの間のデータ転送に、制御バスを有効に利用するこ
とができる。従って、CPUおよび複数個の人出カモジ
ュール相互間のデータ転送に匍」仰バスを使用できる・
囁公もJW訓する。又、本発明の記tは装置は、1つの
要求にメJする動作終了後直ちに、レジスタにスタック
して2いた次の要求内容を読み出して実行するので圧用
効率が良い。
榎数飼の人出カモジュールからi’llJイ却バスに市
バスれたを求をl幀次スタックするレジスタを有してい
る為、記憶装置とCPUおよび俣a個の人出カモジュー
ルとの間のデータ転送に、制御バスを有効に利用するこ
とができる。従って、CPUおよび複数個の人出カモジ
ュール相互間のデータ転送に匍」仰バスを使用できる・
囁公もJW訓する。又、本発明の記tは装置は、1つの
要求にメJする動作終了後直ちに、レジスタにスタック
して2いた次の要求内容を読み出して実行するので圧用
効率が良い。
第1図は従来の1記憶装置M?−有するコンピュータシ
ステムの44成図、第2図は渠1図で示したコンピュー
タシステムにおける各部が要求を制御バスに出力するタ
イミングと、データバスの状?tQ を示すタイミング
チャート、第3図は本発明の記憶装置を有するコンピュ
ータシステムの構成図、第4図は本発明の記憶装置内部
のブロック図、第5図は本発明の記憶装置を有するコン
ピュータシステムのCP Uおよび人出カモジュールが
制御バスに要求を出力するタイミングと、制御バスにお
けるデータの状態を示すタイミングチャートである。 1・・・CPU 2・・・記憶装置3.4
・・・入出カモジュール 5・・・制御バス6・・・
データバス 7・・・レジスタ8・・・制御回路
9・・・記憶部分代理人 弁理士 則 近
憲 佑 (ほか1名)
ステムの44成図、第2図は渠1図で示したコンピュー
タシステムにおける各部が要求を制御バスに出力するタ
イミングと、データバスの状?tQ を示すタイミング
チャート、第3図は本発明の記憶装置を有するコンピュ
ータシステムの構成図、第4図は本発明の記憶装置内部
のブロック図、第5図は本発明の記憶装置を有するコン
ピュータシステムのCP Uおよび人出カモジュールが
制御バスに要求を出力するタイミングと、制御バスにお
けるデータの状態を示すタイミングチャートである。 1・・・CPU 2・・・記憶装置3.4
・・・入出カモジュール 5・・・制御バス6・・・
データバス 7・・・レジスタ8・・・制御回路
9・・・記憶部分代理人 弁理士 則 近
憲 佑 (ほか1名)
Claims (1)
- CPU及び複数の装置モジュールと共にバスに接続され
て成る記憶装置において、この記憶装置は上記バスを介
して到来する命令を受けとり少くとも一命令スタックす
るレジスタを有し、上記記憶装置が動作中邑該記憶装置
に要求が発せられた場合、その命令をスタックし、前回
命令に対する動作を終了後、次命令をスタックしたレジ
スタの内容を読出しその命令を実行することを特徴とす
るデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13122882A JPS5922153A (ja) | 1982-07-29 | 1982-07-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13122882A JPS5922153A (ja) | 1982-07-29 | 1982-07-29 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5922153A true JPS5922153A (ja) | 1984-02-04 |
Family
ID=15053015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13122882A Pending JPS5922153A (ja) | 1982-07-29 | 1982-07-29 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5922153A (ja) |
-
1982
- 1982-07-29 JP JP13122882A patent/JPS5922153A/ja active Pending
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