JPS5922153A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5922153A JPS5922153A JP13122882A JP13122882A JPS5922153A JP S5922153 A JPS5922153 A JP S5922153A JP 13122882 A JP13122882 A JP 13122882A JP 13122882 A JP13122882 A JP 13122882A JP S5922153 A JPS5922153 A JP S5922153A
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- JP
- Japan
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- request
- bus
- data
- register
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置に関するものであシ、更に詳
しくは、ＣＰＵと複数個の人出カモジュールとから成り
、夫々は制御バスおよびデータバスにより接続されてい
るコンピュータシステムに用いられる記憶装置に関する
ものである。
しくは、ＣＰＵと複数個の人出カモジュールとから成り
、夫々は制御バスおよびデータバスにより接続されてい
るコンピュータシステムに用いられる記憶装置に関する
ものである。
代表的なデータ処理装置の構成例を第１図に示す。図示
されたデータ処理装置はＣＰＵＩ、記憶装置２、人出カ
モジュール３及び人出カモジュール４から成り、夫々が
制御バス５、データバス６に接続されて成る。
されたデータ処理装置はＣＰＵＩ、記憶装置２、人出カ
モジュール３及び人出カモジュール４から成り、夫々が
制御バス５、データバス６に接続されて成る。
上記データ処理装置において、記憶装置２に対し、ＣＰ
ＵＩ、人出カモジュール３および入出カモジュール４が
制御バス５を介して、読み出し要求又は書き込み要求を
出力した場合、従来これら要求は次のように処理されて
いた。
ＵＩ、人出カモジュール３および入出カモジュール４が
制御バス５を介して、読み出し要求又は書き込み要求を
出力した場合、従来これら要求は次のように処理されて
いた。
例えば、第２図に示すようなタイミングで各要求が出力
された場合を想定して説明する。図中ａはクロック信号
、ｂＦｉｃＰＵｌから制御バス５に出力される要求の出
力状８％ Ｃはデータバス６におけるデータの状態、ｄ
はモジュール３及び４のいずれかから制御バス５に出力
される要求の出力状態である。
された場合を想定して説明する。図中ａはクロック信号
、ｂＦｉｃＰＵｌから制御バス５に出力される要求の出
力状８％ Ｃはデータバス６におけるデータの状態、ｄ
はモジュール３及び４のいずれかから制御バス５に出力
される要求の出力状態である。
まず、クロック信号ａのあるパルスの立上り時に、ＣＰ
Ｕ１から読み出し要求が制御バス５に出力される。この
とき、記憶装置２は、直ちに、この読み出し要求に対す
る動作を開始し、一定の時間の後、読み出しデータを、
データバス６に出力する。このときまで、開側１バス５
は、記憶装置２とＣＰＵ１との間のデータ転送により専
有されでいる。従って、この間に第２図ｄの点線で示す
ように、人出カモジュール３及び４のいずれかが、記憶
装置２に対し、書き込み要求を制御ノくス５へ出力すれ
ば、この要求は実質的には同図ｄの（イ）点から記憶装
置２に受は入れられることになる。このとき、同図Ｃに
示すように、データノくス６上に書き込みデータがあっ
ても、このデータは完全には書き込まれない。
Ｕ１から読み出し要求が制御バス５に出力される。この
とき、記憶装置２は、直ちに、この読み出し要求に対す
る動作を開始し、一定の時間の後、読み出しデータを、
データバス６に出力する。このときまで、開側１バス５
は、記憶装置２とＣＰＵ１との間のデータ転送により専
有されでいる。従って、この間に第２図ｄの点線で示す
ように、人出カモジュール３及び４のいずれかが、記憶
装置２に対し、書き込み要求を制御ノくス５へ出力すれ
ば、この要求は実質的には同図ｄの（イ）点から記憶装
置２に受は入れられることになる。このとき、同図Ｃに
示すように、データノくス６上に書き込みデータがあっ
ても、このデータは完全には書き込まれない。
つまり、従来の記憶装置を用いたコンピュータシステム
においては、記憶装置に対し、ＣＰＵおよび人出カモジ
ュールからの要求が制御ノ＜スに出力されると、１つの
要求に対する処理が完全に終了するまで、次の要求を制
御バスに出力することはできなかった。従って、制御バ
スは有効に利用されず、又、記憶装置も有効に利用され
なかった。
においては、記憶装置に対し、ＣＰＵおよび人出カモジ
ュールからの要求が制御ノ＜スに出力されると、１つの
要求に対する処理が完全に終了するまで、次の要求を制
御バスに出力することはできなかった。従って、制御バ
スは有効に利用されず、又、記憶装置も有効に利用され
なかった。
本発明は上記欠点に鑑みなされたものであり、その目的
は、ＣＰＵ、記憶装置を含む複数個のモジュールから成
り、夫々が制御バス及びデータノくスで接続されたコン
ピュータシステムにおいて。
は、ＣＰＵ、記憶装置を含む複数個のモジュールから成
り、夫々が制御バス及びデータノくスで接続されたコン
ピュータシステムにおいて。
記憶装置に対し、ＣＰ Ｕ及び他の人出カモジュールが
要求を出力する場合、夫々の要求内容が制御バスを専有
する時間を最短にして制御ノ々スの有効活用を図り、か
つ、記憶装置を有効に利用することである。
要求を出力する場合、夫々の要求内容が制御バスを専有
する時間を最短にして制御ノ々スの有効活用を図り、か
つ、記憶装置を有効に利用することである。
そこで、本発明は、制御バス及びデータ／（スに接続さ
れたレジスタと、ＣＰＵ及び複数個のモジュールから制
御バスを介して転送された要求を即時実行するか否かに
かかわらず順次前記レジスタにスタックし、このレジス
タにスタックした要求順次読み出して実行する制御部と
を有する記憶装置を作成した。
れたレジスタと、ＣＰＵ及び複数個のモジュールから制
御バスを介して転送された要求を即時実行するか否かに
かかわらず順次前記レジスタにスタックし、このレジス
タにスタックした要求順次読み出して実行する制御部と
を有する記憶装置を作成した。
以下図面を参照して本発明の一実施例を説明する。第３
図は、本発明の記憶装置を用いたコンピュータシステム
の構成図、第４図は、本発明の記憶装置内部の構成図で
ある。第３図中、１．３．４．５．６は夫々第１図に示
したＣＰＵ、２つの入出カモジュール、制御バス、デー
タバスである。
図は、本発明の記憶装置を用いたコンピュータシステム
の構成図、第４図は、本発明の記憶装置内部の構成図で
ある。第３図中、１．３．４．５．６は夫々第１図に示
したＣＰＵ、２つの入出カモジュール、制御バス、デー
タバスである。
２′は本発明の記憶装置である。Ｊｆ、４図中、５．６
．２′は夫々第３図に示した制御バス、データバス、記
憶装置、７はレジスタ、８は制御回路、９ｉｄ記憶部分
である。レジスタ７に、゛−図示の如く、制御バス５．
データバス６に接続されてお、９．ＣＰＵ１及び各入出
カモジュール３．４から転送される要求を順次スタック
するレジスタである。制御回路８は、記憶装置２′内の
各部をコントロールする回路である。記憶部分９は、Ｃ
ＰＵ１及び入出カモジュール３．４から読み出されるデ
ータを保持し、又は、−１Ｆき込まれたデータを保持す
るものである。
．２′は夫々第３図に示した制御バス、データバス、記
憶装置、７はレジスタ、８は制御回路、９ｉｄ記憶部分
である。レジスタ７に、゛−図示の如く、制御バス５．
データバス６に接続されてお、９．ＣＰＵ１及び各入出
カモジュール３．４から転送される要求を順次スタック
するレジスタである。制御回路８は、記憶装置２′内の
各部をコントロールする回路である。記憶部分９は、Ｃ
ＰＵ１及び入出カモジュール３．４から読み出されるデ
ータを保持し、又は、−１Ｆき込まれたデータを保持す
るものである。
以下、第５図のタイミングチャートを谷型して本実施例
の動作を説明する。第５図中人はクロックパルス、Ｂは
ＣＰＵＩから１ｔｉｌｌ 御バス５に出力される要求内
容の出力状態、Ｃは、モジュール３及び４のいずれかか
ら’＋ｔｆｌｌ ’（ｌｉｔバス５に出力される要求の
出力状態、Ｊ〕は記憶装置２′の動作状態、Ｅは制御バ
ス５におけるデータの状態を示す。
の動作を説明する。第５図中人はクロックパルス、Ｂは
ＣＰＵＩから１ｔｉｌｌ 御バス５に出力される要求内
容の出力状態、Ｃは、モジュール３及び４のいずれかか
ら’＋ｔｆｌｌ ’（ｌｉｔバス５に出力される要求の
出力状態、Ｊ〕は記憶装置２′の動作状態、Ｅは制御バ
ス５におけるデータの状態を示す。
まず、ＣＰＵＩが第５図Ｂに示すような読み出し要求Ｂ
−を出力する。この間、第５図Ｅに示すように、この読
み出し要求Ｂ１によシ制御ノぐス５は専有される。そし
て、この読み出し要求Ｂ１は、レジスタ７にスタックさ
れる。ここで、叩」御回路８は、レジスタ７にスタック
されている他の要求の有無を判断し、他の要求が無けれ
ば、記憶部分９を駆動して、この読み出し要求Ｂ＋に対
する処理を開始する。
−を出力する。この間、第５図Ｅに示すように、この読
み出し要求Ｂ１によシ制御ノぐス５は専有される。そし
て、この読み出し要求Ｂ１は、レジスタ７にスタックさ
れる。ここで、叩」御回路８は、レジスタ７にスタック
されている他の要求の有無を判断し、他の要求が無けれ
ば、記憶部分９を駆動して、この読み出し要求Ｂ＋に対
する処理を開始する。
次に、人出カモジュール３及び４のいずれかから、第５
図Ｃに示すような書き込み要求Ｃ１か’＋１ｊｌＪ伺ｊ
バス５に出力されたとする。このとき、制御ノぐス５は
、第５図Ｅに示すように、書き込み要求Ｃ１により専有
される。そして、レジスタ７は、この−８き込み要求Ｃ
＋にスタックする。
図Ｃに示すような書き込み要求Ｃ１か’＋１ｊｌＪ伺ｊ
バス５に出力されたとする。このとき、制御ノぐス５は
、第５図Ｅに示すように、書き込み要求Ｃ１により専有
される。そして、レジスタ７は、この−８き込み要求Ｃ
＋にスタックする。
次に、制御回路８は、読み出し要求ｆ３＋に対する読み
出しデータＢＩ（Ｌ））を掴えると、データバス６の使
用状況全判〜ｉして、読出しデータＢＩＱ））をデータ
バス６に出力する。尚、制御回路８は、読出しデータを
送出するとき、受取り人出カモジュール（この場合はＣ
ＰＵＩに相尚）が判る様なＩＤコードを読出しデータに
付加する。
出しデータＢＩ（Ｌ））を掴えると、データバス６の使
用状況全判〜ｉして、読出しデータＢＩＱ））をデータ
バス６に出力する。尚、制御回路８は、読出しデータを
送出するとき、受取り人出カモジュール（この場合はＣ
ＰＵＩに相尚）が判る様なＩＤコードを読出しデータに
付加する。
こうして、市ＩＩ １１ＩＩＪ回路８は、ＣＰＵ１から
の読み出し要求内容ＢＫ対する動作を終了すると、レジ
スタ７にスタックしておいた書き込み要求ＣＩに対する
動作を開始する。この誉き込み要求Ｃ１に対する動作を
制御回路８が実行中に、他の人出カモジュール３．４の
いずれかからの読み出し要求Ｃ２、ＣＰＵ１からの書き
込み要求Ｂ２が順次制御バス５に送出δれると、これら
は、順次Ｖジスタフにスタックさ扛る。
の読み出し要求内容ＢＫ対する動作を終了すると、レジ
スタ７にスタックしておいた書き込み要求ＣＩに対する
動作を開始する。この誉き込み要求Ｃ１に対する動作を
制御回路８が実行中に、他の人出カモジュール３．４の
いずれかからの読み出し要求Ｃ２、ＣＰＵ１からの書き
込み要求Ｂ２が順次制御バス５に送出δれると、これら
は、順次Ｖジスタフにスタックさ扛る。
こうして、Ｉ１１］仰回路８は、舟き込み要求Ｃ，に対
する動作を終了すると、レジスタ７にスタックしておい
た読み出し要求Ｃｔを読み出し、これに対する動作を開
始する。そして、市ＩＪ １１１１回路８がこの読み出
し要求Ｃ２に対する動作を実イ１１身ζ、人出カモジュ
ー／ｌ−３，４のいずれかからの誓き込み要求Ｃ３が制
御バス５に出力されると、レジスタ７番１これをスタッ
クする。
する動作を終了すると、レジスタ７にスタックしておい
た読み出し要求Ｃｔを読み出し、これに対する動作を開
始する。そして、市ＩＪ １１１１回路８がこの読み出
し要求Ｃ２に対する動作を実イ１１身ζ、人出カモジュ
ー／ｌ−３，４のいずれかからの誓き込み要求Ｃ３が制
御バス５に出力されると、レジスタ７番１これをスタッ
クする。
次に、制御回路８は、読み出し要求Ｃ２に対する読み出
しデータを揃えると、データバス６の使用状況を判断し
て読み出しデータＣ２υ）をデータバス６に出力する。
しデータを揃えると、データバス６の使用状況を判断し
て読み出しデータＣ２υ）をデータバス６に出力する。
尚、この場合、制何１回路８は、読み出しデータＣ２０
）に、受取シ人出カモジュールが判る様なＩＩ）コード
金刊加しておく。
）に、受取シ人出カモジュールが判る様なＩＩ）コード
金刊加しておく。
以後、制Ｈ＋回路８は、レジスタ７にスタックしておい
た要求内容Ｂｙ、Ｃｓに対しても同様にして処理する。
た要求内容Ｂｙ、Ｃｓに対しても同様にして処理する。
この様に、本実施例によれば、制ｍ回路８ば、ある要求
に対する動作を実行中であっても、１７ＩＩ師バス５に
出力された要求を順次レジスタ７にスタックしておき、
１つの要求に対する動作終了後、直ちに、スタックして
おいた次の要求を読み出し。
に対する動作を実行中であっても、１７ＩＩ師バス５に
出力された要求を順次レジスタ７にスタックしておき、
１つの要求に対する動作終了後、直ちに、スタックして
おいた次の要求を読み出し。
実行することができる。
又１本実施例においては、コマンド、アドレス、データ
の各信号が同時に転送される様なバス構成金用いて説明
した。しかし、コマンド、アドレス、データの各信号全
時間的に区分して転送する方法のバス構成を用いても同
様である。
の各信号が同時に転送される様なバス構成金用いて説明
した。しかし、コマンド、アドレス、データの各信号全
時間的に区分して転送する方法のバス構成を用いても同
様である。
以上、説明したように、本発明によれば、ＣＰＵおよび
榎数飼の人出カモジュールからｉ’ｌｌＪイ却バスに市
バスれたを求をｌ幀次スタックするレジスタを有してい
る為、記憶装置とＣＰＵおよび俣ａ個の人出カモジュー
ルとの間のデータ転送に、制御バスを有効に利用するこ
とができる。従って、ＣＰＵおよび複数個の人出カモジ
ュール相互間のデータ転送に匍」仰バスを使用できる・
囁公もＪＷ訓する。又、本発明の記ｔは装置は、１つの
要求にメＪする動作終了後直ちに、レジスタにスタック
して２いた次の要求内容を読み出して実行するので圧用
効率が良い。
榎数飼の人出カモジュールからｉ’ｌｌＪイ却バスに市
バスれたを求をｌ幀次スタックするレジスタを有してい
る為、記憶装置とＣＰＵおよび俣ａ個の人出カモジュー
ルとの間のデータ転送に、制御バスを有効に利用するこ
とができる。従って、ＣＰＵおよび複数個の人出カモジ
ュール相互間のデータ転送に匍」仰バスを使用できる・
囁公もＪＷ訓する。又、本発明の記ｔは装置は、１つの
要求にメＪする動作終了後直ちに、レジスタにスタック
して２いた次の要求内容を読み出して実行するので圧用
効率が良い。
第１図は従来の１記憶装置Ｍ？−有するコンピュータシ
ステムの４４成図、第２図は渠１図で示したコンピュー
タシステムにおける各部が要求を制御バスに出力するタ
イミングと、データバスの状？ｔＱ を示すタイミング
チャート、第３図は本発明の記憶装置を有するコンピュ
ータシステムの構成図、第４図は本発明の記憶装置内部
のブロック図、第５図は本発明の記憶装置を有するコン
ピュータシステムのＣＰ Ｕおよび人出カモジュールが
制御バスに要求を出力するタイミングと、制御バスにお
けるデータの状態を示すタイミングチャートである。 １・・・ＣＰＵ ２・・・記憶装置３．４
・・・入出カモジュール ５・・・制御バス６・・・
データバス ７・・・レジスタ８・・・制御回路
９・・・記憶部分代理人 弁理士 則 近
憲 佑 （ほか１名）
ステムの４４成図、第２図は渠１図で示したコンピュー
タシステムにおける各部が要求を制御バスに出力するタ
イミングと、データバスの状？ｔＱ を示すタイミング
チャート、第３図は本発明の記憶装置を有するコンピュ
ータシステムの構成図、第４図は本発明の記憶装置内部
のブロック図、第５図は本発明の記憶装置を有するコン
ピュータシステムのＣＰ Ｕおよび人出カモジュールが
制御バスに要求を出力するタイミングと、制御バスにお
けるデータの状態を示すタイミングチャートである。 １・・・ＣＰＵ ２・・・記憶装置３．４
・・・入出カモジュール ５・・・制御バス６・・・
データバス ７・・・レジスタ８・・・制御回路
９・・・記憶部分代理人 弁理士 則 近
憲 佑 （ほか１名）
Claims (1)
- ＣＰＵ及び複数の装置モジュールと共にバスに接続され
て成る記憶装置において、この記憶装置は上記バスを介
して到来する命令を受けとり少くとも一命令スタックす
るレジスタを有し、上記記憶装置が動作中邑該記憶装置
に要求が発せられた場合、その命令をスタックし、前回
命令に対する動作を終了後、次命令をスタックしたレジ
スタの内容を読出しその命令を実行することを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13122882A JPS5922153A (ja) | 1982-07-29 | 1982-07-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13122882A JPS5922153A (ja) | 1982-07-29 | 1982-07-29 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922153A true JPS5922153A (ja) | 1984-02-04 |
Family
ID=15053015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13122882A Pending JPS5922153A (ja) | 1982-07-29 | 1982-07-29 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922153A (ja) |
-
1982
- 1982-07-29 JP JP13122882A patent/JPS5922153A/ja active Pending
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