JPS582963A - メモリ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、画像処理に使用されるメモリ方式に関し、簡
単な構成で複数の画像メモリブロックを自由に組み合せ
ることにより任意のメモリ空間を構成できるようにする
ものである。

電子計算機でＩｌ像処理を行ない、ディスプレイやプリ
ンタ等の画像出力装置で出力する場合、第１図（イ）の
ように１つの処理対象両像ｄが、丁度１つの画像メモリ
ブロックで処理できる大きさであればよいが、（ロ）図
のように処理対象ｍ像りが、前記処理対象画像ｄより大
きく、１つの画像メモリブロックの容量では処理できな
い場合は、該処理対象画像りを、メモリブロック単位に
分割して処理しなければならない、ところがそれでは画
像りが、各メモリブロックで処理できる大きさの画像ｄ
−・ｄ２・・・毎に分割して別々に出力されるので、画
像り全体としての相互関係が把握し−く、処理作業上不
便である。ｌｌ像り総てを一度に処理できる大容量のメ
モリを使用すると共にディスプレイ等の出力手段も大き
くして、一つのまとまったｗ像として扱えるようにする
ことが望まれるが、それでは逆に小さな画像を扱うとき
はメモリや、ディスプレイ画面などの画像出力装置の利
用率が低下し、無駄が大きくなる。

本発明は、このような問題を解消し、比較的小容量のメ
モリブロックを複数個備えておき、処理対象画像の大き
さに応じて所要数のメモリブロックを組み合せて任意の
メモリ空間を構成し、一つの処理対象画像がまとまった
一つの画像として扱え゛るようにすることを目的とする
。この目的を連成するために、本発明は、処理対象画像
が複数のメモリブロックに分散して記憶され、これらの
メモリブロックを読み出して１つの処理対象画像が構成
されるメモリ方式において、複数のメモリブロックを夫
々リード・ライトバス及びアドレスバスに接続すると共
に、各メモリブロックにレジスターを備え、該レジスタ
ーには、各メモリブロックが構成する処理対象画像を識
別するデータ及び各処理対象画像内において各メモリブ
ロックが占める位置を示すデータを設定するビア）を備
えており、一方アドレスデータは、各メモリブロック内
におけるアドレスデータの他に処理対象画像の識別デー
タと該処理対象画像内におけるメモリブロックの占める
位置データとを有しており、該アドレスデータとレジス
ターの設定内容とが照合され、一致すると該レジスター
の属するメモリブロックのみがアクセスされるような構
成を採っている。

次に本発明の詳細な説明する。第２図はメモリ方式の全
容を示すブロック図であり、複数のメモリブロックＭ１
〜Ｍｎと、これらのメモリブロックＭ１〜Ｍｎのうちの
指定されたメモリブロックのデータを選択的に出力させ
る選択回路８１及びこれらを制御するマイクロプロセッ
サ等の制御部Ｃを備えている。第３図はこれらのメモリ
ブロックＭ＋−Ｍｎの内の１つのメモリブロックを示す
ブロック図、第４図は選択回路Ｓを示すブロック図であ
る。第２図において、複数のメモリブロックＭ１〜Ｍｎ
は、夫々リード・ライトバス１に＃統されると共に、ア
ドレスバス２を介して制御部Ｃに接続されている。制御
部Ｃによって、メモリブロックＭ１〜Ｍｎの内の指定の
１つのメモリブロックが選択されると共に、その中のリ
ード・ライトすべきアドレスがアクセスされる。これら
の回路は、マルチコントローラで制御され、選択回路Ｓ
からの読み出しデータが、インターフェイス回路を介し
てディスプレイやプリンタ等の出力装−に出力されたり
、ホストコンピュータに送出される。

メモリブロックＭ１〜Ｍｎのうちの１つを代表して示し
た第３図において、ｍは１つのメモリブロック内の画像
メモリであり、アドレスバス２゛から入力されるアドレ
スデータの下位のビットがバス２１から入力して画像メ
モリｍ内のアドレスが指定される。バスｎから入力する
上位のビットは、メモリブロックＭ＋　〜Ｍｎのうちの
アクセスすべきメモリブロックを指定するデータが設定
される。

一方各メモリブロックＭ１〜Ｍｎは、レジスター５− ３を備えており、該レジスター３には、自己のメモリブ
ロックが構成する処理対象画像の識別データ及び該処理
対象画像内において自己のメモリブロックが占める位置
を示すデータがセットされる。

そして制御部Ｃからアドレスデータが入力すると、該ア
ドレスデータの上位のビットの値とレジスター３に設定
されている値とが照合回路４で照合され、一致しておれ
ば一致信号Ｓｓが選択回路Ｓへ通知される。この一致信
号が発生すると、一致信号の発生元のレジスター３が所
属する画像メモリｍがアクセスされ、アドレスデータの
下位ビットで指定されたアドレスにリード・ライトが行
なわれる。このとき他の画像メモリは、一致信号が発生
しないたφアクセスされない。

メモリブロックＭ１〜Ｍｎは総てこのような構成になっ
ており、各メモリブロックＭ１〜Ｍｎから第４図のよう
にリードデータＳ　ｒ’・・・がマルチプレクサ５に入
力すると共に、メモリ選択信号Ｓｓがエンコーダ６に入
力される。そして該エンコーダ６による解読信号がマル
チプレクサ５に入力し６− て、選択信号Ｓ３を発生したレジスター３のメモリブロ
ックからのリードデータＳｒのみが選択されて、マルチ
プレクサ５から出力れれる。

例えば第５図に示すように、処理対象画像がＤｌ、Ｄｌ
・・・のようにいくつか有る場合、メモリブロックＭ＋
　〜Ｍｎｊ嘘夫々処理対象両像Ｄ１　のために例えば５
ブロツク、処理対象画像Ｄ２のために例えば６ブロツク
というように割当てられる。そのため、成る１つのメモ
リブロックをアクセスするには、その処理対象画像Ｄ＋
　、Ｄｌ・・・を職別するためのデータと、各処理対象
画像Ｄ＋　、Ｄｌ・・・の内部において割当てられたメ
モリブロックＭ１〜Ｍｎを識別するためのデータとが必
要であり、：ｈ６（Ｏｆ−ｆｆ＃＃′ｉ；１−３Ｅゞブ
８する０例えば処理対象画像Ｄ１が処理される場合であ
れば、該処理対象画像Ｄ１のために割当てられたメモリ
ブロックのレジスター３のみが、ある１７′）′″・ト
を利用してフラグ１”ゲ設定されソ処理対象画＠　Ｄ　
Ｉ以外のために割当てられたメモリブロックのレジスタ
ー３には、′０”が設定れる。またレジスター３の他の
ある２つのピントを利用して、処理対象両像Ｉ）Ｉ　、
Ｄｌ・・・内におけるメモリブロックのＸ方向及びＹ方
向の割当位置を示すデータがセットされる。一方アドレ
スデータは、例えば１３ビツトからなっているものとす
ると、その内の最上位の１ビ・７トに処理対象画像Ｄ１
、Ｄｚ・・・を職別するデータが設定され、次の下位の
２つのビットで処理対象画像Ｄ＋、、Ｄｉ・・・を構成
するメモリ空間内におけるメモリブロックＭ＋　〜Ｍｎ
の位置識別データが設定される。

そのため制御部Ｃからのアドレスデータが入力すると、
まずアドレスデータの上位のビットの処理対象画像識別
データ及び１つの処理対象画像内の割当てメモリブロッ
ク識別データが、レジスター３の設定内容と比較照合さ
れ、一致すると前記のように選択信号Ｓｓがエンコーダ
６に出力されて解読された後、マルチプレクサ５に入カ
ル、選択信号を発したレジスター３の属するメモリブロ
ックがアクセスされて読み出しデータが出力される。

この場合ディスプレイ画面などの大きさが１つの処理対
象画像Ｄ＋　、Ｄｌ・・・より小さければ、当然１つの
処理対象画像りの全面を一度に１つのディスプレイ画面
などに出力することはできないが、本発明によれば１つ
の処理対象画像内の任意の位置を出力して処理すること
ができる。例えば処理対象画像りを構成する各領域ｄ１
〜ｄ５が夫々５個のメモリブロックに割当てられている
とすると、各領域ｄ１〜ｄ−にまたがっているＰ＋位置
を表示して処理したり、表示位置を連続的に移動させる
こともできる。Ｐ＋位置を処理する場合は、各領域ｄ１
〜ｄ−が割当てられたメモリブロックが交互に読み出さ
れるが、この場合同一処理対象画像Ｄ１を処理するので
、アドレスデータの処理対象画像職別データは総て“１
”が設定され、メモリブロック識別データが、処理対象
画像の各領域に対応してｄ１→ｄ２、ｄ１→ｄ５と変化
するので、これによって各メモリブロックが交互に選択
され、読み出しデータがマルチプレクサ５から出力され
る。

９− したがって、ディスプレイ画面より大きい処理対象画像
であるためにメモリブロックが複数にまたがりていても
、あたかも１つの連続した画像として任意の位置を出力
して扱うことができ、画像処理が極めて簡便になる。ま
たディスプレイ画面単位の複数のメモリブロックを自由
自在に組み合せて処理対象画像を構成できるので、メモ
リブロックの利用効率も勝れたものとなり、かつ簡単な
回路構成で実現できる。

第６図は本発明を３次元方向のメモリ空間に適用した例
である。第６図は全容を示すブロック図で、第２図と同
一部分は同τ符号が付されている。

第７図は第３図に対応して１つのメモリブロックを示し
た図、第８図は１４図に対応して選択回路を示した図で
ある。この場合は各メモリブロックＭ１〜Ｍｎが３次元
方向のメモリ空間位置を占めるので、レジスター３ａと
しては、自己のメモリブロックが構成する処理対象画像
の識別データと、該処理対象画像内において自己のメモ
リブロックが占めるＸ方向、Ｙ方向およびＺ方向の位置
を設ｌＯ− 定するビットを備えている。そのためアドレスデータも
、処理対象画像の識別データ、該処理対象画像内にお番
チる各メモリブロックのＸ方向、Ｙ方向および２方向の
位置を示すデータを上位のビットに備えている。従って
照合回路４ａでは、アドレスデータのＸ−Ｙ−Ｚ方向の
値とレジスター３ａのｘ−ｙ−ｚ方向の各設定値とが照
合され、総て一致すると一致信号が選択回路Ｓへ出方さ
れ、エンコータで解読されて、レジスター３ａから一致
信号を発生したメモリブロック゛がアクセスされて読み
出しが行なわれる。

このようにして、いまメモリが１０２４Ｘ１０２４×８
ビツトからなるとすると、これを自由に組み合せること
により、例えば１０２４Ｘ１０２４×１６とか１０２４
Ｘ１０２４Ｘ３２とか２０４８Ｘ２０４８Ｘ１６とかの
３次元方向のメモリ空間を構成することができる。なお
ライトパスは８ビツトで、データ入力部およびデータ出
力部と外部とのインターフェイスは、８．１６．２４．
３２ビツト等であるとすると、入力部７またはデータの
出力部のデータ合成回路８で、１６８．２４８．３２８
のデータの分解、合成が行なわれる。

以上メモリプロ、りＭ１〜Ｍｎの読み出しについて説明
したが、データの書込みは、前記実施例もこの実施例も
、選択信号で一致信号発生元のメモリブロックをアクセ
スして、ライトバス１からのデータが書込まれる。

以上のように本発明によれば、複数のメモリブロックを
夫々リード・ライトパス及びアドレスバスに接続すると
共に、各メモリブロックにレジスターを備え、該レジス
ターには、各メモリブロックが構成する処理対象画像を
識別するデータ及び各処理対象画像内において各メモリ
ブロックが占める位置を示すデータを設定するビットを
備えており、一方アドレスデータは、各メモリブロック
内におけるアドレスデータの他に処理対象ＷＡ像の識別
データと該処理対象画像内におけるメモリブロックの占
める位置データとを有しており、該アドレスデータとレ
ジス夛−の設定内容とが照合され、一致すると該レジス
ターの属するメモリブロックのみがアクセスされる方式
になっている。このため、出力装置に対応した容量のメ
モリブロックを複数備え、これらの組合せで任意のメモ
リ空間を構成でき、メモリの無駄が無く、かつ処理対象
画像を１つの画像として扱えるので、処理作業が非常に
簡単になる。

【図面の簡単な説明】

第１図は従来の画像処理方式を示す図、第２図から第５
図は本発明の第１の実施例を示す図で、１１２図は全容
を示すブロック図、第３図は１つのメモリブロックを示
すブロック図、第４図は選択回路を示すブロック図、第
５図は処理対象画像の例を示す図である。第６図以下は
本発明の第２の実施例のブロック図で、第６図は全容を
、第７図は１つのメモリブロックを、第８図は選択回路
を夫々示している。 図において、ＤＳＤ＋　、Ｄ２・・・は処理対象ｌ！像
、ｄ、ｄｔ　Ｓｄｚ・・・は１つのメモリブロックで処
理される処理対象１４　ｍ　％　Ｍ　＋　〜Ｍ　ｎはメ
モリプロッ１３− り、Ｓは選択回路、Ｃは制御部、ｌはリード・ライトバ
ス、２はアトにスバス、３はレジスター、４はＷ金回路
、５はマルチプレクサ、６はエンコーダである。 特許比■人　　　　　　富士通株式会社代理人　弁理士
　　　　青　柳　　　稔１４−

Claims (1)

【特許請求の範囲】
1. 処理対象画像が複数のメモリブロックに分散して記憶さ
   れ、これらのメモリブロックを読み出して１つの処理対
   象画像が構成されるメモリ方式において、複数のメモリ
   ブロックを夫々リード・ライトバス及びアドレスバスに
   ＃統すると共に、各メモリブロックにレジスターを備え
   、該レジスターには、各メモリブロックが構成する処理
   対象画像を識別するデータ及び各処理対象画像内におい
   て各メモリブロックが占める位置を示すデータを設定す
   るビットを儂えており、一方アドレスデータは、各メモ
   リブロック内におけるアドレスデータの他に処理対象画
   像の職別データと該処理対象画像内におけるメモリブロ
   ックの占める位置データとを有しており、該アドレスデ
   ータとレジスターの設定内容とが照合され、一致すると
   該レジスターの属するメモリブロックのみがアクセスさ
   れるように構成されていることを特徴とするメモリ方式
   。