JPS583172A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS583172A JPS583172A JP10084581A JP10084581A JPS583172A JP S583172 A JPS583172 A JP S583172A JP 10084581 A JP10084581 A JP 10084581A JP 10084581 A JP10084581 A JP 10084581A JP S583172 A JPS583172 A JP S583172A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory plane
- plane
- decoder
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のメモリプレーンを備えたメモリ装置にお
けるメモリアクセス方式に関し、各メモリプレーンが独
立した記憶領域としてアクセスされる場合でも、各メモ
リプレーンが組み合わされて連続した1つのメモリ空間
を構成するように連続したアドレスデータでアクセスさ
れる場合でも、簡単な回路構成で自由自在にアクセスで
きるようにするものである。
けるメモリアクセス方式に関し、各メモリプレーンが独
立した記憶領域としてアクセスされる場合でも、各メモ
リプレーンが組み合わされて連続した1つのメモリ空間
を構成するように連続したアドレスデータでアクセスさ
れる場合でも、簡単な回路構成で自由自在にアクセスで
きるようにするものである。
第1図のように、例えば1024番地×1024番地の
容量のメモリプレーンmを複数枚備えたメモリ装置にお
いて、メモリのアドレス管理の仕方によって、第2図の
ように各メモリプレーンml・m2・・・を独立した記
憶領域としてアクセスしたり、第3図のように各メモリ
プレーンm1’m2・・を複数枚組み合わせて1つの広
いメモリ空間を構成することができる。第3図の(イ)
と(ロ)はメモリプレーンm1−m2 ・・を複数枚
1列に配列した形のメモリ空間であり、(イ)はY方向
に長く縦長に配列し、(ロ)はX方向に長く横長に配列
しである。これに対しくハ)(ニ)ax−y双方への拡
がりをもったメモリ空間である。このように種々のメモ
リ空間が構成されるメモリ装置においては、アドレスの
与え方も異なってくる。
容量のメモリプレーンmを複数枚備えたメモリ装置にお
いて、メモリのアドレス管理の仕方によって、第2図の
ように各メモリプレーンml・m2・・・を独立した記
憶領域としてアクセスしたり、第3図のように各メモリ
プレーンm1’m2・・を複数枚組み合わせて1つの広
いメモリ空間を構成することができる。第3図の(イ)
と(ロ)はメモリプレーンm1−m2 ・・を複数枚
1列に配列した形のメモリ空間であり、(イ)はY方向
に長く縦長に配列し、(ロ)はX方向に長く横長に配列
しである。これに対しくハ)(ニ)ax−y双方への拡
がりをもったメモリ空間である。このように種々のメモ
リ空間が構成されるメモリ装置においては、アドレスの
与え方も異なってくる。
即ち第2図のように各メモリプレーンml ’m2・・
を独立して記憶させる場合は、各メモリプレーンm1
・m2・・・同士は対応したアドレスをもっているが、
各メモリプレーンml’m2・・・ごとにメモリプレー
ン識別データを設定しておけば、メモリプレーン識別デ
ータで、メモリプレーンml ・m2・・・を識別し
選択することができる。これに対し第3図のように、1
枚のメモリプレーンの記憶容量より大きいメモリ空間を
ランダムに構成するメモリ装置では、メモリ空間内のア
ドレスは全域にわたり連続した番地で指定されるので、
前者の各メモリプレーンが独立している場合とは、メモ
リのアクセスの仕方が異なってくる。
を独立して記憶させる場合は、各メモリプレーンm1
・m2・・・同士は対応したアドレスをもっているが、
各メモリプレーンml’m2・・・ごとにメモリプレー
ン識別データを設定しておけば、メモリプレーン識別デ
ータで、メモリプレーンml ・m2・・・を識別し
選択することができる。これに対し第3図のように、1
枚のメモリプレーンの記憶容量より大きいメモリ空間を
ランダムに構成するメモリ装置では、メモリ空間内のア
ドレスは全域にわたり連続した番地で指定されるので、
前者の各メモリプレーンが独立している場合とは、メモ
リのアクセスの仕方が異なってくる。
本発明は、このようにメモリアクセス方式の異なるメモ
リ装置において、いずれの形でアドレス管理されている
場合でも、簡単な回路構成で指定のアドレスを自由自在
にアクセス可能にすることを目的とする。この目的を達
成するために本発明は、メモリ容量が一定で同じアドレ
ス構成のメモリプレーンを複数備え、各メモリプレーン
内のアドレスを指定するアドレスデータとメモリプレー
ンを識別するメモリプレーン指定データとで各メモリプ
レーン毎に独立してアドレス指定できると共に、これら
のメモリプレーンが2次元方向へ連続した1つのメモリ
空間としてアドレス指定することもできるように記憶さ
れるメモリ装置において、メモリプレーン選択レジスタ
ーを設けて、該レジスターには、各メモリプレーンを識
別するデータを設定するピットを備え、レジスターから
の選択信号によって指定されたメモリプレーンのみを独
立してアク゛セスし、後者の連続アドレスデータでアド
レス指定された場合は、連続アドレスデータからアクセ
スすべきメモリプレーンを解読するデコーダを備え、デ
コーダによる解読信号でメモリプレーンが選択されると
共に、該連続アドレスデータが、デコーダで選択された
メモリプレーンに入力力するような構成を採っている。
リ装置において、いずれの形でアドレス管理されている
場合でも、簡単な回路構成で指定のアドレスを自由自在
にアクセス可能にすることを目的とする。この目的を達
成するために本発明は、メモリ容量が一定で同じアドレ
ス構成のメモリプレーンを複数備え、各メモリプレーン
内のアドレスを指定するアドレスデータとメモリプレー
ンを識別するメモリプレーン指定データとで各メモリプ
レーン毎に独立してアドレス指定できると共に、これら
のメモリプレーンが2次元方向へ連続した1つのメモリ
空間としてアドレス指定することもできるように記憶さ
れるメモリ装置において、メモリプレーン選択レジスタ
ーを設けて、該レジスターには、各メモリプレーンを識
別するデータを設定するピットを備え、レジスターから
の選択信号によって指定されたメモリプレーンのみを独
立してアク゛セスし、後者の連続アドレスデータでアド
レス指定された場合は、連続アドレスデータからアクセ
スすべきメモリプレーンを解読するデコーダを備え、デ
コーダによる解読信号でメモリプレーンが選択されると
共に、該連続アドレスデータが、デコーダで選択された
メモリプレーンに入力力するような構成を採っている。
次に本発明によるメモリアクセス方式の実施例を説明す
る。第4図はメモリアクセス方式の全容を示すブロック
図であり、複数のメモリプレーンm1〜mn、 これら
のメモリプレーンm1〜mnのうちの指定されたメモリ
プレーンの読み出しデータを選択的に出力させる選択回
路S1及びこれらを制御するマイクロプロセッサ等の制
御部Cを備えている。第5図は選択回路Sを示すブロッ
ク図である。第4図において、複数のメモリプレーンm
1−mn1l″t1夫々リード・ライトバス1に接続さ
れると共に、アドレスバス2を介して制御部Cに接続さ
れている。制御部Cからのアドレスデータによって、メ
モリプレーンm1〜mnの内の指定の1つのメモリプレ
ーンが選択されると共に、その中の指定されたアドレス
にリード・ライトされる。これらの回路は、マルチコン
トローラで制 5− 御され、選択回路Sからの読み出しデータが、インター
ンェイス回路を介して出力装置に出力されたり、ホスト
コンピュータに送出される。
る。第4図はメモリアクセス方式の全容を示すブロック
図であり、複数のメモリプレーンm1〜mn、 これら
のメモリプレーンm1〜mnのうちの指定されたメモリ
プレーンの読み出しデータを選択的に出力させる選択回
路S1及びこれらを制御するマイクロプロセッサ等の制
御部Cを備えている。第5図は選択回路Sを示すブロッ
ク図である。第4図において、複数のメモリプレーンm
1−mn1l″t1夫々リード・ライトバス1に接続さ
れると共に、アドレスバス2を介して制御部Cに接続さ
れている。制御部Cからのアドレスデータによって、メ
モリプレーンm1〜mnの内の指定の1つのメモリプレ
ーンが選択されると共に、その中の指定されたアドレス
にリード・ライトされる。これらの回路は、マルチコン
トローラで制 5− 御され、選択回路Sからの読み出しデータが、インター
ンェイス回路を介して出力装置に出力されたり、ホスト
コンピュータに送出される。
第5図において、アドレスバス2から分岐したバス21
は直接メモリプレーンに入力され、バス22はデコーダ
3に、バス23はレジスター4に夫々入力されるように
接続されている。デコーダ6の出力データとレジスター
4の出力データは、マルチプレクサ5を介して各メモリ
プレーンへ入力される。
は直接メモリプレーンに入力され、バス22はデコーダ
3に、バス23はレジスター4に夫々入力されるように
接続されている。デコーダ6の出力データとレジスター
4の出力データは、マルチプレクサ5を介して各メモリ
プレーンへ入力される。
いま第2図のように各メモリプレーンが独立してアドレ
ス管理されている場合であれば、各メモリプレーンを指
定するデータと、指定されたメモリプレーン内における
アクセスすべきアドレスを指定するアドレスデータが必
要である。例えばレジスター4には、アクセスすべきメ
モリプレーンを指定するメモリプレーン選択データがセ
ットされる。そして′制御部Cからアドレスデータ及び
メモリプレーン選択データが入力されると、該レジスタ
ー4からのメモリプレーン選択信号が、マル= 6− チプレクサ5を介して、選択されたメモリプレーンに入
力しアクセス可能にする。一方、アドレスバス2から入
力されるアドレスデータは、バス21から入力して1枚
のメモリプレーン内のアドレスが指定される。これによ
って、選択されたメモリプレーンがアクセスされ、バス
21からのアドレスデータで指定されたアドレスに、リ
ード・ライトが行なわれる。なおマルチプレクサ5は、
制御部Cから、独立アクセスモードに設定され、レジス
ター4からの信号のみが入力可能となる。このようにし
て、メモリ空間として独立した成る1つのメモリプレー
ンがアクセスされる。
ス管理されている場合であれば、各メモリプレーンを指
定するデータと、指定されたメモリプレーン内における
アクセスすべきアドレスを指定するアドレスデータが必
要である。例えばレジスター4には、アクセスすべきメ
モリプレーンを指定するメモリプレーン選択データがセ
ットされる。そして′制御部Cからアドレスデータ及び
メモリプレーン選択データが入力されると、該レジスタ
ー4からのメモリプレーン選択信号が、マル= 6− チプレクサ5を介して、選択されたメモリプレーンに入
力しアクセス可能にする。一方、アドレスバス2から入
力されるアドレスデータは、バス21から入力して1枚
のメモリプレーン内のアドレスが指定される。これによ
って、選択されたメモリプレーンがアクセスされ、バス
21からのアドレスデータで指定されたアドレスに、リ
ード・ライトが行なわれる。なおマルチプレクサ5は、
制御部Cから、独立アクセスモードに設定され、レジス
ター4からの信号のみが入力可能となる。このようにし
て、メモリ空間として独立した成る1つのメモリプレー
ンがアクセスされる。
次に第3図のようにメモリ空間が、各メモリプレーンの
容量より大きい場合は、メモリ空間の全域にわたって連
続したアドレスで指定されるので、特別のメモリプレー
ン識別データは存在しない。
容量より大きい場合は、メモリ空間の全域にわたって連
続したアドレスで指定されるので、特別のメモリプレー
ン識別データは存在しない。
そのため制御部Cにより1.マルチプレクサ5が連続ア
ドレスモードに設定され、デコーダ3からの信号のみが
入力可能になると共に、デコーダ5が、第6図の(イ)
〜(ニ)のメモリ空間の種類に対応したモードに設定さ
れる。制御部Cから連続アドレスデータがアドレスバス
21.22に送出されると、該連続アドレスデータは、
バス21からメモリプレーンへ入力される。またバス2
2からデコーダ3に入力したアドレスデータは、デコー
ダ5で解読されて、マルチプレクサ5へ入力する。
ドレスモードに設定され、デコーダ3からの信号のみが
入力可能になると共に、デコーダ5が、第6図の(イ)
〜(ニ)のメモリ空間の種類に対応したモードに設定さ
れる。制御部Cから連続アドレスデータがアドレスバス
21.22に送出されると、該連続アドレスデータは、
バス21からメモリプレーンへ入力される。またバス2
2からデコーダ3に入力したアドレスデータは、デコー
ダ5で解読されて、マルチプレクサ5へ入力する。
この場合、後述するテーブルによシアドレスデータの値
から、デコーダ3で解読を行なうことにより、アクセス
すべきメモリプレーンを選択する選択信号を作り、この
選択信号Ssがマルチプレクサ5を介して指定のメモリ
プレーンに入力し、アクセスが行われる。そして、バス
21から入力したアドレスデータで指定されたアドレス
に、リード・ライトが行なわれる。なお実際には、アド
レスデータの上位の一部のビットを利用してメモリプレ
ーン識別データが設定されると共に、このデータがバス
22からデコーダ3に入力され、一方アドレスデー゛夕
の下位のビットにメモリプレーン内のアドレスが設定さ
れていて、バス21からメモリプレーンへ入力される。
から、デコーダ3で解読を行なうことにより、アクセス
すべきメモリプレーンを選択する選択信号を作り、この
選択信号Ssがマルチプレクサ5を介して指定のメモリ
プレーンに入力し、アクセスが行われる。そして、バス
21から入力したアドレスデータで指定されたアドレス
に、リード・ライトが行なわれる。なお実際には、アド
レスデータの上位の一部のビットを利用してメモリプレ
ーン識別データが設定されると共に、このデータがバス
22からデコーダ3に入力され、一方アドレスデー゛夕
の下位のビットにメモリプレーン内のアドレスが設定さ
れていて、バス21からメモリプレーンへ入力される。
第6図は、連続アドレスデータでメモリプレーンが指定
される場合の、デコーダ6の真理値表である。即ち(イ
)のように複数のメモリプレーンm1−m5が重ねられ
たメモリ装置において、(ロ)のように各メモリプレー
ンで2次元方向のメモリ空間を構成した場合、(ハ)の
ようなテーブルでメモリプレーンm1−m1lを指定す
る選択データを設定することができる。例えば各メモリ
プレーンが1024番地X1024番地の容量をもって
いるものとすると、このようなメモリプレーンのX方向
の1枚目は00′″、2枚目はパ01″、6枚目u”
1o’″というようにコード化される。同様にY方向へ
は1枚目は0″′、2枚目はII 177というように
コード化しておけば、X方向“” o o ”でY方向
°゛0″′なら1枚目のメモリプレーンm1であり、X
方向パ11″′でY方向パ1″′なら8枚目のメモリプ
レーンm8ということが判別でき、3つのビットとから
なるコードで各メモリプレーンm17−m8を識別でき
る。このテーブルを、アドレスデータの一部のビットを
利用して 9− 設定すると共に、デコーダ6にもセットしておけば、制
御部Cからのアドレスデータがデコーダ3に入力すると
、デコーダ6でアドレスデータを解読することによって
、メモリプレーンを識別して対応するメモリプレーン選
択信号Ssを発生しマルチプレクサ5へ入力することが
できる。このようにメモリ空間の種類毎に、該空間を構
成するメモリプレーンをアドレスデータに従ってコード
化しておくと共に、該メモリ空間の種類を指定する信号
を制御部Cからデコーダ6へ通知すれば、デコーダ3で
は、1つのメモリ空間内の連続した任意のアドレスデー
タから1枚のメモリプレーンを選択して指定することが
できる。
される場合の、デコーダ6の真理値表である。即ち(イ
)のように複数のメモリプレーンm1−m5が重ねられ
たメモリ装置において、(ロ)のように各メモリプレー
ンで2次元方向のメモリ空間を構成した場合、(ハ)の
ようなテーブルでメモリプレーンm1−m1lを指定す
る選択データを設定することができる。例えば各メモリ
プレーンが1024番地X1024番地の容量をもって
いるものとすると、このようなメモリプレーンのX方向
の1枚目は00′″、2枚目はパ01″、6枚目u”
1o’″というようにコード化される。同様にY方向へ
は1枚目は0″′、2枚目はII 177というように
コード化しておけば、X方向“” o o ”でY方向
°゛0″′なら1枚目のメモリプレーンm1であり、X
方向パ11″′でY方向パ1″′なら8枚目のメモリプ
レーンm8ということが判別でき、3つのビットとから
なるコードで各メモリプレーンm17−m8を識別でき
る。このテーブルを、アドレスデータの一部のビットを
利用して 9− 設定すると共に、デコーダ6にもセットしておけば、制
御部Cからのアドレスデータがデコーダ3に入力すると
、デコーダ6でアドレスデータを解読することによって
、メモリプレーンを識別して対応するメモリプレーン選
択信号Ssを発生しマルチプレクサ5へ入力することが
できる。このようにメモリ空間の種類毎に、該空間を構
成するメモリプレーンをアドレスデータに従ってコード
化しておくと共に、該メモリ空間の種類を指定する信号
を制御部Cからデコーダ6へ通知すれば、デコーダ3で
は、1つのメモリ空間内の連続した任意のアドレスデー
タから1枚のメモリプレーンを選択して指定することが
できる。
以上のように本発明によれば、メモリ容量が一定のメモ
リプレーンを複数備え、各メモリプレーン内のアドレス
を指定するアドレスデータとメモリプレーンを識別する
メモリプレーン指定データとで指定することができ、ま
たこれらのメモリプレーンが2次元方向へ連続した1つ
のメモリ空間としてアドレス指定することもできるよう
に記憶10− されるメモリ装置において、メモリプレーン選択レジス
ターを設けて、メモリプレーン識別データを設定し、独
立した各メモリプレーンを選択すると共に、選択された
メモリプレーンのアドレスデータで指定されたアドレス
にリード・ライトすることができる。また後者の連続ア
ドレスデータでアドレス指定された場合は、連続アドレ
スデータ75= ラックセスすべきメモリプレーンを解
読するデコーダを備え、デコーダによる解読信号でマル
チプレクサが指定のメモリプレーンのみをアクセス可能
にすると共に、該連続アドレスデータをメモリプレーン
に入力することにより、指定されたメモリプレーンをア
クセスすることができる。このように、メモリプレーン
のアドレス管理がいずれの形態で行なわれている場合で
も、レジスター、デコーダ及びマルチプレクサ等を備え
るだけでよいので、簡単な回路構成でアクセスすること
ができ、またメモリプレーンの利用効率も向上する。
リプレーンを複数備え、各メモリプレーン内のアドレス
を指定するアドレスデータとメモリプレーンを識別する
メモリプレーン指定データとで指定することができ、ま
たこれらのメモリプレーンが2次元方向へ連続した1つ
のメモリ空間としてアドレス指定することもできるよう
に記憶10− されるメモリ装置において、メモリプレーン選択レジス
ターを設けて、メモリプレーン識別データを設定し、独
立した各メモリプレーンを選択すると共に、選択された
メモリプレーンのアドレスデータで指定されたアドレス
にリード・ライトすることができる。また後者の連続ア
ドレスデータでアドレス指定された場合は、連続アドレ
スデータ75= ラックセスすべきメモリプレーンを解
読するデコーダを備え、デコーダによる解読信号でマル
チプレクサが指定のメモリプレーンのみをアクセス可能
にすると共に、該連続アドレスデータをメモリプレーン
に入力することにより、指定されたメモリプレーンをア
クセスすることができる。このように、メモリプレーン
のアドレス管理がいずれの形態で行なわれている場合で
も、レジスター、デコーダ及びマルチプレクサ等を備え
るだけでよいので、簡単な回路構成でアクセスすること
ができ、またメモリプレーンの利用効率も向上する。
その結果、各メモリプレーンの容量に左右されること無
く、1つのまとまった任意の画像を構成して処理したシ
、また各メモリプレーン単位に独立して記憶させる等自
由自在な処理が可能となる。
く、1つのまとまった任意の画像を構成して処理したシ
、また各メモリプレーン単位に独立して記憶させる等自
由自在な処理が可能となる。
第1図は、メモリプレーンの実装形態を示す斜視図、第
2図と第5図はメモリプレーンによるメモリ空間の構成
例を示す図、第4図は本発明によるメモリアクセス方式
を示すブロック図、第5図は同図における選択回路の詳
細を示すブロック図、第6図はメモリプレーン識別デー
タのコード化の例を示す図である。 図において、ml ・m2・・・はメモリプレーン、C
は制御部、Sは選択回路、1はリード・ライトバス、2
.21.22はアドレスバス、6ttlテコーダ、4は
レジスター、5はマルチプレクサである。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔区 N −= ぐq 城 派 第6図 (イ) (ロ)(/−)) 手続ネ甫正書(方式) %式% : 1、事件の表示 特願昭56−100845
”c”−2、発明の名称 メモリアクセス方式3
、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中1015番
地名称 (522)富士通株式会社 代表者 山 本 車 眞
2図と第5図はメモリプレーンによるメモリ空間の構成
例を示す図、第4図は本発明によるメモリアクセス方式
を示すブロック図、第5図は同図における選択回路の詳
細を示すブロック図、第6図はメモリプレーン識別デー
タのコード化の例を示す図である。 図において、ml ・m2・・・はメモリプレーン、C
は制御部、Sは選択回路、1はリード・ライトバス、2
.21.22はアドレスバス、6ttlテコーダ、4は
レジスター、5はマルチプレクサである。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔区 N −= ぐq 城 派 第6図 (イ) (ロ)(/−)) 手続ネ甫正書(方式) %式% : 1、事件の表示 特願昭56−100845
”c”−2、発明の名称 メモリアクセス方式3
、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中1015番
地名称 (522)富士通株式会社 代表者 山 本 車 眞
Claims (1)
- メモリ容量が一定で同じアドレス構成のメモリプレーン
を複数備え、各メモリプレーン内のアドレスを指定する
アドレスデータとメモリプレーンを識別するメモリプレ
ーン指定データとで各メモリプレーン毎に独立してアド
レス指定できると共に、これらのメモリプレーンが2次
元方向へ連続した1つのメモリ空間としてアドレス指定
することもできるように記憶されるメモリ装置において
、メモリプレーン選択レジスターを設けて、該レジスタ
ーには、各メモリプレーンを識別するデータを設定する
ピントを備え、レジスターからの選択信号によって指定
されたメモリプレーンのみを独立してアクセスし、後者
の連続アドレスデータでアドレス指定された場合は、連
続アドレスデータからアクセスすべきメモリプレーンを
解読するデコーダを備え、デコーダによる解読信号でメ
モリプレーンが選択されると共に、該連続アドレスデー
タが、デコーダで選択されたメモリプレーンに入力する
ように構成されたメモリアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10084581A JPS583172A (ja) | 1981-06-29 | 1981-06-29 | メモリアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10084581A JPS583172A (ja) | 1981-06-29 | 1981-06-29 | メモリアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS583172A true JPS583172A (ja) | 1983-01-08 |
Family
ID=14284648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10084581A Pending JPS583172A (ja) | 1981-06-29 | 1981-06-29 | メモリアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS583172A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5400293A (en) * | 1992-11-10 | 1995-03-21 | Oki Electric Industry Co., Ltd. | Method of setting addresses of memories |
-
1981
- 1981-06-29 JP JP10084581A patent/JPS583172A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5400293A (en) * | 1992-11-10 | 1995-03-21 | Oki Electric Industry Co., Ltd. | Method of setting addresses of memories |
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