JPH033318B2 - - Google Patents

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JPH033318B2
JPH033318B2 JP17095186A JP17095186A JPH033318B2 JP H033318 B2 JPH033318 B2 JP H033318B2 JP 17095186 A JP17095186 A JP 17095186A JP 17095186 A JP17095186 A JP 17095186A JP H033318 B2 JPH033318 B2 JP H033318B2
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Jee Ruuman Kureigu
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General Instrument Corp
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Publication of JPH033318B2 publication Critical patent/JPH033318B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、読出し専用記憶装置（ROM）に係
り、特に、マスク プログラム化可能なページ構
成を有す読出し専用記憶装置（以下、ROMと称
す）に関する。
［従来技術及びその問題点］ ROMは、データの記憶装置であり、スイツチ
やトランジスタなどの記憶ユニツトのマトリクス
配列により構成されている。その記憶ユニツト
は、その状態（ONかOFF、作動か非作動か）を
決定するために個々に呼出し、読取り可能になつ
ている。種々の周辺回路が、記憶装置を呼び出し
読み取るために必要である。これらの回路は、ア
ドレス信号入力回路、アドレス信号復号回路、デ
ータ移送回路を含む。
アドレス信号は、入力バツフアのアドレス入力
に並列に供給される。もし、例えばアドレス入力
信号が17ビツトで入力バツフアが17のアドレス入
力を有すとしたならば、アドレス信号の異なつた
ビツトを受けるためにその各々接続されている。
アドレス回路構成は、行（row）アドレス復号
器、列（column）アドレス復号器を含んでおり、
これらともに入力バツフア回路から並列入力を受
けるようになつている。これらの入力に応じて、
復号回路は、マトリクスから所定の記憶ユニツト
を選択する。
選択された記憶ユニツトは、電圧の高低によつ
て出力線に反映される状態を決定するために読出
される。各列の１つに対応する並列出力線は、出
力バツフア回路に接続されており、この回路は並
列出力信号をデータバスに順番に供給する。
データは、製造過程においてメモリ内にプログ
ラム化される。異なつた適用に対しては、メモリ
内に異なつたデータをプログラム化することが必
要であるので、情報をプログラム化するステツプ
を除いて、製造過程が所定の型のすべてのメモリ
にとつて同じであることが賢明なことである。
読出し専用記憶装置は、チツプ表面に層を形成
し、そしてその層の選択された部分をエツチング
する過程を経て、半導体チツプ上に形成される。
エツチングすべき部分は、公知の工程を用いて表
面をマスキングすることにより選択される。記憶
ユニツトマトリクスはマスクを用いてプログラム
化され、そしてこのように異なる情報をプログラ
ム化するために異なつたマスクが用いられる。情
報は、マトリクスの交差点に作動か非作動かの装
置を物理的に作ることによりメモリ内に記憶され
る。一度記憶されると、消去可能な電子的にプロ
グラム化できるメモリと異なり、紫外線を使つて
もまた各ユニツトを個々に消去することによつて
もまとめて変更することもできず、また、再プロ
グラム化することもできない。
異なるプログラムがなされた読出し専用記憶装
置の大量生産は、単に可能である。なぜなら、そ
の内部にプログラム化されるべき情報に関係な
く、メモリマトリクスの構造や周辺路構成が、所
定の型のすべてのメモリにとつて同じだからであ
る。さもなくば、異なつたプログラムのために異
なつた構造が開発されなければならず、製造費が
ひどく高価になつてしまう。
読出し専用記憶装置を設計する時、マトリクス
配列の形状と周辺回路構成の構造は、互換性があ
るように設計される。例えば、所定のサイズのマ
トリクス配列は、所定の方法で復号化されなけれ
ばならない所定数のアドレス入力が必要である。
もし、メモリマトリクスのサイズまたは配列構成
が変られるなら、それに対応してアドレス回路構
成と入力回路構成が変えられねばならない。
技術の進歩は、製造されるべきメモリの大容量
化につながる。容量の大きなメモリは、記憶装置
のより高密度に詰め込まれたマトリクス配列を有
しており、装置１個あたりの必要スペースが小さ
くなる。このようなマトリクス配列は、多数のア
ドレス入力を必要とする。例えば、配列の容量が
４倍になると２倍のアドレス入力が、通常必要と
なる。
もし、メモリ配列がサブ配列中に組織化でき、
これに応じてアドレスされるならば、容量を損失
することなくアドレス入力数を減少できる。例え
ば、4K配列の記憶装置は、10のアドレス入力
（列復号器用に５、行復号器用に５）が必要であ
る。16K配列の場合は、２倍のアドレス入力、総
計20のアドレス入力（列復号器用に10、行復号器
用に10）が通常必要となる。しかしながらも、も
し16K配列として４つの分離した4Kのサブ配列
（それぞれ個々にアドレス可能である）を考慮す
るならば、適正なサブ配列を選択するために単に
２数字コードと、このように２つのアドレス入力
が必要となる。このようにして、たつた12のアド
レス入力が必要となる（その内10は必要な列、行
を選択するためであり、２は選択された列、行を
提示するために必要なサブ配列を選択するためで
ある）。配列をサブ配列に分割することは、アド
レス入力の数を減少させることができる方法であ
る。
そのようなサブ配列は、記憶装置のブロツクや
バンクとして参照することができ、しかし周致な
産業にて非常にしばしば“ページ”と呼ばれてい
る。マトリクス配列をページに組織化する工程は
“ページ付け”と呼ばれている。種々のページ構
成を備えた随時書込み読出し記憶装置は知られて
いる。しかしながら、選択された特定のページ構
成は、利用できるアドレス入力に数に依存するの
で、逆に、異なつたメモリ設計と周辺回路構成に
は異なつたページ構成が必要とされる。
増加されたメモリ容量は、同一サイズのチツプ
において追加メモリが得られたことを意味する。
例えば、最新の8K読出し専用記憶チツプは、古
に4K読出し専用記憶チツプに置換が可能である。
しかしながら、固定数のアドレス入力を有す、前
に存在したシステムにおいて、もし高い容量のチ
ツプが前に使用されていたメモリに置換されるべ
きのとしたら、ページ付けされた記憶配列を含む
異なつてROW設計が必要となる。
固定数のアドレス入力を有す従来のシステムと
ともに使用できるように設計された大容量ROW
の好例は、1983年１月11日タイトル「バンク ス
イツチアブルー記憶システム」（Bank
Switchable Memory System）としてニールセ
ン（Nielsen）に許可された米国特許第4368515
号に開示されている。しかしながら、ニールセン
の回路は、各ページ付けに対して異なつた回路構
成を必要とする。このように、異なる数のアドレ
ス入力を有す、従来の異なつたシステムを使用す
るためには、異なつた回路が設計され、開発され
ねばならない。
半導体製造の見地よりすれば、非常に多くの可
能性ある応用に使用することができる単一読出し
専用記憶装置を設計し、製造することは利益があ
る。しかしながら、前に、各回路は、各ページ付
け配列構成とアドレス入力数に応じて個々に設計
され、開発されねばならなかつた。一般に、種々
の異なつたページ配列構成の選択された１つを供
給し、このように異なつた数のアドレス入力に適
応するために、マスクプログラム可能である単一
基本読出し専用メモリ回路の利用を通じ、本発明
はこの問題を解決する。これは、非常に費用の節
約となる。なぜなら、単に、適当なページ付けマ
スキングを利用することにより、同じ基本回路設
計を非常に多種類の応用に用いることができるか
らである。
増大された容量のメモリは、従来の種々のシス
テムに代用されるので、使用できる読取り専用記
憶装置の設計上ある種の問題が発生する。従来の
異なつたシステムは、異なつた数のアドレス入力
をもつている。アドレス入力の数は変えることが
できない。そのため、読出し専用記憶装置を、も
し従来の異なつたシステムに用いるならば、それ
は異なつた数のアドレス入力に適応できなければ
ならない。
各記憶配列構成は、所定の数のアドレス入力を
必要とする。もし、これら入力の全てが、システ
ムから正規の列、行アドレス入力により供給でき
るとしたならば、ページ付けは不要となる。しか
しながら、必要とされる数より少ない入力が、正
規のアドレス線を介してシステムから利用できる
ならば、ページアドレス信号が必要なようにペー
ジ付けが必要となる。ページアドレス信号に必要
とされるビツト数は、ページ構成に関係する。ペ
ージアドレス信号は、正規のアドレス入力には利
用できないので、ページアドレス信号をROMに
伝え、かつROM内で伝える他の何らかの通路が
必要となる。
本発明においては、ページアドレス信号はシス
テムのマイクプロセツサに源を発し、データバス
に供給される。コントール信号が存在する間、ペ
ージアドレス信号ビツトはデータバスから復号回
路構成へ伝えられる。
ページアドレス信号ビツトは一度受信される
と、これは指定されたページの任意の数の記憶装
置を読むために、読出し専用記憶装置内でアクセ
スタイムに等しい時間の間保存されなければなら
ない。そして、その後消去される。従来の読出し
専用記憶装置は、アドレス信号の一時記憶のため
の装置を有していない。
一般に、本発明は、ページ形状を規定するため
に、マスク プログラム可能な復号器を利用して
いる。マスク プログラム化可能な入力バツフア
回路は用されなかつた列、行アドレス信号通路を
ふさぐ（block）ために利用されている。ページ
アドレス信号はシステムにより発生され、データ
バスに供給される。この信号は、コントロール信
号の存在下で、入出力バツフア回路を介してデー
タバスから復号器へ伝達される。ページアドレス
信号は、随時書込み読出し記憶装置の形でラツチ
を使用することにより、復号器によつて一時的に
記憶される。
［発明の目的］ そこで、本発明の第１の目的は、固定数のアド
レス入力を有す従来のシステムに使用することが
できる、容量が増大されたROMを提供するにあ
る。
本発明の他の目的は、マスク プログラム可能
なページ配列構成を有す、容量が増大された
ROMを提供するにある。
本発明の他の目的は、マスク プログラム可能
なアドレス回路構成を含む、可変ページROMを
提供するにある。
本発明の他の目的は、選択された列、行アドレ
ス信号を断ち切るために、マスク プログラム可
能である入力バツフア手段を含む、可変ページ
ROMを提供するにある。
本発明の他の目的は、データバスに供給された
ページアドレス信号が、データ移送回路構成を介
してアドレス回路構成に伝達される、可変ページ
ROMを提供するにある。
本発明の他の目的は、ページアドレス信号を一
時的に記憶するための手段を含む、可変ページ
ROMを提供するにある。
本発明の他の目的は、相対的に製造費が安く、
従来の製造技術を利用して製造することができ
る、可変ページROMを提供するにある。
本発明の一面によると、ROMはデータ記憶手
段のマトリクス配列、アドレス入力手段、データ
バス手段を含んでいる。他の手段がアドレス信号
に応じて個々のデータ記憶手段にアドレスするた
めに、入力手段とマトリクスに対して操作できる
ように接続される。マトリクスに操作可能に接続
される手段は、アドレスされたデータ記憶手段か
らデータバス手段にデータを移送するために設け
られている。アドレス手段は、いくつかの配列構
成のうち選択された１つにマスク プログラム可
能なアドレス復号手段を有している。配列構成の
それぞれは、１以上のサブ配列のデータ記憶手段
を規定する。サブ配列のそれぞれは、アドレス信
号に応じて別々にアドレスすることができる。ア
ドレス信号は列、行アドレス信号とサブ配列アド
レス信号とを含む。サブ配列アドレス信号は、デ
ータバス上で受信される。データ移送手段は、コ
ントロール信号に応じて効果的で、データバス手
段とアドレス手段とを接作可能に接続するための
手段を含む。
入力手段は、列、行アドレス信号を受けるよう
になされたアドレス入力と、通常操作可能に入力
とアドレス手段とを接続する手段とを好ましくは
含む。入力手段は、複数の構成の１つにマスク
プログラム可能である。それぞれの構成は、アド
レス手段から、入力のうち選択されたものを断ち
切る。
アドレス手段は、更に、ページサブ配列アドレ
ス信号を記憶するための手段を含む。アドレス信
号記憶手段は、好ましくは、ラツチ手段を有す。
ラツチ手段は、好ましくは、随時書込み読出し記
憶装置を有す。
本発明の他の一面によると、アドレス入力手段
とアドレス手段とを有すROMが提供される。デ
ータ記憶手段のマトリクス配列が提供される。デ
ータ移送手段とデータバス手段とがまた提供され
る。アドレス手段は、操作可能にアドレス入力手
段をマトリクスとを接続する。データ移送手段
は、マトリクスとデータバス手段とを操作可能に
接続する。データ移送手段は、コントロール信号
に応答して効果的で、データバス手段上のアドレ
ス信号をアドレス手段に移送するためにデータバ
ス手段とアドレス手段とを操作可能に接続するた
めの手段を有す。
アドレス手段は、好ましくは、マスク プログ
ラム可能なアドレス信号復号手段を有している。
アドレス手段は、更にアドレス信号記憶手段を有
している。アドレス信号記憶手段は、好ましく
は、随時書込み読出し記憶装置を有している。ア
ドレス記憶手段は、操作可能に接続される。
アドレス信号復号手段は、異なる配列構成にプ
ログラム可能である。それぞれの配列構成は、ア
ドレス信号に応じて個々にアドレスで呼びだせる
１以上のサブ配列に、データ記憶手段を組織し
た。それぞれの配列構成は、好ましくは、データ
記憶手段を同じ大きさになされたサブ配列に組織
する。
アドレス入力手段は、好ましくは、複数のアド
レス入力と、通常操作可能に各入力とアドレス手
段とを接続する手段とを有す。この入力手段は、
異なつた配列構成にマスク プログラム可能であ
る。各配列構成は、アドレス手段から入力のうち
の選択されたものを断ち切る。
本発明の他の一面によれば、アドレス信号入力
手段とアドレス手段とを有すROMが提供され
る。データ移送手段とデータバス手段が提供され
るように、データ記憶手段のマトリクス配列が提
供される。アドレス手段は、入力手段とマトリク
スとの間を操作可能に接続する。データ移送手段
は、マトリクスとデータバス手段との間を操作可
能に接続する。アドレス手段は、好ましくは、ア
ドレス信号復号手段とを有している。アドレス信
号記憶手段は、アドレス信号復号手段のためにア
ドレス手段を受信して一時的に記憶するために、
操作可能に接続される。
データ移送手段は、好ましくは、データバス手
段とアドレス信号記憶手段とを操作可能に接続す
るための手段を有す。入力手段とアドレス信号記
憶手段とを操作可能に接続するための手段もまた
提供される。
アドレス信号記憶手段は、好ましくは、随時書
込み読出し記憶装置を形成するラツチ手段を有
す。アドレス信号復号手段は、異なつた配列構成
にマスク プログラム可能である部分を含んでい
る。各配列構成は、データ記憶手段を、アドレス
信号に応じて個々にアドレスで呼出せるサブ配列
に組織する。
これらの目的、そして以後明らかになる他の目
的にてらし、本発明は、以降の明細書に詳述され
添付クレームに引用されるように、添付図面と共
に説明される可変ページROMに関する。同一部
分には同一番号を付している。
［実施例］ 本発明は、記憶装置のマトリクス配列を周辺回
路構成とを含んだROM回路に関する。この周辺
回路構成は、アドレス回路構成とデータ移送回路
構成とを含む。ROM回路は、異なる固定数のア
ドレス入力を持つ各種の従来システム、例えば電
子ゲームと情報回復システム、にマスク プログ
ラミングを介して適応することができる。復号回
路と入力バツフア回路とを含むアドレス回路構成
は、従来のシステムに異なつた数のアドレス入力
を適応するために、マトリクス配列の種々のペー
ジ配列構成を規定するようにマスク プログラム
ができる。システムは、命令信号の存在下におい
て、データバスにページアドレス信号を与えるよ
うになされている。ページアドレス信号は、デー
タ移送回路構成を介して記憶装置に送られ、ここ
で使用期間中維持される。好ましくは、一時的記
憶装置は随時書込み読出し記憶装置（RAM）内
のラツチ回路を含む。
第１図、第２図、第３図は、３つの異なつたペ
ージ配列構成にマスク プログラムされた本発明
の回路のブロツク ダイアグラムを示す。すなわ
ち、おのおの128Kピットの８ページ、おのおの
256Kビツトの４ページ、1KKビツトの単一ペー
ジである。しかしながら、図示されたページング
構成は、多種類の異なつた可能性あるページング
構成の一例であり、本発明がこれに限定されるも
のでないことが理解される。これらのページング
構成は、説明の目的のためにのみ記載された。
各図面は、1KKビツトマトリクス配列の記憶
装置（一般的にはＡで示される）を含むような本
発明の回路を記載しており、好ましくは、CMO
シリコンゲート工程を用いて製造される。配列
は、その出力構成がプログラムできるように設計
される。ROM Ａはデータ移送回路（一般には
Ｂで示される）を介して８ビツトまたは16ビツト
出力言語のどちらも発生することがきる。これ
は、ROM Ａに接続されている。データ移送回
路Ｂは、出力バツフアを必要数含み、出力言語長
を制御する。データ移送回路Ｂは、データバス１
０に接続されている。データバス１０は、ROM
Ａから読出されたデータを、回路が用いられてい
るシステムのマスクプロセシング ユニツトに送
るように働く。データバス１０は、また、以下に
説明するように、システムのマイクロプロセシン
グ ユニツトにより発生されたページアドレス信
号のための入力のように機能する。
ROM Ａ内の記憶装置は、従来の行復号器１
２、従来の列復号器１４、マスク プログラム化
可能なページ復号器１６を含むアドレス回路によ
り読出される。行復号器１２は、例えばROM
Ａ内にて第１図中に０，１，２，３，４，５，
６，７で示されれる８つの128Kビツトページの
それぞれ並列に接続される10の出力を有す。同様
に、列復号器１４は、例えば、垂直方向に一列に
整列されたページを形成する列のセツトに並列に
接続される８つの出力を有す。
行復号器１２は、その入力を入力バツフア回路
（一般的にＣで示される）の出力から直接的に受
ける。列復号器１４は、ページ復号器１６からそ
の入力を受ける。このページ復号器は、随時書込
み読出し記憶装置（一般的にＤで示される）に順
番に接続されている。RAM Ｄは、データ移送
回路からページアドレス信号のビツトを受けるた
めに、その回路Ｂに並列線１８により接続されて
いる。このRAMは、また、入力バツフア回路Ｃ
の出力と、ゲート２０の出力とに接続されてい
る。ゲート２０は、入力機能復号回路（一般的に
はＥで示す）からの１入力としての命令信号
（書込み可能）を受ける。機能発生器Ｅの出力は、
また、復号器１６に接続されている。ゲート２０
の他の入力は、入力バツフア回路Ｃへの入力であ
るチツプ可能信号である。この入力バツフア
回路Ｃは、また、従来型のパワーダウン回路２２
に接続されている。ゲート２０は、ROM Ａの
選択されないページ内の記憶装置の全てを低電力
モードにしている。回路２２は、システム内の他
の回路の電力状態を制御する。
入力バツフア回路Ｃは、例えば、A0…A16で示
される17のアドレス入力を有す。それは、また、
チツブ可能信号を受けるため入力と、マイク
ロプロセシング ユニツトからの書込み可能信号
WEである命令信号を受けるための入力とを有
す。入力バツフア回路Ｃは、ページ構成に依存し
てアドレス入力A0…A16のうち選択されたものの
通路を阻止するためにマスク プログラム可能に
なつている。入力バツフア回路Ｃと復号器１６の
みが、ROM Ａのページ配列構成を規定するた
めにマスク プログラム可能になされる必要があ
る。他の全ての構成物は、ページ配列構成に関係
なく同一である。
入力機能復号器Ｅの出力は、チツプ選択回路
（一般的にＦで示される）に接続されており、こ
のチツプ選択回路は、データ移送回路Ｂに順番に
接続されている。このチツプ選択回路Ｆは、命令
信号の存在下において、データバス１０上の
ページアドレス信号がライン１８に伝えられるこ
とを許容するためにデータ移送回路Ｂを制御す
る。
第１図においてページ配列構成を得るために
は、それぞれ128Kビツトのメモリを持つ８つの
ページであり、復号器１６は従来の３：８復号器
を形成するためにマスク プログラムされてお
り、３つの入力は、ページアドレス信号（P0、
P1、P2）の３つのビツトであり、これらはデー
タバス１０上に存在し、データ移送回路Ｂを介し
て並列線１８によりRAM Ｄに伝えられる。
RAM Ｄは低速セツトアツプ／ホールドRAMで
ありページアドレス信号の一時的記憶を保証す
る。これら信号は、命令信号が存在している
間、システムによつて発生されている。RAM
Ｄは次の信号のエツジが生ずるまでページア
ドレス信号を維持する。信号とページアドレ
ス信号（P0、P1、P2）はこのシステムのマイク
ロプロセシングユニツトにより発生される。この
システム内では、本発明のROM回路が使用され
る。
入力バツフア回路Ｃは、A14、A15、A16で示さ
れる３つのアドレス入力の通路を阻止するように
マスク プログラム化されている。このように、
入力バツフア回路Ｃは、アドレス入力A0−A13の
みを復号器へ通す。アドレス入力A1−A10は行復
号器１２への入力として供給される。アドレス入
力A11−A13はRAM Ｄへの入力として供給され、
復号器１６を介して供えられこの復号器１６の出
力とともに列復号器１４への入力となる。列復号
器１４の出力は、適当なページと、そのページに
おける適当な列の選択を行なう。行復号器１２の
出力に関連して、選択されたページの適当な場所
にアクセスされ、その中のデータがデータ移送回
路Ｂに供給される。
各ページが256Kビツトを持つ４ページ配列構
成用に回路を変えるために、復号器１６は２つの
分離された従来の復号回路、１：２復号器１６
ａ、と２：４復号器１６ｂにマスク プログラム
化される。この場合、単に２ビツトのページアド
レス信号（P0、P1）が必要とされる。２ビツト
のページアドレス信号は、RAM Ｄを通つて、
２：４復号器１６ｂの入力として供給される。こ
の構成は第２図に示されている。
入力バツフア回路Ｃは、アドレス入力A15、
A16のみの通路阻止するためにマスク プログラ
ム化されている。先の例と異なり、アドレス入力
A14の通路は阻止されない。入力A0−A14は復号
器に伝えられ、A0−A10は行復号器１２へ供給さ
れ、A11−A14はRAM Ｄの入力として供給され
る。入力A14は、１：２復号器１６ａに伝えら
れ、そして０，１，２，３で示される４ページの
内の選択されたページのＡまたはＢセクシヨンを
選択するために使用される。復号器１６ａと１６
ｂの出力は、入力A11−A13を伴つて列復号器１
４の入力として供給される。復号器１４の出力
は、行復号器１２の出力と関連して、適当なペー
ジ、適当なページセクシヨン、適当な行、適当な
列のアクセスすべき場所を選択するために使用さ
れる。
第３図に示すように、本発明の回路は、1KK
ビツトを有す単一ページROMとして使用するた
めにマスク プログラム化することができる。す
べての場所を直接読出しできるので、任意のデー
タを読み出すのにページングは必要ない。この場
合、ページング信号はデータバス１０上に供給さ
れず、そして、このようにRAM Ｄには何も移
送されない。入力バツフアへのアドレス信号A0
−A16の全てが用いられ、そして全てが復号器へ
伝えられる。入力A0−A10は行復号器１２へ供給
され、入力A11−A16はRAM Ｄへ供給される。
RAM Ｄは作動せず、それは単に、入力A11−
A16を従来の３：８復号器１６に伝えるように機
能する。
入力A14、A15、A16は、復号器１６への３つの
入力を形成する。他の入力A11−A13は、復号器
１６の出力とともに、列復号器１４への入力とし
て供給される。列復号器１４は、行復号器１２と
関連して、所望される特定の記憶ユニツトを直接
に続出す。命令信号は、回路がページ付けの
ない標準ROMとして機能するので回路に何の効
果を与えない。
本発明の回路が、アドレス復号器と入力バツフ
ア回路を含む周辺回構成をマスク プログラム化
することにより種々の異なつたページ付けモード
に使用できることが期待される。アドレス復号器
は、従来の復号器の構成の選択された１つを形成
するためにマスクプログラム化される。入力バツ
フア回路構成は、選択されたアドレス入力通路を
阻止するためにマスクプログラム化される。これ
により、固定数のアドレス入力を有する種々の従
来型システムに本発明の回路を用いることが可能
となる。これは書込み可能命令が存在する際に、
必要なページアドレス信号をデータバス上に発生
するためにそのシステムを適用させることにより
可能である。
ページ配列構成をマスク プログラミングでき
ることの他に、本発明のROM回路は、データ移
送回路が、通常のデータ出力機能に加えて、ペー
ジアドレス信号のために入路を提供しそれを一時
記憶回路を介して復号器へ伝えている、という点
において独得である。ラツチの形態で、好ましく
は随時書込み読出し記憶装置の形態で一時記憶回
路が存在することは、ROM回路上においてそれ
自体新規である。なぜなら、従来のROM回路
は、一時的にアドレス信号を記憶するための設備
を持つていなかつたからである。特定のページ内
で種々の場所が読出されるのでページ選択が維持
できるように、そのような記憶装置は、本発明に
おいて必要となる。
本発明の単一の好ましい実施例のみ、ここに図
解の目的上開示されているが、それに多くの変
更、修正を加えることができる。特許請求の範囲
で規定されるように、それらの変更や修正の全て
は本発明の範囲内でなおされるものである。
【図面の簡単な説明】
第１図は、８ページ構成にマスク プログラム
化可能な本発明の可変ページ読出し専用記憶装置
を示すブロツク ダイアグラム、第２図は、４ペ
ージ構成にマスク プログラム可能な本発明の可
変ページ読出し専用記憶装置を示すブロツク ダ
イアグラム、第３図は、単一ページ構成にマスク
プログラム可能な本発明の可変ページ読出し専
用記憶装置を示すブロツク ダイアグラムであ
る。 ［主要部分の符号の説明］、データ記憶手段の
マトリクス配列……Ａ、データ移送回路……Ｂ、
入力バツフア……Ｃ、随時書込み読出し記憶装置
……Ｄ、データバス……１０、列復号器……１
２、行復号器……１４、ページ復号器……１６。

Claims (1)

  1. 【特許請求の範囲】 １ データ記憶手段のマトリクス配列（例えば
    Ａ）と；アドレス入力手段（例えばＣ）と；デー
    タバス手段（例えば１０）と；アドレス信号（例
    えばA0−A16、Ｐ）に応じて個々のデータ記憶手
    段をアドレスで呼出すために前記入力手段（例え
    ばＣ）とマトリクス（例えばＡ）とに操作可能に
    接続される手段（例えば１２，１４，１６，Ｄ）
    と；アドレスされた記憶手段からデータバス手段
    へデータを伝えるために前記マトリクスへ操作可
    能に接続される手段（例えばＢ）とを含む読出し
    専用記憶装置において、アドレス信号復号手段
    （例えば１６）はいくつかの配列構成のうち選択
    された１つにマスク プログラム化可能であり、
    前記各配列構成は、前記アドレス信号（例えば
    A0−A16）に応じて個々にアドレスできる１以上
    のサブ配列（例えば０，１，２，３，４，５，
    ６，７）を規定することを特徴とする読出し専用
    記憶装置。 ２ 前記アドレス信号（例えばA0−A16、Ｐ）は
    行アドレス信号（例えばA0−A10）と列アドレス
    信号（例えばA11−A16）と、サブ配列アドレス
    信号（例えばＰ）とを含み、サブ配列アドレス信
    号はデータバス手段（例えば１０）上で受信され
    ることを特徴とする特許請求の範囲第１項に記載
    の記憶装置。 ３ 前記データ移送手段（例えばＢ）は、コント
    ロール信号（例えば）に応じて有効であつて
    前記データバス手段（例えば１０）とアドレス手
    段（例えば１２，１４，１６）とを操作可能に接
    続するための手段を含むことを特徴とする特許請
    求の範囲第２項に記載の記憶装置。 ４ 前記列アドレス信号（例えばA0−A10）と行
    アドレス信号（例えばA11−A16）がアドレス入
    力手段（例えばＣ）に供給されることを特徴とす
    る特許請求の範囲第２項に記載の記憶装置。 ５ 前記アドレス入力手段（例えばＣ）は、前記
    行アドレス信号（例えばA0−A10）と列アドレス
    信号（例えばA11−A16）とを受信するようにな
    されたアドレス入力と、前記入力（例えばA0−
    A16）と前記アドレス手段（例えば１２，１４，
    １６，Ｄ）とを標準的に操作可能に接続するため
    の手段とを有し、前記入力手段（例えばＣ）は複
    数の配列構成の１つにマスク プログラム化が可
    能であり、前記各配列構成は、前記アドレス手段
    （例えば１２，１４，１６，Ｄ）から、前記アド
    レス入力（例えばA0−A16）の内の選択されたも
    のを切断することを特徴とする特許請求の範囲第
    ２項に記載の記憶装置。 ６ 前記アドレス手段（例えば１２，１４，１
    ６，Ｄ）が、前記サブ配列アドレス信号（例えば
    Ｐ）を記憶する手段（例えばＤ）を有することを
    特徴とする特許請求の範囲第２項に記載の記憶装
    置。 ７ 前記アドレス信号記憶手段（例えばＤ）がラ
    ツチ手段を有することを特徴とする特許請求の範
    囲第６項に記載の記憶装置。 ８ 前記アドレス信号記憶手段（例えばＤ）が、
    随時書込み読出し記憶装置を有することを特徴と
    する特許請求の範囲第６項に記載の記憶装置。 ９ アドレス入力手段（例えばＣ）と；アドレス
    手段（例えば１２，１４，１６，Ｄ）と；データ
    記憶手段のマトリクス配列（例えばＡ）と；デー
    タ移送手段（例えばＢ）と；データバス手段（例
    えば１０）とを有し、前記アドレス手段（例えば
    １２，１４，１６，Ｄ）が前記アドレス入力手段
    （例えばＣ）とマトリクス（例えばＡ）との間に
    おいて、操作可能に接続されており、前記データ
    移送手段（例えばＢ）が前記マトリクス（例えば
    Ａ）とデータバス手段（例えば１０）との間にお
    いて、操作可能に接続されている記憶装置におい
    て、前記データ移送手段（例えばＢ）は、コント
    ロール信号（例えば）に応じて有効であつ
    て、前記データバス手段とアドレス手段とを操作
    可能に接続するための手段（例えばＩ／Ｏ）を含
    み、前記データバス手段（例えば１０）上に存在
    するアドレス信号（例えばＰ）を前記アドレス手
    段（例えば１２，１４，１６，Ｄ）に伝えること
    を特徴とする読出し専用記憶装置。 １０ 前記アドレス手段（例えば１２，１４，１
    ６，Ｄ）がマスク プログラム化可能なアドレス
    信号復号手段（例えば１６）を有することを特徴
    とする特許請求の範囲第９項に記載の記憶装置。 １１ 前記アドレス手段（例えば１２，１４，１
    ６，Ｄ）が更にアドレス信号記憶手段（例えば
    Ｄ）を有することを特徴とする特許請求の範囲第
    １０項に記載の記憶装置。 １２ 前記アドレス信号記憶手段（例えばＤ）が
    随時書込み読出し記憶装置を有することを特徴と
    する特許請求の範囲第１１項に記載の記憶装置。 １３ 前記アドレス記憶手段（例えばＤ）が前記
    データ移送手段（例えば１０）に操作可能に接続
    されることを特徴とする特許請求の範囲第１２項
    に記載の記憶装置。 １４ 前記アドレス信号復号器（例えば１６）
    が、異なつた配列構成にマスク プログラム化可
    能であり、各配列構成は前記データ記憶手段を１
    以上のサブ配列（例えば０，１，２，３，４，
    ５，６，７）に組織化しており、サブ配列はアド
    レス信号（例えばA0−A16、Ｐ）に応じて個々に
    読出し出来るようになされていることを特徴とす
    る特許請求の範囲第１０項に記載の記憶装置。 １５ 前記各配列構成は、前記データ記憶手段
    （例えばＡ）を同一のサイズのサブ配列に組織化
    することを特徴とする特許請求の範囲第１４項に
    記載の記憶装置。 １６ 前記アドレス入力手段（例えばＣ）が、複
    数のアドレス入力（例えばA0−A16）と、前記各
    入力を前記アドレス手段（例えば１２，１４，１
    ６，Ｄ）に標準的に操作可能に接続するための手
    段とを有し、ここに前記アドレス入力手段（例え
    ばＣ）は異なる配列構成にマスク プログラム化
    可能であり、前記各配列構成は、前記アドレス入
    力（例えばA0−A16）の内から選択されたもの
    を、前記アドレス手段（例えば１２，１４，１
    ６，Ｄ）から切断することを特徴とする特許請求
    の範囲第９項に記載の記憶装置。 １７ アドレス入力手段（例えばＣ）と；アドレ
    ス手段（例えば１２，１４，１６，Ｄ）と；デー
    タ記憶手段（例えばＡ）のマトリクス配列と；デ
    ータ移送手段（例えばＢ）と；データバス手段
    （例えば１０）とを有し、前記データ移送手段
    （例えばＢ）が前記マトリクス（例えばＡ）とデ
    ータバス手段（例えば１０）との間において操作
    可能に接続されている記憶装置において、前記ア
    ドレス手段（例えば１２，１４，１６，Ｄ）が前
    記アドレス信号記憶手段（例えばＤ）とアドレス
    信号復号手段（例えば１６）とを含み、前記アド
    レス信号記憶手段（例えばＤ）は、前記アドレス
    信号復号手段（例えば１６）用のアドレス信号
    （例えばＰ）を受けて一時的に記憶するために操
    作可能に接続されていることを特徴とする読出専
    用記憶装置。 １８ 前記データ移送手段（例えばＢ）が、前記
    データバス手段（例えば１０）と前記アドレス信
    号記憶手段（例えばＤ）とを操作可能に接続する
    ための手段を有することを特徴とする特許請求の
    範囲第１７項に記載の記憶装置。 １９ 前記入力手段（例えばＣ）とアドレス信号
    記憶手段（例えばＤ）とを操作可能に接続するた
    めの手段を含むことを特徴とする特許請求の範囲
    第１７項に記載の記憶装置。 ２０ 前記アドレス信号記憶手段（例えばＤ）
    が、ラツチ手段を有することを特徴とする特許請
    求の範囲第１７項に記載の記憶装置。 ２１ 前記アドレス信号記憶手段（例えばＤ）
    が、随時書込み読出し記憶装置を有することを特
    徴とする特許請求の範囲第１７項に記載の記憶装
    置。 ２２ 前記アドレス信号復号手段（例えば１６）
    が、異なつた配列構成にマスク プログラム化可
    能な部分を有し、各配列構成は前記データ記憶手
    段（例えばＡ）をサブ配列に組織化し、これらの
    サブ配列は、前記アドレス信号に応じて個々に読
    出し可能になされていることを特徴とする特許請
    求の範囲第１７項に記載の記憶装置。
JP61170951A 1985-07-22 1986-07-22 読出し専用記憶装置 Granted JPS6265297A (ja)

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US757337 1985-07-22
US06/757,337 US4744053A (en) 1985-07-22 1985-07-22 ROM with mask programmable page configuration

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JPS6265297A JPS6265297A (ja) 1987-03-24
JPH033318B2 true JPH033318B2 (ja) 1991-01-18

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EP0210064A2 (en) 1987-01-28
EP0210064A3 (en) 1989-07-26
DE3688574D1 (de) 1993-07-22
EP0210064B1 (en) 1993-06-16
KR870001602A (ko) 1987-03-14
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