KR20020097037A - 데이터 기억 회로 및 데이터 처리 장치 - Google Patents

데이터 기억 회로 및 데이터 처리 장치 Download PDF

Info

Publication number
KR20020097037A
KR20020097037A KR1020020034979A KR20020034979A KR20020097037A KR 20020097037 A KR20020097037 A KR 20020097037A KR 1020020034979 A KR1020020034979 A KR 1020020034979A KR 20020034979 A KR20020034979 A KR 20020034979A KR 20020097037 A KR20020097037 A KR 20020097037A
Authority
KR
South Korea
Prior art keywords
data
bit
circuit
width
memory array
Prior art date
Application number
KR1020020034979A
Other languages
English (en)
Inventor
다께시따미유끼
Original Assignee
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽕덴끼 가부시끼가이샤 filed Critical 닛뽕덴끼 가부시끼가이샤
Publication of KR20020097037A publication Critical patent/KR20020097037A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits

Landscapes

  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)

Abstract

데이터 기억 장치를 위한 가변 폭 데이터 사이즈를 갖는 데이터 처리 장치 (100) 를 개시한다. 데이터 처리 장치 (100) 는 데이터 기억 회로 (201), 독출/기록 스위치 회로 (103), 어드레스 발생 회로 (104), 및 선택 신호 발생회로 (202) 를 구비할 수 있다. 데이터 기억 회로 (201) 는 하나 이상의 메모리 어레이 (112), 선택 회로 (211, 212), 독출 회로 (214), 및 기록 회로 (21)을 구비할 수 있다. 선택 회로 (211, 212) 는 제 1 모드에서 메모리 어레이 (112) 로부터 복수의 데이터 비트를 선택할 수 있고, 제 2 모드에서 메모리 어레이 (112) 로부터 복수의 데이터 비트의 N 배를 선택할 수 있다. 이와같이, 데이터 기억 회로 (201) 는 예를들어 서로 다른 데이터 폭을 갖는 프로세서에 의해 공유될 수 있다.

Description

데이터 기억 회로 및 데이터 처리 장치 {DATA STORING CIRCUIT AND DATA PROCESSING APPARATUS}
본 발명은 일반적으로 데이터 폭의 설정에 관련된 것으로서, 특히 데이터 기억 회로를 위해 입력 데이터 사이즈 폭의 N 배를 선택하는 것에 관한 것이다.
마이크로컴퓨터 등을 갖는 데이터 처리 시스템에서, 데이터 기억 회로는 중앙처리회로에 접속될 수 있다. 다양한 데이터 기억 회로는 램 (RAM), 롬(ROM), 등의 메모리 어레이를 포함할 수 있다. 데이터 기억 회로는 소정 데이터 폭을 갖는 데이터 값들을 저장할 수 있다. 중앙처리회로는 중앙처리유닛 (CPU) 일 수 있다. 중앙처리유닛 (CPU) 은 8 비트나 16 비트 등의 소정 데이터 폭을 갖는 데이터 값들을 처리할 수 있다.
일반적으로, 데이터처리장치를 구성할 때, 중앙처리유닛 (CPU) 과 데이터 기억 회로는 양쪽이 공통의 데이터 폭을 가질 수 있도록 접속될 수 있다. 그러나, 서로 다른 데이터 폭을 갖는 두 개의 중앙처리회로가 하나의 데이터 기억 회로 (예를들어, 데이터 버스를 경유하여) 에 접속될 경우, 데이터 기억 회로에 대한 대응 데이터 폭이 선택될 수 있다.
대응 데이터폭의 선택을 위한 종래의 데이터 처리 장치를 후속하는 도 5 와 6을 참조하여 설명한다.
대응 데이터 폭의 선택을 위한 종래의 데이터 처리 장치를 참조번호 500 으로 표시하여 설명한다. 종래의 데이터 처리 장치 (500) 는 제 1 데이터 기억 회로 (101), 제 2 데이터 기억 회로 (102), 독출/기록 스위치 회로 (103), 어드레스 발생회로 (104), 및 선택 신호 발생회로 (105) 를 구비한다.
제 1 데이터 기억 회로 (101) 과 제 2 데이터 기억 회로 (102) 는 각각 RAM 어레이나 EEPROM 어레이 (Electrically Promgrammable Read Only Memory Array) 를 포함할 수 있다. 메모리 어레이는 메모리 셀의 행과 열을 포함할 수 있다. 제 1 및 제 2 데이터 기억 회로 (101, 102) 는 데이터 값을 저장한다.
또한, 제 1 데이터 기억 회로 (101) 와 제 2 데이터 기억 회로 (102) 는 각각 8 비트 데이터 폭을 갖는 데이터 값들 DATA 7-0 과 DATA 15-8 을 수신한다. 제 1 및 제 2 데이터 기억 회로 (101, 102) 에 저장된 데이터 값들은, 독출/기록 스위치 회로 (103) 로부터 독출 신호 (RE) 의 수신시 독출될 수 있다. 제 1 데이터 기억 회로 (101) 나 제 2 데이터 기억 회로 (102) 를 도 6을 참조하여 보다 상세하게 설명한다.
독출/기록 스위치 회로 (103) 은 독출 인에이블 신호 READ_EN 과 기록 인에이블 신호 WRITE_EN 을 수신한다. 독출/기록 스위치 회로 (103) 는 기록 신호 WE 나 독출 신호 RE 를 선택적으로 활성화하고 제 1 데이터 기억 회로 (101) 와 제 2 데이터 기억 회로 (102) 로 출력한다. 독출/기록 스위치 회로 (103) 을 도 6 을 참조하여 보다 상세하게 설명한다.
어드레스 발생회로 (104) 가 제 1 데이터 기억회로 (101) 과 제 2 데이터 기억회로 (102) 에 접속된다. 어드레스 발생회로 (104) 는 제 1 데이터 기억 회로 (101) 와 제 2 데이터 기억 회로 (102) 의 메모리 어레이의 각각의 셀에 대하여 어드레스 AD15-0 을 발생시킨다. 일반적인 어드레스는 예를들어 16 비트이다.
제 1 데이터 기억회로 (101) 과 제 2 데이터 기억회로 (102) 는 어드레스 생성회로 (104) 로부터 어드레스 AD15-0 을 수신한다. 어드레스 AD15-0 은 메모리 어레이상의 대응 메모리 셀을 선택하도록 디코딩된다. 어드레스 AD15-0 는, 제 1 데이터 기억 회로 (101) 와 제 2 데이터 기억 회로 (102) 에 의해 READ_EN 이나 WRITE_EN 등의 인에이블 신호와 병렬로 수신될 수 있다.
선택 신호 발생회로 (105; selection signal generating circuit) 는 선택 신호 CS 를 제 1 데이터 기억 회로 (101) 및/또는 제 2 데이터 기억 회로 (102) 에 제공한다. 출력 CS_H 로부터의 선택 신호는 제 1 데이터 기억 회로 (101) 로 송신된다. 출력 CS_L 로부터의 선택 신호는 제 2 데이터 기억 회로 (102) 로 송신된다. 이와같이, 선택 신호 발생회로 (105) 는 제 1 데이터 기억 회로 (101) 및/또는 제 2 데이터 기억 회로 (102) 에서의 동작을 선택적으로 제어한다.
이하 도 6 을 참조하면, 독출/기록 스위치 회로를 포함하는 종래의 데이터 기억 회로를 도면 부호 600 으로 표시하여 설명한다. 종래의 데이터 기억 회로는 다수의 메모리 어레이 (112), X-디코더 (113) 와 Y-디코더 (114), 독출 회로 (116), 및 기록회로 (115) 를 구비한다.
메모리 어레이 (112) 는 다수의 메모리 셀 (111) 을 포함한다. 일반적으로, 종래의 데이터 기억 회로 (600) 상의 메모리 셀 (111) 은, 예를들어 2,048 ×32 의 레이아웃, 즉 2048 행과 32 열을 가질 수 있다. 각각의 메모리 셀 (111) 은 0000 내지 FFFF 범위의 어드레스 값을 가질 수 있다. 각각의 어드레스 값은 X 축 및 Y 축 표시 양쪽을 갖는 포인트 값 (point value) 에 대응할 수 있다. 본 실시예에서, 메모리 셀 (111) 은 어드레스 값에 의해 선택할 수 있는 메모리 셀 그룹이다. 각각의 메모리 셀 그룹 (111) 은 8 비트 데이터 값을 저장한다.
X-디코더 (113) 와 Y-디코더 (114) 는 메모리 어레이 (112) 상의 메모리 셀 (111) 을 선택하기 위하여 행과 열을 각각 활성화시킨다. X-디코더 (113) 와 Y-디코더 (114) 는 메모리 어레이 (112) 와 어드레스 발생회로 (104) 사이에 접속된다 (도 6).
X-디코더 (113) 와 Y-디코더 (114) 는 어드레스 발생회로 (104) 로부터 어드레스 값의 입력을 각각 수신하고, 그 입력을 X축 값과 Y 축 값으로 각각 디코딩한다. 그후, X-디코더 (113) 와 Y-디코더 (114) 는 대응 어드레스를 갖는 메모리 셀 (111) 을 선택하기 위해 셀 선택회로로, 행과 열을 활성화하는 디코딩된 신호를 출력한다.
또한, X-디코더 (113) 와 Y-디코더 (114) 는 선택 신호 발생회로 (105) 에 의해 발생된 선택 신호 CS 를 수신한다. 이와같이, 제 1 데이터 기억 회로 (101) 나 제 2 데이터 기억 회로 (102) 중의 하나는, 제 1 데이터 기억 회로 (101) 나 제 2 데이터 기억 회로 (102) 중의 하나를 선택하는 선택 신호, 및 선택된 데이터 기억 회로 (101, 102) 로부터의 메모리 셀 (111) 에 따라서 활성화될 수 있다.
예를들어, 도 5 의 어드레스 발생회로 (104) 는 어드레스 값을 발생시켜서, 제 1 또는 제 2 데이터 발생회로 (101, 102) 의 X-디코더 (113) 과 Y-디코더 (114) 에 제공한다. 예를들어, X-디코더 (113) 는 11 비트 값 AD[15:5] 를 수신하고,2048 개의 행중의 하나를 선택하기 위해 그 값을 디코딩한다. Y-디코더 (114) 는 32 열중의 하나를 선택하기 위하여 5 비트값 AD[4:0] 을 수신하여 디코딩한다. 따라서 대응하는 행과 열을 갖는 메모리 셀이 독출 및/또는 기록 동작 등을 위해 선택될 수 있다.
종래의 데이터 기억 회로 (600) 는 종래의 기록 회로 (115) 와 독출 회로 (116) 를 더 구비한다. 종래의 기록 회로 (115) 와 독출 회로 (116) 는 메모리 어레이 (112) 의 메모리 셀 (111) 로 각각 데이터를 기록하고, 그것으로부터 데이터를 독출한다. 기록 인에이블 신호 WRITE_EN 이나 독출 인에이블 신호 READ_EN 의 인에이블 여부에 따라서, 기록회로 (115) 나 독출 회로 (116) 는 기록명령 WE 나 독출명령 RE 를 수신한다. 따라서, 기록 또는 독출 동작이 활성화되며, 데이터 값들이 메모리 셀 (111) 로 기록되거나 그것으로부터 독출된다.
도 5 를 다시 참조하여 제 1 데이터 기억 회로 (101) 나 제 2 데이터 기억 회로 (102) 에 수행하는 독출/기록 동작은 기록/독출 스위칭 회로 (103) 에 의해 제어된다. 독출/기록 스위칭 회로 (103) 는 데이터 기억 회로를 제어하기 위하여 독출 또는 기록 신호 중의 하나를 출력할 수 있다. 제 1 데이터 기억 회로 (101) 이나 제 2 데이터 기억 회로 (102) 는 각각 8 비트폭의 데이터 값을 처리한다.
이상 종래의 데이터 기억 회로를 설명하였고, 이하 다양한 종래의 동작을 설명한다.
종래의 동작은 3 종류의 동작모드, 제 1 의 8 비트모드, 제 2 의 8 비트모드, 및 16 비트모드를 포함한다. 3 가지 동작 모드 각각은 서로다른 데이터 기억 회로와 관련된다.
제 1 의 8 비트 동작 모드는 단지 제 1 데이터 기억 회로 (101) 와 관련된다. 제 2 데이터 기억 회로는 관련되지 않는다. 8 비트폭의 데이터 값 DATA 7-0 은 제 1 데이터 기억 회로 (101) 에서 수신되고 처리된다.
제 2 의 8 비트 동작 모드는 단지 제 2 데이터 기억 회로 (102) 와 관련된다. 제 1 데이터 기억 회로 (101) 는 관련되지 않는다. 8 비트 폭의 데이터 값 DATA 15-8 은 제 2 데이터 기억 회로 (102) 에서 수신되고 처리된다.
16 비트 동작 모드는 제 1 데이터 기억 회로 (101) 와 제 2 데이터 기억 회로 (102) 양쪽과 관련된다. 양쪽 데이터 값 DATA 7-0 과 DATA 15-8 은 제 1 데이터 기억 회로 (101) 와 제 2 데이터 기억 회로 (102) 에서 동시에 수신되고 처리된다. 이와같이, 2 개의 8 비트 데이터 값 각각을 갖는 16 비트폭의 데이터 값은 2 개의 데이터 기억 회로에서 동시에 처리된다. 그결과, 16 비트 선택 출력이 발생될 수 있다.
예를들어, 서로 다른 데이터 폭을 갖는 2 개의 CPU 등이 동일한 메모리를 공유하는 경우, 이와 같은 복수의 데이터 폭의 사용이 필요하다. 예를들어, 제 1 CPU 는 8 비트 데이터 경로를 가질 수 있고, 제 2 CPU 는 16 비트 데이터 경로를 가질 수 있다.
그러나, 종래의 데이터 처리장치가 갖는 결점은, 8 비트 이상의 폭을 갖는 데이터 값이 처리될 경우에 명백하게 나타난다. 16 비트 폭의 데이터 값이 수신되는 경우, 개별 데이터 기억 회로는 16 비트 폭의 데이터 값을 처리하기에 충분하지 않다. 따라서, 16 비트폭의 데이터 값을 처리하기 위해서는 제 1 데이터 기억 회로 (101) 와 제 2 데이터 기억 회로 (102) 양쪽의 결합이 필요하다. 데이터 기억 회로 (101, 102) 양쪽의 병렬 사용은 데이터 처리회로의 복잡성과 비효율성을 증대시킨다. 또한, 데이터 기억 회로 (101, 102) 양쪽의 사용은 보다 넓은 공간을 이용하며 비용을 증대시킨다.
따라서, 보다 효율적으로 가변폭 데이터를 처리할 수 있는 데이터 처리장치를 달성하는 것이 바람직하다.
실시형태에 따르면, 데이터 처리 장치는 데이터 기억 회로, 독출/기록 스위치회로, 어드레스 발생회로, 및 선택 신호 발생회로를 구비할 수 있다. 종래의 데이터 처리 장치와는 달리, 제 1 실시형태에 따른 데이터 처리 장치는 하나의 데이터 기억 회로만 구비할 수 있다. 하나의 데이터 기억 회로는 하나 이상의 메모리 어레이, 선택 회로, 독출 회로, 및 기록회로를 구비할 수 있다. 선택 회로는 제 1 모드에서는 메모리 어레이로부터 복수의 데이터 비트를 선택하며, 제 2 모드에서는 메모리 어레이로부터 상기 복수의 데이터 비트의 N 배를 선택할 수 있다. 이와같이, 하나의 데이터 기억 회로는 예를 들어 서로 다른 데이터 폭을 갖는 프로세서들에 의해 공유될 수 있다.
실시형태의 일양태에 따르면, 데이터 처리 장치는, 제 1 모드에서는 메모리 어레이로부터 제 1 복수의 데이터 비트를 선택하며, 제 2 모드에서는 메모리 어레이로부터 상기 제 1 복수의 데이터 비트의 N 배를 선택하는 선택 회로를 구비할 수 있으며, 여기서 N 은 2 이상의 정수이다.
실시형태의 일양태에 따르면, 데이터 처리 장치는 반도체 장치상에 구비될 수 있다.
실시형태의 일양태에 따르면, 선택 회로는 적어도 제 1 복수의 데이터 비트를 수신하기 위한 데이터 버스에 결합되고, 제 1 및 제 2 프로세서에 결합될 수 있으며, 제 1 프로세서는 제 2 프로세서와는 다른 데이터 폭을 가진다.
실시형태의 일양태에 따르면, 데이터 처리장치는 데이터 기록회로를 더 구비하되, 이 데이터 기록회로는 복수의 디코드 신호를 수신하여, 제 1 모드에서는 메모리 어레이내의 제 1 복수의 데이터 비트를 저장하는 메모리 셀에 기록을 할 수 있다. 이 데이터 기록회로는 제 2 모드에서는 메모리 어레이내의 상기 제 1 복수의 데이터 비트의 N 배를 저장하는 메모리 셀에 기록을 할 수 있다.
실시형태의 일양태에 따르면, 데이터 처리장치는 데이터 독출 회로를 더 구비할 수 있다. 이 데이터 독출 회로는 복수의 디코드 신호를 수신하도록 결합되며, 제 1 모드에서는 메모리 어레이로부터 제 1 복수의 데이터 비트를 제공하고 제 2 모드에서는 메모리 어레이로부터 상기 제 1 복수의 데이터 비트의 N 배를 제공할 수 있다.
본 발명에 따르면, 데이터 처리장치는 복수의 열과 행의 메모리를 갖는 메모리 어레이, n 폭 논리레벨과 m 비트폭 논리레벨을 갖는 폭선택 신호를 발생시키는 폭선택 신호 발생 회로, 복수의 어드레스 비트를 수신하고 복수의 디코드 신호를출력하도록 결합된 셀 선택 회로; 및 복수의 디코드 신호를 수신하여, 폭 선택신호가 n 비트 폭 논리 레벨을 갖는 경우에는 n 비트 데이터를 메모리 어레이에 기록하고 폭 선택신호가 m 비트 폭 논리 레벨을 갖는 경우에는 m 비트 데이터를 메모리 어레이에 기록하는 데이터 기록회로를 구비하되, n 은 1 이상의 정수이고 m 은 n 보다 큰 정수이다.
실시형태의 일양태에 따르면, 셀 선택 회로는 복수의 선택기 회로 (selector circuit) 를 구비할 수 있으며, 각각의 선택기 회로는 폭 선택신 호를 수신하고 복수의 디코드 신호들중 2 개 이상의 신호를 제공하도록 결합된다.
실시형태의 일양태에 따르면, 복수의 선택기 회로들 중 각각의 선택기 회로는 선택 신호들과 폭 선택 신호에 기초하여 2 개 이상의 디코드 신호를 발생시킬 수 있으며, 선택기 회로들중 활성화된 회로는 폭 선택신호가 m 비트 논리 레벨을 갖는 경우에는 제 1 다수의 액티브 디코드 신호를 제공하고, 폭 선택 신호가 n 비트 논리 레벨을 갖는 경우에는 상기 제 1 다수의 n 비트 레벨 보다 적은 액티브 디코드 신호를 제공한다.
실시형태의 일양태에 따르면, 선택 신호는 적어도 복수의 어드레스 비트들중 제 1 및 제 2 어드레스 비트에 따라서 디코더에 의해 제공될 수 있다.
실시형태의 일양태에 따르면, 복수의 선택기 회로는, 복수의 어드레스 비트중 제 3 어드레스 비트에 따라서 선택 가능한 제 1 선택기 그룹과 제 2 선택기 그룹을 포함할 수 있다.
실시형태에 따르면, 데이터 처리 장치는, 복수의 디코드 신호를 수신하여,폭선택 신호가 n 비트 폭 논리 레벨인 경우에는 메모리 어레이로부터 n 비트 데이터를 독출하고, 폭선택 신호가 m 비트 논리 레벨인 경우에는 메모리 어레이로부터 m 비트 데이터를 독출하도록 결합된 데이터 독출 회로를 더 구비할 수 있다.
실시형태의 일양태에 따르면, 복수의 선택기 회로의 각각의 선택기 회로는 선택 신호들과 폭 선택 신호에 기초하여 2 개 이상의 디코드 신호를 발생시킬 수 있고, 활성화된 선택기 회로는 폭 선택 신호가 m 비트 논리 레벨을 갖는 경우에는 제 1 다수의 액티브 디코드 신호를 제공하고, 폭 선택신호가 n 비트 논리 레벨을 갖는 경우에는 제 1 다수보다 적은 액티브 디코드 신호를 제공한다.
실시형태의 일양태에 따르면, 데이터 처리 장치는 독출 기능이나 기록 기능으로 스위칭하는 독출/기록 스위치 회로를 더 구비할 수 있다.
실시형태의 다른 양태에 따르면, 어드레스 발생 회로는 복수의 어드레스 비트를 제공할 수 있다.
실시형태에 따르면, 데이터 처리 장치는, 복수의 행과 열의 메모리를 갖는 메모리 어레이, n 비트 폭 논리 레벨과 m 비트폭 논리레벨을 갖는 폭선택 신호를 발생시키는 폭 선택 신호 발생회로, 복수의 어드레스 비트를 수신하고 복수의 디코드 신호를 출력하도록 결합된 셀 선택 회로; 및 복수의 디코드 신호를 수신하며, 폭 선택 신호가 n 비트 폭 논리 레벨을 갖는 경우에는 n 비트 데이터를 메모리 어레이로부터 독출하고, 폭 선택 신호가 m 비트 논리 레벨을 갖는 경우에는 m 비트 데이터를 메모리 어레이에 독출하도록 결합된 데이터 독출 회로를 구비한다.
실시형태의 일양태에 따르면, 셀 선택회로는 복수의 선택기 회로를 구비하며, 각각의 선택기 회로는 폭 선택 신호를 수신하고 2 개 이상의 디코드 신호를 제공하도록 결합된다.
실시형태의 일양태에 따르면, 선택 신호는 복수의 어드레스 비트중의 적어도 제 1 및 제 2 어드레스 비트에 따라서 디코더에 의해 제공될 수 있다.
실시형태의 일양태에 따르면, 데이터 처리장치는 반도체 장치상에 구비될 수 있다.
실시형태의 일양태에 따르면, 복수의 선택기 회로는 복수의 어드레스 비트들 중의 제 3 어드레스 비트에 따라서 선택 가능한 제 1 선택기 그룹과 제 2 선택기 그룹을 구비할 수 있다.
실시형태의 일양태에 따르면, 데이터 처리 장치는 복수의 디코드 신호를 수신하여, 폭 선택 신호가 n 비트 폭 논리 레벨을 갖는 경우에는 n 비트 데이터를 메모리 어레이에 기록하고, 폭 선택신호가 m 비트 논리 레벨을 갖는 경우에는 m 비트 데이터를 메모리 어레이에 기록하도록 결합된 데이터 기록장치를 더 구비한다.
실시형태의 일양태에 따르면, 데이터 처리 장치는 독출기능이나 기록기능으로 스위칭하는 독출/기록 스위치 회로를 더 구비할 수 있다.
실시형태의 다른 양태에 따르면, 폭 선택신호는 m 비트 논리 레벨과 n 비트 논리 레벨을 가질 수 있고, m 은 n 의 정수배일 수 있다.
도 1 은 일실시형태에 따른 데이터 처리 장치의 블록도.
도 2 는 일실시형태에 따른 데이터 기억 회로의 블록도.
도 3 은 일실시형태에 따른 제 1 및 제 2 Y-디코더를 구비하는 셀 선택회로의 블록도.
도 4 는 일실시형태에 따른 기록 회로의 블록도.
도 5 는 대응 데이터 폭의 선택을 위한 종래의 데이터 처리 장치의 블록도.
도 6 은 종래의 데이터 기억 회로 및 독출/기록 회로의 블록도.
* 도면의 주요부분에 대한 부호의 설명*
100: 데이터 처리 장치 103: 독출/기록 스위치 회로
104: 어드레스 발생 회로 112: 메모리 어레이
113: X-디코더 114: Y-디코더
201: 데이터 기억 회로 202: 선택 신호 발생 회로
211: 제 1 Y-디코더 212: 제 2 Y-디코더
213: 기록 회로 214: 독출 회로
이하, 다수의 도면을 참조하여 본 발명의 다양한 실시형태를 설명한다. 이 실시형태들은 가변 데이터 폭을 제공하는 장치와 방법을 설명한다.
이하, 도 1 을 참조하면, 제 1 실시형태에 다른 데이터 처리 장치를 참조 번호 100 으로 표시하여 설명한다. 데이터 처리장치 (100) 는 데이터 기억 회로 (201), 독출/기록 스위치 회로 (103), 어드레스 발생회로 (104), 및 선택 신호 발생회로 (202) 를 구비할 수 있다. 종래의 데이터 처리장치와는 달리, 제 1 실시형태에 따른 데이터 처리장치 (100) 는 하나의 데이터 기억 회로 (201) 를 구비할 수 있다.
데이터 기억 회로 (201) 는 RAM 어레이나 EEPROM 등을 각각 포함할 수 있다. 메모리 어레이는 메모리 셀의 행과 열들을 포함하며, 데이터 값을 저장할 수 있다. 또한, 데이터 기억 회로 (201) 는 8 비트폭이나 16 비트폭을 갖는 데이터 값을 입출력할 수 있다. 데이터 기억 회로 (201) 에 저장된 데이터 값은 독출/기록 스위치 회로 (103) 으로부터 독출 인에이블 신호 RE 나 기록 인에이블 신호 WE 의 수신시 독출 및/또는 기록에 대해 이용가능하다. 데이터 기억 회로 (201) 는 도 2 를 참조하여 보다 상세하게 설명한다.
독출/기록 스위치 회로 (103) 는 독출 인에이블 신호 READ_EN 및/또는 기록 인에이블 신호 WRITE_EN 을 수신하고 그들중 하나를 출력할 수 있다. 따라서, 독출/기록 스위치 회로 (103) 는 수신될 수 있는 인에이블 신호의 유형에 따라서, 데이터 기억 회로 (201) 로부터 데이터값을 선택적으로 기록 및/또는 독출할 수 있다. 독출/기록 스위치 회로 (103) 는 도 2 를 참조하여 보다 상세하게 설명한다.
어드레스 발생회로 (104) 는 데이터 기억 회로 (201) 에 접속될 수 있다.어드레스 발생 회로 (104) 는 데이터 기억 회로 (201) 에 위치한 메모리 어레이의 각각의 셀이나 엔트리를 위한 어드레스를 발생시킬 수 있다. 일반적인 어드레스는, 예를들어 16 비트 사이즈일 수 있다. 데이터 기억 회로 (201) 는 어드레스 발생회로 (104) 로부터 어드레스를 수신하고 메모리 어레이 상의 대응 메모리 셀을 선택할 수 있다. 어드레스 발생 회로 (104) 로부터 출력된 어드레스는 데이터 기억 회로 (201) 에 의해 독출 인에이블 RE 및/또는 기록 인에이블 WE 등의 인에이블 신호와 병렬로 수신될 수 있다.
선택 신호 발생회로 (202) 는 선택 신호 SEL 을 발생시키고, 데이터 기억 회로 (201) 에 입력할 수 있다. 종래의 데이터 처리장치와는 달리, 선택 신호 발생회로 (202) 는, 8 비트 모드와 16 비트 모드사이의 데이터 동작 모드를 구별 (지정) 하기 위하여 선택신호 SEL 을 발생시킬 수 있다. 8 비트 데이터 값이 수신되는 경우, 하이 논리 레벨을 갖는 선택 신호 SEL 가 처리 동작이 8 비트 모드인 것을 지시하는 출력으로서 발생될 수 있다. 반면에, 16 비트 데이터 값이 수신되는 경우, 로우 논리 레벨을 갖는 선택 신호 SEL 은 처리 동작이 16 비트 모드인 것을 지시하는 출력으로서 발생될 수 있다. 이와같이, 8 비트 모드와 16 비트 모드간의 스위칭은 선택 신호 SEL 에 의해 제어될 수 있다.
종래의 데이터 처리 장치와는 달리, 선택 신호 발생 회로 (202) 는 희망 동작 모드로 스위칭할 수 있는 제어 신호 SEL 을 출력하여, 데이터 기억 회로 (201) 에서의 동작을 선택적으로 제어할 수 있다. 또한, 단지 하나의 데이터 기억 회로 (201) 가 입력 데이터의 서로 다른 폭을 갖는 데이터 값을 처리하기 위해 사용될 수 있다.
이하, 도 2 를 참조하면, 실시형태에 따르면 데이터 기억 회로를 참조번호 200 으로 나타내어 설명한다. 데이터 기억 회로 (200) 은 도 1에서 데이터 기억 회로 (201) 로서 이용될 수 있다.
데이터 기억 회로 (200) 는, 하나 이상의 메모리 어레이 (112), X-디코더 (113) 를 구비하는 셀 선택 회로, 제 1 Y-디코더 (211), 제 2 Y-디코더 (212), 및 기록 회로 (214) 를 구비할 수 있다. 종래의 데이터 기억 회로와는 달리, 일실시형태에 따른 데이터 기억 회로 (200) 는 추가적인 제 2 Y-디코더 (212) 를 구비할 수 있다.
메모리 어레이 (112) 는 다수의 메모리 셀 (111) 을 구비할 수 있다. 일반적으로, 메모리 어레이 (112) 상의 메모리 셀 (111) 은 2,048 ×32 의 레이아웃, 즉 2048 행과 32 열을 가질 수 있다. 각각의 메모리 셀 (111) 은, 예를들어 0000 내지 FFFF 범위의 유일한 어드레스 값을 가질 수 있다. 각각의 어드레스값은 X 축과 Y 축 표시 양쪽을 갖는 포인트값에 대응할 수 있다. 메모리 셀 (111) 로서 나타내었지만, 메모리 셀 (111) 은 예를들어 8 개의 개별 메모리 셀을 포함할 수 있고, 따라서 8 비트 데이터 값을 저장할 수 있다.
X-디코더 (113) 는 메모리 어레이 (112) 상의 메모리 셀 (111) 의 하나의 행을 선택할 수 있다. X-디코더 (113) 는 메모리 어레이 (112) 와 어드레스 발생회로 (104) 사이에 접속될 수 있다.
X-디코더 (113) 는 어드레스 발생 회로 (104) 로부터 어드레스 값의 입력을수신하며, 그 입력값을 디코딩하여 행을 선택할 수 있다. 셀 선택회로의 일부분으로서, X-디코더 (113) 는 행 어드레스에 따라서 메모리 셀 (111) 의 행을 선택할 수 있다.
X-디코더 (112), 제 1 Y-디코더 (211), 제 2 Y-디코더 (212) 에 의해 디코딩된 어드레스 값들은 데이터 처리 동작동안 서로 다른 시간에 발생될 수 있다.
셀 선택회로는 제 1 Y-디코더 (211) 과 제 2 Y-디코더 (212) 를 구비할 수 있다. 제 1 -Y 디코더 (211) 과 제 2 Y-디코더 (212) 는 메모리 어레이 (112) 상의 메모리 셀 (111) 에 대하여 디코딩된 열 어드레스값을 발생시킬 수 있다. 제 1 Y-디코더 (211) 과 제 2 Y-디코더 (212) 는 메모리 어레이 (112) 와 어드레스 발생 회로 (104) 사이에 접속될 수 있다. 또한, 제 1 Y-디코더 (211) 와 제 2 Y-디코더는 복수의 메모리 셀을 선택하고 스위칭하기 위한 복수의 스위치 회로에 접속될 수 있다.
제 1 Y-디코더 (211) 과 제 2 Y-디코더 (212) 는 어드레스 발생회로 (104) 로부터 어드레스를 수신하고, 열 디코드 신호를 제공하기 위해 수신된 어드레스를 디코딩한다. 따라서, 메모리 셀 (111) 의 열이 선택될 수 있다. 따라서, 메모리 셀은, X-디코더 (113) 과 Y-디코더 (211, 212) 에 의해 각각 디코딩되고 활성화된 행과 열에 의해 위치가 정해질 수 있다.
종래의 접근방법과는 달리, 본 발명의 일실시형태에 따른 데이터 기억 회로내의 제 2 Y-디코더 (212) 는 선택 신호 발생회로 (202) 로부터 선택 신호 SEL 을 수신할 수 있다. 제 1 및 제 2 Y-디코더 양쪽 (211, 212)은 디코드 열 신호를발생시키는 것과 관련된다. 제 2 Y-디코더 (212) 와 그 동작은 도 3 과 관련하여 보다 상세하게 설명한다.
특정한 구성에서, 메모리 셀 (111) 은 행 어드레스와 열 어드레스 성분 양쪽을 갖는 어드레스 값을 가질 수 있다. 어드레스 발생회로 (104) 로부터 어드레스를 수신시, X-디코더 (113) 는 16 비트 어드레스 비트 "AD [15,0]" 의 하위차수인 11 비트 어드레스 값 "AD [15:5]" 를 2048 의 (211) 디코딩된 값으로 디코딩할 수 있다.
데이터 기억 회로 (200) 는 기록 회로 (213) 와 독출 회로 (214) 를 더 구비할 수 있다. 기록 회로 (213) 와 독출 회로 (214) 는 메모리 어레이 (112) 에 데이터를 기록하거나 그것으로부터 데이터를 독출할 수 있다. 기록 인에이블 신호 WRITE_EN 이나 독출 인에이블 신호 READ_EN 의 활성화 여부에 따라서, 기록 회로 (213) 나 독출 회로 (214) 는 메모리셀 (111) 로 데이터를 기록하거나 그것로부터 데이터를 독출하도록 활성화될 수 있다.
이하 도 3 을 참조하면, 일실시형태에 따른 제 1 및 제 2-Y 디코더를 구비하는 셀 선택 회로를 참조번호 (300) 로 나타내어 설명한다. 셀 선택 회로 (300) 는 제 1 Y-디코더 (211) 과 제 2 Y-디코더 (212) 를 구비할 수 있다. 종래의 접근방법과는 달리, 셀 선택 회로 (300) 는 수신된 데이터 값의 데이터 폭에 따라서, 메모리 셀의 하나 이상의 열을 선택적으로 활성화시킬 수 있는 추가적인 제 2 Y-디코더 (212) 를 구비할 수 있다.
제 1 Y-디코더 (211) 는 16 개의 선택 신호 YS0-15 를 출력할 수 있다. 16 개의 선택 신호는 8 개의 그룹으로 분할될 수 있다. 선택 신호의 각각의 그룹은 인접 선택신호들의 쌍을 포함할 수 있다. 각각의 선택 신호 YS0-15 는 제 2 Y-디코더 (212) 에 제공될 수 있다.
예를들어, 제 1 선택신호 그룹은 선택 신호 YS0-YS1 을 포함할 수 있다. 제 1 선택신호 YS0 는 제 2 Y-디코더 (212) 에 제공될 수 있다. 제 2 선택 신호 YS1 은 제 2 Y 디코더 (212) 에 제공될 수 있다. 각각의 선택 신호 그룹은 하위 선택 신호와 상위 선택 신호를 포함할 수 있다. 예를들어, 제 1 선택 출력그룹, 선택신호 YS0 는 하위 선택 신호로 간주될 수 있고, 선택 신호 YS1 은 상위 선택 신호로 간주될 수 있다.
제 1 Y-디코더 (211) 는 데이터 어드레스값을 수신하고, 디코딩된 데이터 어드레스 값 (선택 출력) 을 제 2 Y-디코더 (212) 에 출력할 수 있다. 특정실시형태에서, 제 1 Y-디코더 (211) 는 4 비트의 데이터 어드레스 값, AD[3:0] 을 수신할 수 있다. 데이터 어드레스 AD[3:0] 는 16 개의 비트 인자 (factor) 들로 더 디코딩될 수 있다. 그후, 제 1 Y-디코더 (211) 는 디코딩된 16 개의 비트 인자들을 16 개의 선택 출력들상의 제 2 Y-디코더 (212) 로 출력할 수 있다. 여기서, 16 비트 인자 (선택신호 YS0 내지 YS15) 중의 단지 하나가 수신된 어드레스 값 AD[3:0] 에 따라서 활성화가 될 수 있다.
위에서 제 1 Y-디코더 (211) 를 설명하였고, 이하 제 2 Y-디코더 (212) 를 설명한다.
제 2 Y-디코더 (212) 는 16 개의 바이트 선택기 (215(0-15)) 를 포함할 수 있다. 16 개의 바이트 선택기 (215(0-15)) 는 메모리 어레이 (112) 에 접속될 수 있다. 제 2 Y-디코더 (212) 는 제 1 Y-디코더 (211) 로부터 수신한 데이터 값을 셀 메모리 (112) 로 32 바이트 선택 신호 BS0-BS31 을 통해 출력할 수 있다.
16 바이트 선택기 (215(0-15)) 는 2 그룹으로 분할될 수 있다. 바이트 선택기의 각각의 그룹은 8 개의 바이트 선택기들 (215(0-7)) 이나 (215(8-15)) 를 가질 수 있다. 8 개의 바이트 선택기들 (215-0 내지 215-7) 의 제 1 그룹은 제 5 어드레스 비트 제어 신호 AD[4] 에 의해 제어될 수 있다. 또한, 제 5 어드레스 비트 제어신호 AD[4] 는 인버터 (216) 에 의해 제공된 인버트된 신호 AD[4]' 을 통하여 제 2 그룹의 8 개의 바이트 선택기들 (215-16 내지 215-31) 을 제어할 수 있다.
각각의 바이트 선택기 (215) 는 선택 입력 세트와 선택 출력 세트를 포함할 수 있다. 값들은 제 1 Y-디코더 (211) 로부터 각각의 바이트 선택기 (215) 로 선택 입력 세트에서 수신될 수 있다. 선택 출력의 세트에서, 각각의 바이트 선택기 (215) 로부터의 출력 선택 어드레스 값이 제공되어 메모리 어레이 (112) 상의 메모리 셀 (111) 의 선택이 가능하게 된다.
선택 입력 세트는, 5 개의 입력, 선택 신호 입력 SEL, 제 5 비트 어드레스 입력 AD[4], 상위 선택 입력 YS_H, 하위 선택 입력 YS_L, 및 선택 입력 YS 를 포함할 수 있다.
바이트 선택기 (215-0 내지 215-15) 는 선택 입력 YS 에서 선택 신호 (YS0내지 YS15) 를 수신한다. 선택 입력 YS 는 16 비트 동작 모드에서 인에이블될 수 있다. 선택 입력 YS 는 선택 신호 (YS0 내지 YS15) 를 수신할 수 있다. 16 비트 동작 모드에서, 선택 입력 YS 에서 수신한 선택 신호 (YS0 내지 YS15) 는 양쪽 바이트 선택 출력 BS_L 과 BS_H 로 출력될 수 있다. 8 비트 동작모드에서, 선택 입력 YS 는 디스에이블될 수 있다.
제 1 바이트 선택기 그룹내의 각각의 바이트 선택기 (215-0 내지 215-7) 는 선택 신호 그룹 (YS0-YS1 내지 YS14-YS15) 을 각각 수신할 수 있다. 각각의 바이트 선택기 (215-0 내지 215-7) 에 대하여, 각각의 하위 선택 신호 (YS0, YS2,..., YS14) 는 하위 선택 입력 YS_L에서 수신되며, 각각의 하위 선택 신호 (YS1, YS3,..., YS14) 는 상위 선택 입력 YS_H 에서 수신될 수 있다.
마찬가지로, 제 2 바이트 선택기 그룹내의 각각의 바이트 선택기 (215-8 내지 215-15) 는 선택 신호 (YS0-YS1 내지 YS14-YS15) 그룹을 각각 수신할 수 있다. 각각의 바이트 선택기 (215-8 내지 215-15) 에 대하여, 개별 하위 선택 신호 (YS0, YS2, ..., YS14) 는 하위 선택 입력 YS_L에서 수신될 수 있고, 개별 상위 선택 신호 (YS1, YS3, ..., YS14) 는 상위 선택 입력 YS_H 에서 수신될 수 있다.
각각의 바이트 선택기 (215) 는 바이트 선택 출력 (BS_L 과 BS_H)를 제공할 수 있다. 각각의 바이트 선택기 (215) 는 바이트 선택 출력 (BS_L 과 BS_H) 에 따라서 메모리 셀의 열들의 쌍을 선택하도록 접속될 수 있다. 바이트 선택 출력 BS_L 은, 예를들어 메모리 어레이 (112) 의 메모리 셀의 짝수열을 선택할 수 있다. 바이트 선택 출력 BS_H 는, 예를들어 메모리 어레이 (112) 의 메모리 셀의 홀수열을 선택할 수 있다. 바이트 선택 출력 (BS_L 과 BS_H) 에 의해 선택 가능한 메모리셀의 짝수열과 홀수열은 예를들어 인접 열들일 수 있다.
8 비트 동작 모드에서, BS_L 이나 BS_H 중의 하나는 액티브 상태일 수 있다. 선택 입력 YS_H 에서 수신한 선택 신호는 활성화된 바이트 선택기 (215) 에서 바이트 선택 신호 (BS_H) 로서 출력될 수 있다. 선택 입력 YS_L 에서 수신한 선택 신호는 활성화된 바이트 선택기 (215) 에서 바이트 선택 신호 BS_L 로서 출력될 수 있다.
16 비트 동작 모드에서, 바이트 선택 신호 BS_L 과 BS_H 양쪽은 선택 입력 YS 에서 수신한 데이터 값에 대한 선택 출력으로서 기능한다.
이하, 제 1 Y-디코더 (211), 및 제 2 Y-디코더 (212) 의 제 1 바이트 선택기와 관련된 동작의 특정 실시예를 설명한다.
제 1 바이트 선택기 (215-0) 는 선택 신호 입력 SEL, 제 5 비트 어드레스 입력 AD[4], 하위 선택 입력 YS_L, 상위 선택 입력 YS_H, 및 선택 입력 YS 를 포함하는 5 개의 선택 입력을 포함할 수 있다. 제 1 바이트 선택기 (215-0) 는 홀수열과 짝수열의 메모리셀에 접속될 수 있는 2 개의 선택 신호 BS_L 과 BS_H 를 포함할 수 있다. 유사하게, 제 2 바이트 선택기 (215-1) 는 홀수열과 짝수열 메모리 셀에 접속될 수 있는 2 개의 선택 출력 BS2 와 BS3 를 포함할 수 있다. 홀수 및 짝수열은 예를들어 인접열들일 수 있다.
각각의 바이트 선택기 (215) 는 선택 신호 입력 SEL 을 수신한 수 있다. 선택 신호 입력 SEL 은 선택 신호 발생 회로 (202) 에 의해 발생되고, 각각의 바이트 선택기 (215) 에 예외없이 인가될 수 있다. 선택 신호 입력 SEL 은 동작이 모든 바이트 선택기 (215) 에서 8 비트 모드나 16 비트 모드일지를 제어할 수 있다.
제 5 비트 어드레스 입력 AD[4] 는 어드레스가 제 5 비트 값을 갖는지를 결정할 수 있다. 제 5 비트 어드레스는 "0" 또는 "1" 일 수 있다.
8 비트 모드에서, 하위 선택 입력 YS_L 은 YS0 로부터 제 1 선택 입력을 수신하고, 그것을 제 1 바이트 선택기 (215-0) 내의 하위 선택 입력으로 출력할 수 있다. 유사하게, 상위 선택 입력 YS_H 는 제 1 Y-디코더 (211) 의 제 2 선택 입력 YS1 으로부터 선택 입력을 수신하며, 그것을 제 1 바이트 선택기 (215-0) 내의 상위 선택 출력 BS_H 로 출력할 수 있다.
따라서, 하위 선택 출력 BS_L 은 메모리 어레이 (112) 내의 메모리 셀의 짝수열 0 을 선택할 수 있다. 선택 출력 BS0 는 메모리 셀의 짝수열 0 를 선택할 수 있다. 상위 선택 출력 BS_H 는 메모리 셀 (0-1) 쌍에서 메모리 셀의 홀수열 1 을 선택하여 선택 출력 신호 BS1 을 메모리 셀 1 로 출력할 수 있다.
이하, 제 1 Y-디코더 (211), 및 제 2 Y-디코더 (212) 의 8th바이트 선택기와 관련되는 동작의 다른 특정 실시예를 설명한다.
8th바이트 선택기 (215-7) 는 선택입력과 선택 출력의 세트를 포함할 수 있다. 선택 입력은, 16 비트 데이터 값을 수신할 수 있는, 선택 신호 입력 SEL, 제 5 비트 어드레스 입력 AD[4], 하위 선택 입력 YS_L, 상위 선택 입력 YS_H, 및선택입력 YS 를 포함할 수 있다. 8th바이트 선택기 (215-7) 는 메모리 셀의 짝수열 (14) 과 메모리 셀의 홀수열 (15) 에 접속될 수 있는 선택 출력 BS_L 과 BS_H 를 구비할 수 있다.
입력 AD[4] 는 제 5 비트 어드레스 값을 제공할 수 있다. 제 5 비트 어드레스 입력 AD [4] 는 바이트 선택기 (215-0 내지 215-7) 에서 수신한 것과 동일할 수 있다. 그러나, 제 5 비트 어드레스 입력 AD [4] 는 바이트 선택기 (215-8 내지 215-15) 에서 수신한 것과는 다를 수 있다. 인버터 (216) 는 최초의 제 5 비트 어드레스 입력 AD [4] 를 입력 AD [4]' 으로 인버팅하고, 그것을 바이트 선택기 215-8 내지 215-15 로 출력할 수 있다.
선택 신호 발생 회로 (202) 에 의해 발생한 선택 신호 SEL 는 동작모드를 제어할 수 있다. 데이터 처리 동작이 8 비트이거나 16 비트인 지 여부는 선택 신호 SEL 에 의존한다. 일 실시예로서, 하이 논리 레벨을 갖는 선택 신호 SEL 은 8 비트 동작 모드를 지시할 수 있다. 로우 논리 레벨을 갖는 선택신 호 SEL 은 16 비트 동작 모드를 지시할 수 있다.
하위 선택 입력 YS_L 은 제 15 선택 입력 YS14 로부터 선택 입력을 수신하고, 출력 YS14 를 8th 바이트 선택기 (215-7) 의 하위 선택 입력 YS14로 출력할 수 있다. 유사하게, 상위 선택 입력 YS_H 는 제 16 선택 입력 YS15 로부터 선택 입력을 수신하고, YS15 를 8th 바이트 선택기의 상위 선택 출력 BS_H 로 출력할 수 있다. 따라서, 하위 선택 출력 BS_L 은 BS14 를 메모리 셀 (14) 로 출력할 수있다. 상위 선택 출력 BS_H 는 출력 BS15 를 메모리 셀 (15) 로 출력할 수 있다.
바이트 선택기 (215) 에 의한 선택 입력 및 그 대응 선택 출력 신호간의 관계를 표 1 에 나타다.
8 비트 모드 동작에서, 바이트 선택기 (215) 는 하이 논리 레벨을 갖는 선택신호 SEL 을 수신할 수 있다. YS 열은 8 비트 모드 동작동안 동작하지 않을 수있다. 임의의 주어진 시간에, 16 개의 선택 입력 YS (0-15) 중 단지 하나의 하이 선택 입력이 제 2 Y-디코더 (212) 에서 수신될 수 있다. 따라서, 선택 입력 YS_H 나 YS_L 중의 하나가 데이터 값 "1" 을 가질 수 있다. 제 5 비트 어드레스 비트 입력 AD[4] 가 "1" 일 경우, 하위 선택 출력 BS_L 은 하위 선택 입력 YS_L 로부터 수신한 선택 입력을 출력할 수 있다. 유사하게, 다른 시간에, 상위 선택 입력 BS_H 는 상위 선택 입력 YS_H 로부터 수신한 선택 입력 "1" 을 출력할 수 있다.
16 비트 모드 동작에서, 바이트 선택기 (215) 는 로우 논리 레벨을 갖는 선택 신호 SEL 을 수신할 수 있다. YS_H 와 YS_L 열 양쪽은 16 비트 모드 동작동안 동작하지 않을 수 있다. YS 열은 액티브 상태일 수 있다. 바이트 선택기 (215) 는 선택 입력 YS "1"을 수신하고, 그것을 선택 출력 BS_H 와 BS_L 양쪽에 출력할 수 있다.
일 실시형태 (300) 에 따른 제 1 및 제 2 Y-디코더 (211, 212)를 구비하는 셀 선택 회로의 구성 요소를 위에서 설명하였고, 이하 동작을 설명한다.
특정 실시형태에서, 4 비트 열 어드레스 AD [3:0] 을 수신할 경우, 제 1 Y 디코더 (211) 은 AD [3:0] 을 16 비트 디코드 값 (YS0-YS15) 으로 디코딩할 수 있다. 제 2 Y-디코더 (212) 는 제 5 비트 어드레스 값 AD[4] 를 사용하여, 16 비트 디코드 신호를 32 비트 디코드 값 (BS0-31) 로 다시 디코딩할 수 있다.
제 5 비트 어드레스값 AD[4] 는 제 1 의 8 바이트 선택기 (215(0-7)) 로 입력되고, 인버팅된 AD[4]' 는 제 2 의 8 바이트 선택기 (215(8-15)) 로 입력될 수있다. 제 5 비트 어드레스값 이 "1" 인 경우, 제 1 의 8 바이트 선택기 (215) 는 비트 값 "1"을 수신하며, 제 2 의 8 바이트 선택기 215(8-15) 는 인버팅된 제 5 어드레스 값 "0" 을 수신할 수 있다.
이와같이, 선택 신호 발생회로 (202) 가 8 비트 동작 모드를 지시하는 선택 신호 SEL 를 발생시키는 경우, 제 2 Y-디코더 (212) 는 메모리 어레이 (112) 상의 32 열중의 하나의 열에 대응하는 열 어드레스를 발생시킬 수 있다. X-디코더 (113) 는 메모리 어레이 (112) 의 행에 대응하는 행 어드레스를 발생시킬 수 있다. 따라서, 행 및 열 어드레스의 쌍은 메모리 어레이 (112) 상의 하나의 메모리 셀 (111) 에 대응할 수 있다. 이와같이, 메모리 셀 (111) 이 선택될 수 있다.
한편, 선택 신호 발생 회로 (2020 가 16 비트 동작 모드를 지시하는 선택 신호 SEL 을 발생시키는 경우, 제 2 Y-디코더 (212) 는 메모리 어레이 (112) 상의 32개의 열중의 2 개의 열에 대응하는 열 어드레스를 발생시킬 수 있다. X-디코더 (113) 는 메모리 어레이 (112) 내의 행에 대응하는 행 어드레스를 발생시킬 수 있다. 바이트 선택기 (215) 는 선택 입력 YS 를 수신하고, 그것을 2 개의 선택 출력 BS_H 와 BS_L 로 출력한다. 따라서, 행 및 열 어드레스 값의 쌍은 메모리 어레이 (112) 상의 하나의 메모리 셀에 대응할 수 있다. 이와같이, 16 비트 데이터 값을 저장하는 메모리 셀이 선택될 수 있다.
기록 회로 (213) 는 데이터 값을 메모리 어레이 (112) 상의 선택된 메모리 셀 (111) 에 기록할 수 있다. 독출 회로 (214) 는 선택된 메모리 셀 (111) 에 저장된 데이터 값을 독출하고, 그 독출된 데이터 값을 출력할 수 있다.
이하, 도 4 를 참조하면, 일실시형태에 따른 기록 회로를 참조번호 400 으로 표시하여 설명한다. 일실시형태에 따른 기록회로 (400) 는 32 개의 개별 기록 회로 (217(0-31)) 를 구비할 수 있다. 기록 회로 (400) 는 메모리 어레이 (112) 에 접속될 수 있다.
각각의 개별 기록 회로 (217(0-15)) 는 바이트 선택기 BYTE SELECTOR 과 데이터 기록회로 WRITE DATA 를 구비할 수 있다. 바이트 선택기 BYTE SELECTOR 과 데이터 기록 회로 WRITE DATA 는 메모리 어레이 (112) 에 접속될 수 있다. 짝수 바이트 선택기 BYTE SELECTOR 은 32 열 메모리 어레이 (112) 의 대응하는 짝수열에 접속될 수 있다. 유사하게, 홀수 바이트 선택기 BYTE SELECTOR 은 32 열 메모리 어레이 (112) 의 대응하는 홀수 열에 접속될 수 있다. 일 실시예로서, 제 1 바이트 선택기 0 는 메모리 어레이 (112) 의 제 1 열에 접속될 수 있다. 제 2 바이트 선택기 1 은 메모리 어레이 (112) 의 제 2 열에 접속될 수 있다.
기록회로 (400) 를 위에서 설명하였고, 이하 기록 동작을 상세하게 설명한다.
각각의 개별 기록 회로 (217(0-31)) 은 기록 명령 WE, 선택 입력 BS, 16 비트 데이터 값의 하위 8 비트 D7-0, 또는 16 비트 데이터 값의 상위 8 비트 D15-8 을 수신할 수 있다. 모든 32 개의 개별 기록 회로 217 (0-31) 은 16 개의 그룹을 분할될 수 있다. 각각의 그룹은 바이트 선택기의 쌍을 포함할 수 있다. 바이트 선택기의 쌍은 짝수 선택기와 홀수선택기를 포함할 수 있다. 일반적으로, 쌍에서 짝수 바이트 선택기는 하위 바이트 선택기이고, 쌍에서 홀수 바이트 선택기는 상위 바이트 선택기이다.
특정 배치에서, 짝수 기록 회로는 16 비트 데이터 값의 하위 8 비트 D7-0 를 수신하고, 홀수 기록 회로는 16 비트 데이터 값의 상위 8 비트 D15-8 를 수신할 수 있다. 보다 구체적으로, 16 비트 데이터 값의 하위 8 비트 D7-0 는 바이트 선택기 쌍의 하위 바이트 선택기로 송신될 수 있다. 16 비트 데이터 값의 상위 8 비트 D15-8 는 바이트 선택기 쌍의 상위 바이트 선택기로 송신될 수 있다.
이와같이, 짝수 기록 회로는 16 비트 데이터 값의 하위 8 비트 D7-0를 메모리 어레이 (112) 상의 짝수열로 출력할 수 있다. 유사하게, 홀수 기록 회로는 16 비트 데이터 값의 상위 8 비트 D15-8 를 출력할 수 있다.
예를들어, 16 비트 데이터 값의 하위 8 비트 D7-0 가 발생될 수 있다. 기록 명령 WE 의 수신시, 모든 짝수 개별 기록 회로 217 (0-14) 는 16 비트 데이터 값의 하위 8 비트 D7-0 를 수신하고 메모리 어레이 (112) 상의 모든 짝수열 (0-30) 에 출력할 수 있다. 유사하게, 16 비트 데이터값의 상위 8 비트 D15-7 는 전체 홀수 개별 기록 회로 (217(1-31)) 에 의해 발생되고 수신될 수 있다. 전체 홀수 개별 기록 회로 (217(1-31)) 는 16 비트 데이터 값의 상위 8 비트 D15-7 를 메모리 어레이 (112) 상의 모든 홀수열 (1-31) 에 출력할 수 있다.
기록 동작은 8 비트 모드나 16 비트 모드중의 하나에서 동작할 수 있다. 바이트 선택기에 의해 선택되는 선택 신호 SEL 에 따라서, 기록 동작은 8 비트 모드 또는 16 비트 모드 동작을 수행할 수 있다.
예를들어, 기록 동작은, 하이 논리 레벨을 갖는 선택 신호 SEL 이 수신되는경우, 8 비트 모드를 수행할 수 있다. 메모리 어레이 (112) 상의 단지 1 개의 열이 8 비트 데이터 값을 수신하도록 선택된다. 반면에, 기록 동작은 로우 논리 레벨을 갖는 선택 신호 SEL 이 수신되는 경우 16 비트 모드를 수행할 수 있다. 메모리 어레이 (112) 상의 2 개의 인접하는 열들이 예를들어, 16 비트 데이터 값을 처리하기 위해 선택될 수 있다.
종래의 회로와는 달리, 하나의 데이터 기억 회로가 8 비트 및 16 비트 데이터 값을 독출하거나 기록할 수 있다. 회로의 개수가 상당히 감소될 수 있다. 따라서, 본 발명의 실시형태에 따른 데이터 기억 회로는 데이터 처리 효율을 증대시킬 수 있다.
또한, 동작 회로는 16 비트 이상의 데이터 값을 수신할 수 있다. 또한, 최소 8 비트 사이즈의 N 배 (8n 비트) 를 갖는 데이터 값의 8n 비트 동작 모드가 선택 신호 SEL 에 의해 제어될 수 있다. 셀 선택 회로는 8n 비트의 데이터 값을 수신하기 위하여 메모리 어레이 (112) 의 N 개수 열을 선택할 수 있다. 또한, 최소 데이터 비트는 본 발명의 특정 실시형태에서 설명한 바와 같이 대체로 8 비트일 수 있다. 또한, 메모리 어레이는 예를들어 복수의 서브 어레이를 구비할 수 있다.
이상, 실시형태를 상세하게 설명하였지만, 본 발명의 정신과 범위를 벗어나지 않고서 다양한 변경, 치환, 대체를 행할 수 있다. 본 발명은 상기 실시형태들에만 제한되지는 않으며, 본 발명의 본질을 벗어나지 않고서 변경할 수 있다. 따라서, 본 발명은 첨부된 청구범위에서 정의한 바에 따라 한정하고자 하는 것이다.
상술한 바와 같이, 본 발명의 실시형태에 따른 데이터 기억회로는 종래의 회로와는 달리, 하나의 데이터 기억 회로가 8 비트 및 16 비트 데이터 값을 독출하거나 기록할 수 있으므로, 회로의 개수가 상당히 감소시킬 수 있다. 그결과, 본 발명의 데이터 기억 회로는 데이터 처리 효율을 증대시킬 수 있다.

Claims (20)

  1. 제 1 모드에서는 메모리 어레이로부터 제 1 복수의 데이터 비트를 선택하며, 제 2 모드에서는 메모리 어레이로부터 제 1 복수의 데이터 비트의 N 배를 선택하는 선택 회로를 구비하며, N 은 2 이상의 정수인 것을 특징으로 하는 데이터 처리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 처리 장치는 반도체 장치상에 구비되는 것을 특징으로 하는 데이터 처리 장치.
  3. 제 1 항에 있어서,
    상기 선택 회로는 적어도 제 1 복수의 데이터 비트를 수신하기 위해 데이터 버스에 결합되고, 제 1 및 제 2 프로세서에 결합되며,
    제 1 프로세서는 제 2 프로세서와는 다른 데이터 폭을 갖는 것을 특징으로 하는 데이터 처리 장치.
  4. 제 1 항에 있어서,
    상기 선택 회로는 복수의 디코드 신호를 제공하며,
    복수의 디코드 신호를 수신하여, 제 1 모드에서는 메모리 어레이에서 제 1복수의 데이터 비트를 저장하는 메모리 셀에 기록하고, 제 2 모드에서는 메모리 어레이에서 제 1 복수의 데이터 비트의 N 배를 저장하는 메모리 셀에 기록하도록 결합된 데이터 기록 회로를 더 구비하는 것을 특징으로 하는 데이터 처리 장치.
  5. 제 1 항에 있어서,
    상기 선택 회로는 복수의 디코드 신호를 제공하며,
    복수의 디코드 신호를 수신하여, 제 1 모드에서는 메모리 어레이로부터 제 1 복수의 데이터 비트를 제공하고, 제 2 모드에서는 메모리 어레이로부터 제 1 복수의 데이터 비트의 N 배를 제공하도록 결합된 데이터 독출 회로를 더 구비하는 것을 특징으로 하는 데이터 처리 장치.
  6. 복수의 행과 열의 메모리 셀을 갖는 메모리 어레이;
    n 비트 폭 논리 레벨과 m 비트 폭 논리 레벨을 갖는 폭 선택 신호;
    복수의 어드레스 비트를 수신하며 복수의 디코드 신호를 출력하도록 결합된 셀 선택 회로; 및
    복수의 디코드 신호를 수신하여, 폭 선택 신호가 n 비트폭 논리 레벨을 갖는 경우에는 n 비트 데이터를 메모리 어레이에 기록하고, 폭 선택 신호가 m 비트폭 논리 레벨을 갖는 경우에는 m 비트 데이터를 메모리 어레이에 기록하도록 결합된 데이터 기록 회로를 구비하며,
    n 은 1 보다 큰 정수이고, m 은 n 보다 큰 것을 특징으로 하는 데이터 처리장치.
  7. 제 6 항에 있어서,
    상기 셀 선택 회로는 복수의 선택기 회로를 구비하며,
    각각의 선택기 회로는 폭 선택 신호를 수신하고, 복수의 디코드 신호 중 2 개 이상의 디코드 신호를 제공하도록 결합되는 것을 특징으로 하는 데이터 처리 장치.
  8. 제 7 항에 있어서,
    상기 복수의 선택기 회로 중 각각의 선택기 회로는 선택 신호들과 폭 선택 신호에 기초하여 2 개 이상의 디코드 신호를 발생시키며,
    복수의 선택기 회로 중 활성화된 선택기 회로는 폭 선택 신호가 m 비트 논리 레벨을 갖는 경우에는 제 1 다수의 액티브 디코드 신호를 제공하고, 폭선택 신호가 n 비트 논리 레벨을 갖는 경우에는 제 1 다수의 액티브 디코드 신호보다 적은 개수의 액티브 디코드 신호를 제공하는 것을 특징으로 하는 데이터 처리 장치.
  9. 제 8 항에 있어서,
    상기 디코더는 복수의 어드레스 비트 중 적어도 제 1 및 제 2 어드레스 비트에 따라서 선택 신호를 제공하는 것을 특징으로 하는 데이터 처리 장치.
  10. 제 7 항에 있어서,
    상기 복수의 선택기 회로는, 복수의 어드레스 비트 중 제 3 어드레스 비트에 따라서 선택 가능한 제 1 선택기 그룹 및 제 2 선택기 그룹을 포함하는 것을 특징으로 하는 데이터 처리 장치.
  11. 제 6 항에 있어서,
    상기 폭 선택 신호 발생회로는 폭 선택 신호를 발생시키는 것을 특징으로 하는 데이터 처리 장치.
  12. 제 6 항에 있어서,
    n 은 8 이고, m 은 8 의 정수배인 것을 특징으로 하는 데이터 처리 장치.
  13. 제 6 항에 있어서,
    복수의 어드레스 비트를 제공하도록 결합된 어드레스 발생 회로를 더 구비하는 것을 특징으로 하는 데이터 처리 장치.
  14. 복수의 열과 행의 메모리 셀을 갖는 메모리 어레이;
    n 비트폭 논리 레벨과 m 비트 폭 논리 레벨을 갖는 폭 선택 신호;
    복수의 어드레스 비트를 수신하고 복수의 디코드 신호를 출력하도록 결합된 셀 선택 회로; 및
    복수의 디코드 신호를 수신하여, 폭 선택 신호가 n 비트 폭 논리 레벨을 갖는 경우에는 메모리 어레이로부터 n 비트 데이터를 독출하고 폭 선택 신호가 m 비트 논리 레벨을 갖는 경우에는 메모리 어레이로부터 m 비트 데이터를 독출하도록 결합된 데이터 독출 회로를 포함하며,
    n 은 1 보다 큰 정수이며 m 은 n 보다 큰 것을 특징으로 하는 데이터 처리 장치.
  15. 제 14 항에 있어서,
    상기 셀 선택 회로는 복수의 선택기 회로를 구비하며,
    각각의 선택기 회로는 폭 선택 신호를 수신하고, 복수의 디코드 신호 중 2 개 이상의 디코드 신호를 제공하도록 결합되는 것을 특징으로 하는 데이터 처리 장치.
  16. 제 15 항에 있어서,
    상기 복수의 선택기 회로 중 각각의 선택기 회로는 선택 신호들과 폭 선택 신호에 기초하여 2 개 이상의 디코드 신호를 발생시키며,
    복수의 선택기 회로 중 활성화된 선택기 회로는 폭 선택 신호가 m 비트 논리 레벨을 갖는 경우에는 제 1 다수의 액티브 디코드 신호를 제공하고, 폭 선택 신호가 n 비트 논리 레벨을 갖는 경우에는 제 1 다수의 액티브 디코드 신호보다 적은 액티브 디코드 신호를 제공하는 것을 특징으로 하는 데이터 처리 장치.
  17. 제 15 항에 있어서,
    상기 복수의 선택기 회로는 복수의 어드레스 비트 중 제 3 어드레스 비트에 따라서 선택가능한 제 1 선택기 그룹 및 제 2 선택기 그룹을 포함하는 것을 특징으로 하는 데이터 처리 장치.
  18. 제 14 항에 있어서,
    상기 데이터 처리 장치는 반도체 장치상에 구비되는 것을 특징으로 하는 데이터 처리 장치.
  19. 제 14 항에 있어서,
    복수의 디코드 신호를 수신하여, 폭 선택 신호가 n 비트 폭 논리 레벨을 갖는 경우에는 n 비트 데이터를 메모리 어레이에 기록하고 폭선택 신호가 m 비트 논리 레벨을 갖는 경우에는 m 비트 데이터를 메모리 어레이에 기록하도록 결합된 데이터 기록 장치를 더 구비하는 것을 특징으로 하는 데이터 처리 장치.
  20. 제 14 항에 있어서,
    m 은 n 의 정수배인 것을 특징으로 하는 데이터 처리 장치.
KR1020020034979A 2001-06-21 2002-06-21 데이터 기억 회로 및 데이터 처리 장치 KR20020097037A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001188250A JP2003007065A (ja) 2001-06-21 2001-06-21 データ記憶回路、データ処理装置
JPJP-P-2001-00188250 2001-06-21

Publications (1)

Publication Number Publication Date
KR20020097037A true KR20020097037A (ko) 2002-12-31

Family

ID=19027388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020034979A KR20020097037A (ko) 2001-06-21 2002-06-21 데이터 기억 회로 및 데이터 처리 장치

Country Status (4)

Country Link
US (1) US20030009642A1 (ko)
EP (1) EP1271541A2 (ko)
JP (1) JP2003007065A (ko)
KR (1) KR20020097037A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8219778B2 (en) * 2008-02-27 2012-07-10 Microchip Technology Incorporated Virtual memory interface
US20100160755A1 (en) * 2008-12-24 2010-06-24 Edwards Lifesciences Corporation Polyelectrolytes as Sublayers on Electrochemical Sensors
CN102737007B (zh) * 2011-04-07 2015-01-28 中兴通讯股份有限公司 一种支持多个数据单元任意置换的方法和装置
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04265038A (ja) * 1991-02-20 1992-09-21 Fujitsu Ltd メモリ長可変のエラスティックストア
JPH0573299A (ja) * 1991-09-17 1993-03-26 Toshiba Corp 可変ビツト長データ論理演算装置
KR19990045134A (ko) * 1997-11-06 1999-06-25 니시무로 타이죠 어드레스가 다중선택되는 불휘발성 반도체기억장치
KR19990071429A (ko) * 1998-02-25 1999-09-27 다니구찌 이찌로오, 기타오카 다카시 메모리 용량 전환 방법 및 그 방법을 적용하는 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61223785A (ja) * 1985-03-28 1986-10-04 株式会社東芝 画像メモリ制御装置
KR19980033054A (ko) * 1996-10-23 1998-07-25 윌리엄비.켐플러 프로그램 가능 메모리 액세스
US6047352A (en) * 1996-10-29 2000-04-04 Micron Technology, Inc. Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure
DE19941348A1 (de) * 1999-08-31 2001-03-08 Micronas Gmbh Speicherzugriffseinheit für den wahlweisen Zugriff auf eine statische Speichereinheit oder eine dynamische Speichereinheit sowie zugehörige Zugriffsverfahren
JP2002093159A (ja) * 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04265038A (ja) * 1991-02-20 1992-09-21 Fujitsu Ltd メモリ長可変のエラスティックストア
JPH0573299A (ja) * 1991-09-17 1993-03-26 Toshiba Corp 可変ビツト長データ論理演算装置
KR19990045134A (ko) * 1997-11-06 1999-06-25 니시무로 타이죠 어드레스가 다중선택되는 불휘발성 반도체기억장치
KR19990071429A (ko) * 1998-02-25 1999-09-27 다니구찌 이찌로오, 기타오카 다카시 메모리 용량 전환 방법 및 그 방법을 적용하는 반도체 장치

Also Published As

Publication number Publication date
US20030009642A1 (en) 2003-01-09
JP2003007065A (ja) 2003-01-10
EP1271541A2 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
AU640813B2 (en) A data processing system including a memory controller for direct or interleave memory accessing
US5867422A (en) Computer memory chip with field programmable memory cell arrays (fpmcas), and method of configuring
EP1259963B1 (en) Memory device with support for unaligned access
US5033024A (en) Matrix memory with redundancy and minimizes delay
US4663742A (en) Directory memory system having simultaneous write, compare and bypass capabilites
US4763302A (en) Alternatively addressed semiconductor memory array
JPH0378720B2 (ko)
KR940026948A (ko) 결함구제회로
US5467457A (en) Read only type semiconductor memory device including address coincidence detecting circuits assigned to specific address regions and method of operating the same
US7218558B2 (en) Semiconductor memory devices having column redundancy circuits therein that support multiple memory blocks
US6191997B1 (en) Memory burst operations in which address count bits are used as column address bits for one, but not both, of the odd and even columns selected in parallel.
KR20000037849A (ko) 서로 다른 크기의 서브 어레이들을 구비한 반도체메모리 장치및 서브 어레이의 수를 줄이는 방법
JPH06187240A (ja) データ処理システムに用いられるメモリ装置およびその動作方法
KR20020097037A (ko) 데이터 기억 회로 및 데이터 처리 장치
JP3735822B2 (ja) 半導体メモリ装置のデコーディング回路及びデコーディング方法
US6088284A (en) Memory chip having multiple input/output system
US6407961B1 (en) Dual access memory array
JPH033318B2 (ko)
KR100336955B1 (ko) 반도체 기억 장치
US6188632B1 (en) Dual access memory array
JP3183167B2 (ja) 半導体記憶装置
KR100624286B1 (ko) 플래시 메모리의 리페어 장치
JPH10116226A (ja) 半導体記憶装置のアドレス整列装置
KR100188123B1 (ko) 입출력 데이타의 길이 선택이 가능한 스태틱 램 장치
JP2003526173A (ja) アドレス復号システムおよびメモリバンクの部分的故障に対応する方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application