JPH0573299A - 可変ビツト長データ論理演算装置 - Google Patents
可変ビツト長データ論理演算装置Info
- Publication number
- JPH0573299A JPH0573299A JP3236579A JP23657991A JPH0573299A JP H0573299 A JPH0573299 A JP H0573299A JP 3236579 A JP3236579 A JP 3236579A JP 23657991 A JP23657991 A JP 23657991A JP H0573299 A JPH0573299 A JP H0573299A
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- Japan
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Abstract
(57)【要約】
【目的】本発明は、可変長データの論理演算処理であっ
ても、固定長の論理演算処理と同じ時間で処理できる可
変ビット長データ論理演算装置を構築することを主な特
徴とする。 【構成】可変長データ論理演算装置に於いて、固定長デ
ータを入力とし論理演算操作を行なうことにより入力デ
ータと同じ固定長データを生成する論理演算回路１と、
可変長データのビット長が設定記憶されるレジスタ２
と、このレジスタ出力をデコードし可変長データに対応
したビット生成を行うデコーダ３と、上記論理演算回路
１とデコーダ３の出力のビット毎の論理条件をとって可
変長データを生成するゲート回路群４とを具備し、固定
長データの演算処理に要する処理時間と同じ処理時間で
可変長データを処理することを特徴とする。
ても、固定長の論理演算処理と同じ時間で処理できる可
変ビット長データ論理演算装置を構築することを主な特
徴とする。 【構成】可変長データ論理演算装置に於いて、固定長デ
ータを入力とし論理演算操作を行なうことにより入力デ
ータと同じ固定長データを生成する論理演算回路１と、
可変長データのビット長が設定記憶されるレジスタ２
と、このレジスタ出力をデコードし可変長データに対応
したビット生成を行うデコーダ３と、上記論理演算回路
１とデコーダ３の出力のビット毎の論理条件をとって可
変長データを生成するゲート回路群４とを具備し、固定
長データの演算処理に要する処理時間と同じ処理時間で
可変長データを処理することを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、コンピュータを利用
して可変長データの論理演算回路の動作をシミュレート
するシミュレーション装置に利用できる可変ビット長デ
ータ論理演算装置に関する。
して可変長データの論理演算回路の動作をシミュレート
するシミュレーション装置に利用できる可変ビット長デ
ータ論理演算装置に関する。
【０００２】
【従来の技術】従来、可変長データの論理演算回路の動
作をシミュレートする場合、下記に示すように固定長デ
ータ論理演算命令の組み合わせにより実現していた。即
ち、例えば、１６ビットの論理演算回路を持つ計算機
で、１０ビットのデータ処理を行う場合を考える。デー
タがＸ“０２ＡＡ”で、これに否定（ＮＯＴ）操作を作
ってＸ“０１５５”を得たいものとする。まず、Ｘ“０
２ＡＡ”に否定操作（命令）を行ってＸ“ＦＤ５５”に
する。次にその結果とＸ“０３ＦＦ”と論理積（命令）
をとって有効データＸ“０１５５”を得る。
作をシミュレートする場合、下記に示すように固定長デ
ータ論理演算命令の組み合わせにより実現していた。即
ち、例えば、１６ビットの論理演算回路を持つ計算機
で、１０ビットのデータ処理を行う場合を考える。デー
タがＸ“０２ＡＡ”で、これに否定（ＮＯＴ）操作を作
ってＸ“０１５５”を得たいものとする。まず、Ｘ“０
２ＡＡ”に否定操作（命令）を行ってＸ“ＦＤ５５”に
する。次にその結果とＸ“０３ＦＦ”と論理積（命令）
をとって有効データＸ“０１５５”を得る。
【０００３】
【発明が解決しようとする課題】上述した従来例では、
固定長データ論理演算命令の組み合わせで実現している
ため、固定長の論理演算処理に比べて処理時間が余計に
かかるという問題があった。
固定長データ論理演算命令の組み合わせで実現している
ため、固定長の論理演算処理に比べて処理時間が余計に
かかるという問題があった。
【０００４】この発明は上記事情に鑑みてなされたもの
であり、可変長データの論理演算処理であっても、固定
長の論理演算処理と同じ時間で処理できる可変ビット長
データ論理演算装置を提供することを目的とする。
であり、可変長データの論理演算処理であっても、固定
長の論理演算処理と同じ時間で処理できる可変ビット長
データ論理演算装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の可変長データ論
理演算装置は、固定長データを入力とし論理演算操作を
行なうことにより入力データと同じ固定長データを生成
する論理演算回路と、可変長データのビット長が設定記
憶されるレジスタと、このレジスタ出力をデコードし、
可変長データに対応したビット生成を行うデコーダと、
上記論理演算回路とデコーダ出力とビット毎の論理条件
をとって可変長データを生成するゲート回路群とを具備
することを特徴とする。
理演算装置は、固定長データを入力とし論理演算操作を
行なうことにより入力データと同じ固定長データを生成
する論理演算回路と、可変長データのビット長が設定記
憶されるレジスタと、このレジスタ出力をデコードし、
可変長データに対応したビット生成を行うデコーダと、
上記論理演算回路とデコーダ出力とビット毎の論理条件
をとって可変長データを生成するゲート回路群とを具備
することを特徴とする。
【０００６】
【作用】上述した構成にて、固定長の論理演算回路出力
と可変長データのビット幅をビット展開した出力との論
理積をとることにより、固定長データの演算処理に要す
る処理時間と同じ処理時間で可変長データを処理する演
算回路を実現する。固定ビット長以下のビット長が指定
されると、指定されたビット長の論理演算結果を出力
し、それ以外の部分は全て０あるいは１を出力する。こ
のことにより、固定長データ処理と同じ時間で可変長デ
ータ処理を行うことができる。
と可変長データのビット幅をビット展開した出力との論
理積をとることにより、固定長データの演算処理に要す
る処理時間と同じ処理時間で可変長データを処理する演
算回路を実現する。固定ビット長以下のビット長が指定
されると、指定されたビット長の論理演算結果を出力
し、それ以外の部分は全て０あるいは１を出力する。こ
のことにより、固定長データ処理と同じ時間で可変長デ
ータ処理を行うことができる。
【０００７】
【実施例】図１は本発明の実施例を示すブロック図であ
る。図において、符号１はＡＬＬ（論理演算回路）であ
り、固定長データが入力され、ここで論理演算操作が行
なわれ、入力データと同一の固定長データを出力する。
符号２はレジスタであり、可変長データのビット長を記
憶している。コードが０の場合、固定長と同一のビット
長としている。符号３はデコーダであり、レジスタ２出
力をデコードし、可変長データに対応したビット生成を
行う。符号４は論理積ゲート群であり、ＡＬＵ１出力と
デコーダ３出力とをビット毎の論理積をとり、可変長デ
ータを出力する。以下、上記図１を参照して本発明実施
例の動作について詳細に説明する。
る。図において、符号１はＡＬＬ（論理演算回路）であ
り、固定長データが入力され、ここで論理演算操作が行
なわれ、入力データと同一の固定長データを出力する。
符号２はレジスタであり、可変長データのビット長を記
憶している。コードが０の場合、固定長と同一のビット
長としている。符号３はデコーダであり、レジスタ２出
力をデコードし、可変長データに対応したビット生成を
行う。符号４は論理積ゲート群であり、ＡＬＵ１出力と
デコーダ３出力とをビット毎の論理積をとり、可変長デ
ータを出力する。以下、上記図１を参照して本発明実施
例の動作について詳細に説明する。
【０００８】本発明実施例では、ＡＬＵ１が１６ビット
の論理演算回路、レジスタ２が４ビット容量のレジス
タ、デコーダ３が４ビット入力１６ビット出力で構成さ
れるものとし、また、ゲート回路群４は、ＡＬＵ１出力
１６ビットとデコーダ３出力１６ビットを対応するビッ
ト毎に論理積をとり出力する１６個のアンドゲートで構
成されるものとする。
の論理演算回路、レジスタ２が４ビット容量のレジス
タ、デコーダ３が４ビット入力１６ビット出力で構成さ
れるものとし、また、ゲート回路群４は、ＡＬＵ１出力
１６ビットとデコーダ３出力１６ビットを対応するビッ
ト毎に論理積をとり出力する１６個のアンドゲートで構
成されるものとする。
【０００９】ビット長１０ビットのデータ処理を行う場
合を考える。データがＸ“０２ＡＡ”で、これに否定
（ＮＯＴ）操作を行ってＸ“０１５５”を得たい場合を
例にとる。この際は、ＡＬＵ１入力にＸ“０２ＡＡ”が
供給され、ＡＬＵ１によって否定操作がなされ、このこ
とにより、ＡＬＵ１はデータＸ“ＦＤ５５”を出力す
る。レジスタ２には１０ビット長を指定するコードＸ
“Ａ”がセットされている。デコーダ３はレジスタ２出
力Ｘ“Ａ”をデコードし、１６ビットのビットパターン
“００００００１１１１１１１１１１”（Ｘ“０３Ｆ
Ｆ”）を出力する。ゲート回路群４で上記Ｘ“ＦＤ５
５”とＸ“０３ＦＦ”の論理積がとられ、これにより１
０ビットの有効データＸ“０１５５”を得ることができ
る。
合を考える。データがＸ“０２ＡＡ”で、これに否定
（ＮＯＴ）操作を行ってＸ“０１５５”を得たい場合を
例にとる。この際は、ＡＬＵ１入力にＸ“０２ＡＡ”が
供給され、ＡＬＵ１によって否定操作がなされ、このこ
とにより、ＡＬＵ１はデータＸ“ＦＤ５５”を出力す
る。レジスタ２には１０ビット長を指定するコードＸ
“Ａ”がセットされている。デコーダ３はレジスタ２出
力Ｘ“Ａ”をデコードし、１６ビットのビットパターン
“００００００１１１１１１１１１１”（Ｘ“０３Ｆ
Ｆ”）を出力する。ゲート回路群４で上記Ｘ“ＦＤ５
５”とＸ“０３ＦＦ”の論理積がとられ、これにより１
０ビットの有効データＸ“０１５５”を得ることができ
る。
【００１０】
【発明の効果】以上説明のように本発明によれば、固定
長データ処理と同じ時間で可変長データ処理を行うこと
ができ、高速演算処理を実現できる。
長データ処理と同じ時間で可変長データ処理を行うこと
ができ、高速演算処理を実現できる。
【図１】本発明の実施例を示すブロック図。
１…論理演算回路（ＡＬＵ）、２…レジスタ、３…デコ
ーダ、４…ゲート回路群。
ーダ、４…ゲート回路群。
Claims (1)
- 【請求項１】 固定長データを入力とし論理演算操作を
行なうことにより入力データと同じ固定長データを生成
する論理演算回路と、可変長データのビット長が設定記
憶されるレジスタと、このレジスタ出力をデコードし、
可変長データに対応したビット生成を行うデコーダと、
上記論理演算回路とデコーダ出力とビット毎の論理条件
をとって可変長データを生成するゲート回路群とを具備
することを特徴とする可変長データ論理演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236579A JPH0573299A (ja) | 1991-09-17 | 1991-09-17 | 可変ビツト長データ論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236579A JPH0573299A (ja) | 1991-09-17 | 1991-09-17 | 可変ビツト長データ論理演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573299A true JPH0573299A (ja) | 1993-03-26 |
Family
ID=17002729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236579A Pending JPH0573299A (ja) | 1991-09-17 | 1991-09-17 | 可変ビツト長データ論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020097037A (ko) * | 2001-06-21 | 2002-12-31 | 닛뽕덴끼 가부시끼가이샤 | 데이터 기억 회로 및 데이터 처리 장치 |
-
1991
- 1991-09-17 JP JP3236579A patent/JPH0573299A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020097037A (ko) * | 2001-06-21 | 2002-12-31 | 닛뽕덴끼 가부시끼가이샤 | 데이터 기억 회로 및 데이터 처리 장치 |
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