JPH0212327A - マスク・ゼネレータ - Google Patents
マスク・ゼネレータInfo
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- JPH0212327A JPH0212327A JP1059872A JP5987289A JPH0212327A JP H0212327 A JPH0212327 A JP H0212327A JP 1059872 A JP1059872 A JP 1059872A JP 5987289 A JP5987289 A JP 5987289A JP H0212327 A JPH0212327 A JP H0212327A
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- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 235000019988 mead Nutrition 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/764—Masking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は一般に電子論理回路に関し、具体的にはマスク
・ゼネレータに関する。
・ゼネレータに関する。
Ｂ、従来技術
マスク・ゼネレータはディジタル計算機のプロセッサ中
で命令もしくはデータ・ワードを処理する際に特に有用
な、一般に知られている回路である。米国特許第４１８
０８６１号に開示されているように、プロセッサは所与
のデータ・ワードの特定のフィールドだけを処理しなけ
ればならない。この選択動作を行う１つの効率的な方法
は、処理すべきビットに当るところでは一般に１で表わ
される１つの論理レベルを有し、禁止すべきビットに当
るところでは一般にＯで表わされる他５の論理レベルを
有するマスクを発生することである。ワードとマスクの
各ビットはＡＮＤゲートのアレイを通過して、マスクの
１に対応する位置にあるワードのビット群だけが非０の
値を有することができる。
で命令もしくはデータ・ワードを処理する際に特に有用
な、一般に知られている回路である。米国特許第４１８
０８６１号に開示されているように、プロセッサは所与
のデータ・ワードの特定のフィールドだけを処理しなけ
ればならない。この選択動作を行う１つの効率的な方法
は、処理すべきビットに当るところでは一般に１で表わ
される１つの論理レベルを有し、禁止すべきビットに当
るところでは一般にＯで表わされる他５の論理レベルを
有するマスクを発生することである。ワードとマスクの
各ビットはＡＮＤゲートのアレイを通過して、マスクの
１に対応する位置にあるワードのビット群だけが非０の
値を有することができる。
一般に単一の連続したフィールドだけがこのようにして
選択されるが、フィールドは異なる位置で開始して終る
ことができる。
選択されるが、フィールドは異なる位置で開始して終る
ことができる。
プロセッサの実行中に、フィールドの開始アドレス及び
終りアドレスに基づいて、マスクを発生するのが通常で
ある。プロセッサの各クロック・サイクル毎に新しいマ
スクを発生することが必要である。この過程は上述の米
国特許及び１９８５年３月刊ＩＢＭテクニカル・ディス
クロージャ・ブレティン（Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）第２７巻、第１０
Ａ号第５６９６−５６９８頁の論文に開示されている。
終りアドレスに基づいて、マスクを発生するのが通常で
ある。プロセッサの各クロック・サイクル毎に新しいマ
スクを発生することが必要である。この過程は上述の米
国特許及び１９８５年３月刊ＩＢＭテクニカル・ディス
クロージャ・ブレティン（Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）第２７巻、第１０
Ａ号第５６９６−５６９８頁の論文に開示されている。
当然のことながら、マスクは出来るだけ少数の部品を有
する回路で、出来るだけ迅速に発生されることが望まし
い。
する回路で、出来るだけ迅速に発生されることが望まし
い。
マスクを発生する１つの方法は、第２図に示した８ビツ
ト・マスクのためのリップル回路１０によるものである
。開始アドレスＳは３ビツト（ＳいＳ２、Ｓ３）によっ
て表示され、終りアドレスＥも同じく３ビツト（Ｅよ、
Ｅ２、Ｅ ３ ）によって表わされる。開始及び終りア
ドレスＳ及びＥは夫々真数／補数（Ｔ／Ｃ）回路１２及
び１４に送られ、ここで第３図に示したようにすべての
入力ビットＳｉ及びＥｉの真数及び補数が第３図に示さ
れたように反転器１６及び１８によって発生される。即
ち真数／補数回路１２は開始アドレスのため６つのＬビ
ット信号Ｓ１、Ｓ４、Ｓ２．Ｓ２、Ｓ、及びＳ３を発生
し、他方他の真数／補数回路１４が終りアドレスのため
の６つの同様な信号を発生する。
ト・マスクのためのリップル回路１０によるものである
。開始アドレスＳは３ビツト（ＳいＳ２、Ｓ３）によっ
て表示され、終りアドレスＥも同じく３ビツト（Ｅよ、
Ｅ２、Ｅ ３ ）によって表わされる。開始及び終りア
ドレスＳ及びＥは夫々真数／補数（Ｔ／Ｃ）回路１２及
び１４に送られ、ここで第３図に示したようにすべての
入力ビットＳｉ及びＥｉの真数及び補数が第３図に示さ
れたように反転器１６及び１８によって発生される。即
ち真数／補数回路１２は開始アドレスのため６つのＬビ
ット信号Ｓ１、Ｓ４、Ｓ２．Ｓ２、Ｓ、及びＳ３を発生
し、他方他の真数／補数回路１４が終りアドレスのため
の６つの同様な信号を発生する。
６つの１ビット信号の夫々の組が夫々デコーダ２０及び
２２に送られ、デコーダは３ビツトの開始及び終り信号
Ｓ及びＥを解読して、夫々指定フィールドの開始及び終
りをマークするアクティブな出力ｓｉ及びａｉを発生す
る。ここではアクティブな出力ぼ１″であるという約束
に従う。残りの出力ｓｋ及びｅｋは０である。デコーダ
２０及び２２は夫々８個の３人力ＮＡＮＤゲート２４を
有する回路として、第４図に示す通りに具体化できる。
２２に送られ、デコーダは３ビツトの開始及び終り信号
Ｓ及びＥを解読して、夫々指定フィールドの開始及び終
りをマークするアクティブな出力ｓｉ及びａｉを発生す
る。ここではアクティブな出力ぼ１″であるという約束
に従う。残りの出力ｓｋ及びｅｋは０である。デコーダ
２０及び２２は夫々８個の３人力ＮＡＮＤゲート２４を
有する回路として、第４図に示す通りに具体化できる。
これ等のＮＡＮＤゲートへの入力は夫々開始及び終りア
ドレスの３ビツトであり、各ビットの真数及び補数が選
択されて第２図の論理出力ｓｊ。
ドレスの３ビツトであり、各ビットの真数及び補数が選
択されて第２図の論理出力ｓｊ。
ａｉを発生するようになっている。！１．−８ｔ及びｅ
、−ｅ７のための数字の表示は、開始及び終りアドレス
が補数形で表わされるという事実を反映していることに
注意されたい、 １６個の１ビット信号ｓｉ及びｅｉは
８ビツト・リップル回路１０に入力される。リップル回
路１０は各々が２人力ＯＲゲート２６及び２人力排他的
ＯＲ（ＸＯＲ）ゲート２８より成る８段を有する。第ｉ
番目のＯＲゲート２６は１ビット開始信号ｓｉと１だけ
小さい番号の１ビツト終り信号ｅｉ−１を受取る。各排
他的ＯＲゲート２８はこの段のＯＲゲートからの出力と
前の段の排他的ＯＲゲート２８の出力を受取る。第１段
のための排他的○Ｒアゲ−−２８の出力は又このマスク
の第ｉ番目のビットＯｊである。最初の段のＯＲゲート
２６への終り信号は接地信号、即ちインアクティブ信号
即ちＯ信号である。最初の段の排他的ＯＲゲート２８へ
の前の段からの入力は信号ＰＣ（極性変更）である、ｐ
ｃ＝ｏの時は、発生されるマスクはＯによって囲まれた
１より成る中央領域を有し、他の約束ＰＣ＝１が選択さ
れた時は、発生されるマスクは、１によって囲まれたＯ
の中央領域を有する。
、−ｅ７のための数字の表示は、開始及び終りアドレス
が補数形で表わされるという事実を反映していることに
注意されたい、 １６個の１ビット信号ｓｉ及びｅｉは
８ビツト・リップル回路１０に入力される。リップル回
路１０は各々が２人力ＯＲゲート２６及び２人力排他的
ＯＲ（ＸＯＲ）ゲート２８より成る８段を有する。第ｉ
番目のＯＲゲート２６は１ビット開始信号ｓｉと１だけ
小さい番号の１ビツト終り信号ｅｉ−１を受取る。各排
他的ＯＲゲート２８はこの段のＯＲゲートからの出力と
前の段の排他的ＯＲゲート２８の出力を受取る。第１段
のための排他的○Ｒアゲ−−２８の出力は又このマスク
の第ｉ番目のビットＯｊである。最初の段のＯＲゲート
２６への終り信号は接地信号、即ちインアクティブ信号
即ちＯ信号である。最初の段の排他的ＯＲゲート２８へ
の前の段からの入力は信号ＰＣ（極性変更）である、ｐ
ｃ＝ｏの時は、発生されるマスクはＯによって囲まれた
１より成る中央領域を有し、他の約束ＰＣ＝１が選択さ
れた時は、発生されるマスクは、１によって囲まれたＯ
の中央領域を有する。
第２図のマスク・ゼネレータの動作の例を次に示す。Ｓ
＝２及びＥ＝５（真数表示で）と仮定する。従って開始
アドレス・デコーダｚＯの出力は次のテーブルに示すよ
うに３２＝１を除きすべて０である。同じく、終りアド
レス・デコーダ２２の唯一の非０出力はｅ、＝１である
。従って、第０及び第１段として表わせる最初の２段の
ＯＲゲート２６への人力はすべて０であり、これ等の段
の排他的ＯＲゲート２８への入力もＯである。従ってマ
スクの最初の２ビツトはＯ６二〇よ＝０である。しかし
ながら、第２段ではＯＲゲート２６は非０人力５２＝１
を有する。従ってその出力は１であり、この段の排他的
ＯＲゲート２８はその対応するＯＲゲート２６から１を
受取り、荊の段からＯを受取る。
＝２及びＥ＝５（真数表示で）と仮定する。従って開始
アドレス・デコーダｚＯの出力は次のテーブルに示すよ
うに３２＝１を除きすべて０である。同じく、終りアド
レス・デコーダ２２の唯一の非０出力はｅ、＝１である
。従って、第０及び第１段として表わせる最初の２段の
ＯＲゲート２６への人力はすべて０であり、これ等の段
の排他的ＯＲゲート２８への入力もＯである。従ってマ
スクの最初の２ビツトはＯ６二〇よ＝０である。しかし
ながら、第２段ではＯＲゲート２６は非０人力５２＝１
を有する。従ってその出力は１であり、この段の排他的
ＯＲゲート２８はその対応するＯＲゲート２６から１を
受取り、荊の段からＯを受取る。
従って、この段は０２＝１を発生する。第３．第４及び
化５段ではＯＲゲート２６の１ビツト開始及び終り信号
ｓｉ及びｅｉはすべて０であり、従って排他的ＯＲゲー
ト２８はこのＯＲゲートから０を受取る。しかしながら
第３、第４及び第５段の各々の排他的ＯＲゲート２８は
前の段の排他的ＯＲゲートから１を受取り、これによっ
て１．を出力する。
化５段ではＯＲゲート２６の１ビツト開始及び終り信号
ｓｉ及びｅｉはすべて０であり、従って排他的ＯＲゲー
ト２８はこのＯＲゲートから０を受取る。しかしながら
第３、第４及び第５段の各々の排他的ＯＲゲート２８は
前の段の排他的ＯＲゲートから１を受取り、これによっ
て１．を出力する。
即ちＯ，＝Ｏ，＝Ｏ，＝１である。即ち、第２段の条件
がこれ等の後の段にリップル（波及）される。
がこれ等の後の段にリップル（波及）される。
しかしながら、第６段ではＯＲゲート２６は信号ｅ５＝
１を受取り、そのＯＲゲート２６はその排他的ＯＲゲー
ト２８に１を出力し、又この排他的ＯＲゲート２８は前
の段から１を受取る。従ってこの排他的ＯＲゲート２８
は０．＝０を出力し従って１のリップルは停止する。最
後の段はすべて０の入力を受取り、従って０７＝０を出
力する。このようにして次のテーブルに示すマスクが発
生する。
１を受取り、そのＯＲゲート２６はその排他的ＯＲゲー
ト２８に１を出力し、又この排他的ＯＲゲート２８は前
の段から１を受取る。従ってこの排他的ＯＲゲート２８
は０．＝０を出力し従って１のリップルは停止する。最
後の段はすべて０の入力を受取り、従って０７＝０を出
力する。このようにして次のテーブルに示すマスクが発
生する。
テーブル
Ｓ＝２ ｓ １＝００１０００００Ｅ ＝ ５
ｅ ｉ ＝ ＯＯＯＯＯ１００マスク ００
１１１１００ 上述のリップル回路は８ビツト・マスクの場合容易であ
る。しかしながら、これを１６及び３２ビツト・マスク
に拡張する時には困難に通う。重要なこととして、各ビ
ットもしくは段は信号が相継ぐ排他的ＯＲゲート２８を
通して左方から伝搬する時は１遅延期間を要する。３２
の遅延期間はあまりにも長ずざる。このために、ルック
・アヘッド（先回り）桁上げを組込んだマスク・ゼネレ
ータが開示されている。
ｅ ｉ ＝ ＯＯＯＯＯ１００マスク ００
１１１１００ 上述のリップル回路は８ビツト・マスクの場合容易であ
る。しかしながら、これを１６及び３２ビツト・マスク
に拡張する時には困難に通う。重要なこととして、各ビ
ットもしくは段は信号が相継ぐ排他的ＯＲゲート２８を
通して左方から伝搬する時は１遅延期間を要する。３２
の遅延期間はあまりにも長ずざる。このために、ルック
・アヘッド（先回り）桁上げを組込んだマスク・ゼネレ
ータが開示されている。
このマスク・ゼネレータは１９８３年６月刊ＩＢＭテク
ニカル・ディスクロージャ・ブレティン（Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）第
２６巻、第１号、第１９７及び第１９８頁の論文に開示
されている。
ニカル・ディスクロージャ・ブレティン（Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）第
２６巻、第１号、第１９７及び第１９８頁の論文に開示
されている。
この３２ビツト・マスク・ゼネレータが第５図に。
この論文とわずかに違った形式で示されている。
真数／補数（Ｔ／Ｃ）回路１２及び１４とデコーダ２０
及び２２は、５ビツトの開始及び終りアドレスＳ及びＥ
に必要な拡張を除き第２図のものと同じである。３２ビ
ツト・マスク・ゼネレータは８つの４ビツト数にわかれ
ている。各段は４ビツト・リップル回路３０及び４ビツ
ト・ルック・アヘッド回路３２を有する。しかしながら
、最後の段はルック・アヘッド回路を必要としない、リ
ップル回路３０とルック・アヘッド回路３２は図示のよ
うに接続されている。
及び２２は、５ビツトの開始及び終りアドレスＳ及びＥ
に必要な拡張を除き第２図のものと同じである。３２ビ
ツト・マスク・ゼネレータは８つの４ビツト数にわかれ
ている。各段は４ビツト・リップル回路３０及び４ビツ
ト・ルック・アヘッド回路３２を有する。しかしながら
、最後の段はルック・アヘッド回路を必要としない、リ
ップル回路３０とルック・アヘッド回路３２は図示のよ
うに接続されている。
各４ビツト・リップル回路３０は第２図のリップル回路
と似ていて、第６図に示されている。最初の段に必要と
される接続は左端に示されている。
と似ていて、第６図に示されている。最初の段に必要と
される接続は左端に示されている。
その構造と動作については第２図を参照して説明された
ので繰返し説明しない、他の段の場合、−番左のＯＲゲ
ート３０への接地接続は最低番号の終りアドレス・ビッ
ト信号ａｉによって置換えられ、極性変更信号ｐｃは前
段のルック・アヘッド回路３２からの信号Ｏ′ｉによっ
て置換えられる。
ので繰返し説明しない、他の段の場合、−番左のＯＲゲ
ート３０への接地接続は最低番号の終りアドレス・ビッ
ト信号ａｉによって置換えられ、極性変更信号ｐｃは前
段のルック・アヘッド回路３２からの信号Ｏ′ｉによっ
て置換えられる。
各４ビツト・ルック・アヘッド回路３２は、最初の段の
場合は第７図に示した接地接続をなし、５人力ＮＯＲゲ
ート３４．４人力ＯＲゲート３６、Ｎ。
場合は第７図に示した接地接続をなし、５人力ＮＯＲゲ
ート３４．４人力ＯＲゲート３６、Ｎ。
Ｒゲート３４及びＯＲゲート３６の出力を受取る２人力
ＮＯＲゲート３８並びに２人力ＮＯＲゲート３８の出力
及び極性変更信号ＰＣを受取る２人力排他的ＯＲゲート
４０を有する。もし極性変更機能が必要なければ、排他
的ＯＲゲート４０は省略でき、さらに時間が節約できる
。５人力ＮＯＲゲート３４は開始アドレスのためのビッ
ト信号ｓｉを受取り、他の段の場合はＮＯＲゲート３４
への接地接続は前段のルック・アヘッド回路３２からの
出力０”によって置換えられる。ＯＲゲート３６は終り
アドレスのためのビット信号ｅｉを受取る。他の段の場
合。
ＮＯＲゲート３８並びに２人力ＮＯＲゲート３８の出力
及び極性変更信号ＰＣを受取る２人力排他的ＯＲゲート
４０を有する。もし極性変更機能が必要なければ、排他
的ＯＲゲート４０は省略でき、さらに時間が節約できる
。５人力ＮＯＲゲート３４は開始アドレスのためのビッ
ト信号ｓｉを受取り、他の段の場合はＮＯＲゲート３４
への接地接続は前段のルック・アヘッド回路３２からの
出力０”によって置換えられる。ＯＲゲート３６は終り
アドレスのためのビット信号ｅｉを受取る。他の段の場
合。
ＯＲゲート３６への接地入力は終りアドレスの第４のビ
ット信号ｅｉによって置換えられている。２人力ＮＯＲ
ゲート３８の出力○′３は第６図のリップル回路３０の
出力０３と同じ値を有する。しかしながら、ルック・ア
ヘッド信号Ｏ′、が発生されるのはわずか３遅延期間後
であり、他方出力信号Ｏ１を発生されるのは５遅延期間
後である。実際には信号０”を発生する迄の遅延がタイ
ミング全体にとって重要であるが、この遅延は０．より
も３期間短い、この時間の節約は全体でマスク・ゼネレ
ータ中の段数を掛けたものに略等しくなる。
ット信号ｅｉによって置換えられている。２人力ＮＯＲ
ゲート３８の出力○′３は第６図のリップル回路３０の
出力０３と同じ値を有する。しかしながら、ルック・ア
ヘッド信号Ｏ′、が発生されるのはわずか３遅延期間後
であり、他方出力信号Ｏ１を発生されるのは５遅延期間
後である。実際には信号０”を発生する迄の遅延がタイ
ミング全体にとって重要であるが、この遅延は０．より
も３期間短い、この時間の節約は全体でマスク・ゼネレ
ータ中の段数を掛けたものに略等しくなる。
従って第５図のマスク・ゼネレータは回路数を多くした
という代償によって応答がより早くなっている。それに
もかかわらず、３２ビツト・マスクの発生にはかなりの
時間を要する。
という代償によって応答がより早くなっている。それに
もかかわらず、３２ビツト・マスクの発生にはかなりの
時間を要する。
Ｃ０発明が解決しようとする問題点
本発明の目的は、マスクの発生に必要な時間が減少した
マスク・ゼネレータを与えることにある。
マスク・ゼネレータを与えることにある。
本発明に従えば１回路素子の数が減少したマスク・ゼネ
レータが与えられる。
レータが与えられる。
Ｄ０問題点を解決するための手段
本発明のマスク・ゼネレータは、好ましくはルック・ア
ヘッド桁上げ（キャリ）によって動作する２つのリップ
ル回路を有する。１つのリップル回路はマスクの一端か
らマスク用ビットをマスクの中心に向けてリップルし、
他のリップル回路は他端から中心に向けてリップルする
。
ヘッド桁上げ（キャリ）によって動作する２つのリップ
ル回路を有する。１つのリップル回路はマスクの一端か
らマスク用ビットをマスクの中心に向けてリップルし、
他のリップル回路は他端から中心に向けてリップルする
。
Ｅ、実施例
本発明は、上述のタイプのマスク・ゼネレータが両端か
らリップルできるという事実に基づいている。ルック・
アヘッド桁上げを使用する場合でも、両端から同時に遂
行できるリップル動作が存在する。本発明の実施例を３
２ビツト・マスク・ゼネレータについて第１図に示す。
らリップルできるという事実に基づいている。ルック・
アヘッド桁上げを使用する場合でも、両端から同時に遂
行できるリップル動作が存在する。本発明の実施例を３
２ビツト・マスク・ゼネレータについて第１図に示す。
真数／補数（Ｔ／Ｃ）回路１２及び１４は第５図に示し
たものと同じであり、開始及び終りアドレスＳ及びＥの
ための入力ビツト信号の真数及び補数形を発生する。デ
コーダ４２及び４４は５ビツトの開始及び終りアドレス
Ｓ及びＥを解読して、その出力の１つを選択する。これ
等のデコーダ４２及び４４は、開始アドレス・デコーダ
４２が出力Ｂ＠−８ｌｌｈ及び５ＬＹ−８３□を有する
こと及び終りアドレス・デコーダ４４が出力ｅ。
たものと同じであり、開始及び終りアドレスＳ及びＥの
ための入力ビツト信号の真数及び補数形を発生する。デ
コーダ４２及び４４は５ビツトの開始及び終りアドレス
Ｓ及びＥを解読して、その出力の１つを選択する。これ
等のデコーダ４２及び４４は、開始アドレス・デコーダ
４２が出力Ｂ＠−８ｌｌｈ及び５ＬＹ−８３□を有する
こと及び終りアドレス・デコーダ４４が出力ｅ。
−〇〇、及び８！１ １３３１を有することだけが必要
な点を除き第５図のものと類似している。下位のアドレ
ス信号ｇ、−１！Ｂ及びｅ、−ｅ工、はルック・アヘッ
ドを含むことが好ましく、これがマスクの下位のビット
０ｎ−０□、を出力する１６ビツト右リップル回路４６
に与えられる。上位のアドレス信号５ｉｔ−ｓａｔ及び
８１ｍ−ｅ３Ｌは同じようにルック・アヘッドを含むこ
とが好ましく、これがマスクの下位ビットＯｈ＠−０３
□を出力する１６ビツト左リップル回路４３に与えられ
る。必要に応じて、極性変更信号ＰＣによってマスクの
橘性を制御することができる。
な点を除き第５図のものと類似している。下位のアドレ
ス信号ｇ、−１！Ｂ及びｅ、−ｅ工、はルック・アヘッ
ドを含むことが好ましく、これがマスクの下位のビット
０ｎ−０□、を出力する１６ビツト右リップル回路４６
に与えられる。上位のアドレス信号５ｉｔ−ｓａｔ及び
８１ｍ−ｅ３Ｌは同じようにルック・アヘッドを含むこ
とが好ましく、これがマスクの下位ビットＯｈ＠−０３
□を出力する１６ビツト左リップル回路４３に与えられ
る。必要に応じて、極性変更信号ＰＣによってマスクの
橘性を制御することができる。
右リップル回路４６は第５図の回路と極めて似ているが
、長さはわずか半分である。第８図に示すように、右リ
ップル回路は第６図の回路と同じ、４個の４ビット右リ
ップル回路３０及び第７図の回路と同じ、３個の４ビツ
ト右ルツク・アヘッド回路３２より成る。右ルック・ア
ヘッド回路３２の直列接続は右リップル回路３０のそれ
と若干似たリップル効果を有することに注意されたい、
左リップル回路４８を第９図に示す。この回路４８は４
個の４ビット左リップル回路５０及び３個の４ビツト左
ルツク・アヘッド回路５２より成る。完全を期するため
に、一番右の段の４ビット左リップル回５６ｓｏの構造
を第１０図に、４ビツト左ルツク・アヘッド回路５２の
構造を第１１図に示す、左リップル回路５０は４個の２
人力ＯＲゲート５４及び４個の２人力排他的ＯＲゲート
５６より成る。一番右のＯＲゲート５４への接地接続は
他の段では開始アドレスのための４ビット信号ｓｉの最
上位のビットによって置換される。左ルック・アヘッド
回路５２は４人力ＯＲゲート５８．５人力Ｎ Ｏ，Ｒゲ
ート６０，２人力ＮＯＲゲート６２及び２人力排他的Ｏ
Ｒゲート６４を有する。
、長さはわずか半分である。第８図に示すように、右リ
ップル回路は第６図の回路と同じ、４個の４ビット右リ
ップル回路３０及び第７図の回路と同じ、３個の４ビツ
ト右ルツク・アヘッド回路３２より成る。右ルック・ア
ヘッド回路３２の直列接続は右リップル回路３０のそれ
と若干似たリップル効果を有することに注意されたい、
左リップル回路４８を第９図に示す。この回路４８は４
個の４ビット左リップル回路５０及び３個の４ビツト左
ルツク・アヘッド回路５２より成る。完全を期するため
に、一番右の段の４ビット左リップル回５６ｓｏの構造
を第１０図に、４ビツト左ルツク・アヘッド回路５２の
構造を第１１図に示す、左リップル回路５０は４個の２
人力ＯＲゲート５４及び４個の２人力排他的ＯＲゲート
５６より成る。一番右のＯＲゲート５４への接地接続は
他の段では開始アドレスのための４ビット信号ｓｉの最
上位のビットによって置換される。左ルック・アヘッド
回路５２は４人力ＯＲゲート５８．５人力Ｎ Ｏ，Ｒゲ
ート６０，２人力ＮＯＲゲート６２及び２人力排他的Ｏ
Ｒゲート６４を有する。
ＯＲゲート５８への接地入力はより左の段では４つの１
ビット開始アドレス信号の１つによって置換される。５
人力ＮＯＲゲート６０への接地入力は、より左の段では
右の段から供給される信号０′によって置換される。
ビット開始アドレス信号の１つによって置換される。５
人力ＮＯＲゲート６０への接地入力は、より左の段では
右の段から供給される信号０′によって置換される。
本発明の最も顕著な効果は、信号がマスク・ゼネレータ
の両端からその中心に向って平行してリップルできるの
で、マスクを発生するための全遅延時間が略半分に減少
されることである。即ち遅延経路にはわずか半分の段が
ある。この著しい減少は回路の複雑さを著しく増すこと
なく達成される。実際、第８図及び第９図を第５図の従
来技術ど比較すると、本発明の高速回路は１個の４ビツ
ト・ルック・アヘッド回路の必要がなくなっている。さ
らにデコーダ中では１個のＮＡＮＤゲートが節約されて
いる。他の点では本発明の著しい改良は主に素子間の接
続を配列し直すことによって達成される。
の両端からその中心に向って平行してリップルできるの
で、マスクを発生するための全遅延時間が略半分に減少
されることである。即ち遅延経路にはわずか半分の段が
ある。この著しい減少は回路の複雑さを著しく増すこと
なく達成される。実際、第８図及び第９図を第５図の従
来技術ど比較すると、本発明の高速回路は１個の４ビツ
ト・ルック・アヘッド回路の必要がなくなっている。さ
らにデコーダ中では１個のＮＡＮＤゲートが節約されて
いる。他の点では本発明の著しい改良は主に素子間の接
続を配列し直すことによって達成される。
マスク・ゼネレータのための、上述された種々の回路素
子は多くの技術によって形成できる。しかしながら、良
く知られている技術書、ミード及びコンウェイ著ｒＶＬ
ｓＩ入門Ｊ （Ｈｅａｄ ａｎｄ Ｃｏｎｗａｙ：”Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＶＬＳＩ”）に説明さ
れているＣＭＯ８技術を使用することが好ましい。又マ
スク・ゼネレータはディジタル計算機のプロセッサを組
込んだ単一の集積回路内にあることが好ましい。
子は多くの技術によって形成できる。しかしながら、良
く知られている技術書、ミード及びコンウェイ著ｒＶＬ
ｓＩ入門Ｊ （Ｈｅａｄ ａｎｄ Ｃｏｎｗａｙ：”Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＶＬＳＩ”）に説明さ
れているＣＭＯ８技術を使用することが好ましい。又マ
スク・ゼネレータはディジタル計算機のプロセッサを組
込んだ単一の集積回路内にあることが好ましい。
デコーダが多くの入力を受入れて、２以上の出力を選択
できる限り、本発明は２以上の中央フィールドを有する
マスクに一般化できる。しかしながら、フィールドが重
桑すると、このような一般化によっては問題が生ずる。
できる限り、本発明は２以上の中央フィールドを有する
マスクに一般化できる。しかしながら、フィールドが重
桑すると、このような一般化によっては問題が生ずる。
Ｆ１発明の効果
本発明に従えば、マスクの発生に必要な時間が減少し、
回路素子数が減少したマスク・ゼネレータが与えられる
。
回路素子数が減少したマスク・ゼネレータが与えられる
。
第１図は本発明のマスク・ゼネレータのブロック図であ
る。 第２図は従来のリップル・マスク・ゼネレータの概略図
である。 第３図及び第４図は従来のマスク・ゼネレータの一部の
概略図である。 第５図はルック・アヘッドを有する従来のリップル・マ
スク・ゼネレータのブロック図である。 第６図及び第７図は第５図のマスク・ゼネレータの一部
の概略図である。 第８図及び第９図は第１図のマスク・ゼネレータの重要
な部分のブロック図である６ 第１０図及び第１１図は第９図の一部の既略図である。 １０・・・リップル回路、 １２．１４・・・真数／補
数（Ｔ／Ｃ）回路、２０．２２．４２．４４・・・デコ
ーダ、４６・・・右リップル回路、 ４８・・・左リッ
プル回路。 第６図
る。 第２図は従来のリップル・マスク・ゼネレータの概略図
である。 第３図及び第４図は従来のマスク・ゼネレータの一部の
概略図である。 第５図はルック・アヘッドを有する従来のリップル・マ
スク・ゼネレータのブロック図である。 第６図及び第７図は第５図のマスク・ゼネレータの一部
の概略図である。 第８図及び第９図は第１図のマスク・ゼネレータの重要
な部分のブロック図である６ 第１０図及び第１１図は第９図の一部の既略図である。 １０・・・リップル回路、 １２．１４・・・真数／補
数（Ｔ／Ｃ）回路、２０．２２．４２．４４・・・デコ
ーダ、４６・・・右リップル回路、 ４８・・・左リッ
プル回路。 第６図
Claims (1)
- 【特許請求の範囲】 第１の論理レベルの複数のデータ・ビット及び第２の論
理レベルの複数のデータ・ビットを有するマスクを発生
するマスク・ゼネレータにおいて、 （ａ）データ・マスクのための開始データ・ビット位置
を表わす第１の２進アドレス及び終りデータ・ビット位
置を表わす第２の２進アドレスを解読する、デコーダと
、 （ｂ）上記デコーダの出力に応答して、上記マスク中の
下位ビット位置から上位ビット位置に伝搬する第１の桁
上げビットを発生する第１のルック・アヘッド桁上げ装
置と、 （ｃ）上記デコーダの出力に応答して、上記マスク中の
上位ビット位置から下位ビット位置に伝搬する第２の桁
上げビットを発生する第２のルック・アヘッド桁上げ装
置とを有する、 マスク・ゼネレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US168031 | 1988-03-14 | ||
| US07/168,031 US4945509A (en) | 1988-03-14 | 1988-03-14 | Dual look ahead mask generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212327A true JPH0212327A (ja) | 1990-01-17 |
| JPH0434177B2 JPH0434177B2 (ja) | 1992-06-05 |
Family
ID=22609801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059872A Granted JPH0212327A (ja) | 1988-03-14 | 1989-03-14 | マスク・ゼネレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4945509A (ja) |
| EP (1) | EP0332845A3 (ja) |
| JP (1) | JPH0212327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10409594B2 (en) | 2017-03-13 | 2019-09-10 | Fujitsu Limited | Processing circuit and control method of processing circuit |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410719A (en) * | 1992-05-27 | 1995-04-25 | Hewlett-Packard Company | Field compositor for merging data and including cells each receiving three control and two data inputs and generating one control and one data output therefrom |
| US5313433A (en) * | 1992-09-11 | 1994-05-17 | Micron Technology, Inc. | Windowed flash write circuit |
| US5689693A (en) * | 1994-04-26 | 1997-11-18 | Advanced Micro Devices, Inc. | Range finding circuit for selecting a consecutive sequence of reorder buffer entries using circular carry lookahead |
| US5754812A (en) * | 1995-10-06 | 1998-05-19 | Advanced Micro Devices, Inc. | Out-of-order load/store execution control |
| US6038657A (en) * | 1995-10-06 | 2000-03-14 | Advanced Micro Devices, Inc. | Scan chains for out-of-order load/store execution control |
| US5745744A (en) * | 1995-10-12 | 1998-04-28 | International Business Machines Corporation | High speed mask generation using selection logic |
| US6829504B1 (en) | 2000-09-14 | 2004-12-07 | Cardiac Pacemakers, Inc. | System and method for preventing recurrence of atrial tachyarrhythmia |
| US6738792B1 (en) * | 2001-03-09 | 2004-05-18 | Advanced Micro Devices, Inc. | Parallel mask generator |
| US20030044522A1 (en) * | 2001-05-08 | 2003-03-06 | Yukio Isozaki | Process and apparatus for producing mixture for asphalt pavement and method for paving roads by use thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911405A (en) * | 1974-03-20 | 1975-10-07 | Sperry Rand Corp | General purpose edit unit |
| US4012722A (en) * | 1975-09-20 | 1977-03-15 | Burroughs Corporation | High speed modular mask generator |
| US4064421A (en) * | 1976-07-22 | 1977-12-20 | Burroughs Corporation | High speed modular arithmetic apparatus having a mask generator and a priority encoder |
| US4139899A (en) * | 1976-10-18 | 1979-02-13 | Burroughs Corporation | Shift network having a mask generator and a rotator |
| US4180861A (en) * | 1978-03-31 | 1979-12-25 | Ncr Corporation | Selectively operable mask generator |
| JPS54147747A (en) * | 1978-05-12 | 1979-11-19 | Hitachi Ltd | Data processor |
| JPS6043751A (ja) * | 1983-08-18 | 1985-03-08 | Hitachi Ltd | 情報処理装置 |
| US4785393A (en) * | 1984-07-09 | 1988-11-15 | Advanced Micro Devices, Inc. | 32-Bit extended function arithmetic-logic unit on a single chip |
| US4760517A (en) * | 1986-10-17 | 1988-07-26 | Integrated Device Technology, Inc. | Thirty-two bit, bit slice processor |
-
1988
- 1988-03-14 US US07/168,031 patent/US4945509A/en not_active Expired - Lifetime
-
1989
- 1989-02-09 EP EP19890102179 patent/EP0332845A3/en not_active Withdrawn
- 1989-03-14 JP JP1059872A patent/JPH0212327A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10409594B2 (en) | 2017-03-13 | 2019-09-10 | Fujitsu Limited | Processing circuit and control method of processing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0332845A3 (en) | 1991-07-17 |
| US4945509A (en) | 1990-07-31 |
| EP0332845A2 (en) | 1989-09-20 |
| JPH0434177B2 (ja) | 1992-06-05 |
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