JPS59160349A - Ａｃｓ回路 - Google Patents
Ａｃｓ回路Info
- Publication number
- JPS59160349A JPS59160349A JP3375783A JP3375783A JPS59160349A JP S59160349 A JPS59160349 A JP S59160349A JP 3375783 A JP3375783 A JP 3375783A JP 3375783 A JP3375783 A JP 3375783A JP S59160349 A JPS59160349 A JP S59160349A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- metric value
- circuit
- selector
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はＡＳＣ（Ａｄｄ Ｃｏｍｐａｒｅ ５ｅｌｅｃ
ｔ）回路、さらに詳しくは高速グイタビ復写器を実現す
るためのＡＳＣ回路に関するものである。
ｔ）回路、さらに詳しくは高速グイタビ復写器を実現す
るためのＡＳＣ回路に関するものである。
（２）従来技術と問題点
従来のグイタビ復写器のＡＳＣ回路の構成を第１図に示
す。第１図においてｌａ、ｌｂはフルアダー、２はコン
パレータ、３はセレクタ、４は補数生成回路、５はアダ
ー、６はレジスタをそれぞれ示す。同図においてフルア
ダｌａ、ｌｂはそれぞれメトリック値および入力信号の
ハイミング距離を加算するための回路であってその出力
はコンパレータ２によって比較されその比較値のうちの
小さい方の出力がセレクタ３によって選択される。選択
されたセレクタ３の出力は補数生成回路４によシ生成さ
れたメトリッ゛り値無限増大を防止するための減算用補
数とアダー５によシ加算されてレジスタ６を介して１つ
のメトリック値が確定される。
す。第１図においてｌａ、ｌｂはフルアダー、２はコン
パレータ、３はセレクタ、４は補数生成回路、５はアダ
ー、６はレジスタをそれぞれ示す。同図においてフルア
ダｌａ、ｌｂはそれぞれメトリック値および入力信号の
ハイミング距離を加算するための回路であってその出力
はコンパレータ２によって比較されその比較値のうちの
小さい方の出力がセレクタ３によって選択される。選択
されたセレクタ３の出力は補数生成回路４によシ生成さ
れたメトリッ゛り値無限増大を防止するための減算用補
数とアダー５によシ加算されてレジスタ６を介して１つ
のメトリック値が確定される。
第１図のごとき従来の回路においては情報が入力する１
周期（ｌクロック）内にメトリック値を確定させなけれ
ばならないため処理による遅延が１クロツクを上回って
目的とするスピードが達成できない場合があった。それ
を解決する方法としてよυ高速な素子を用いるという方
法もあるが、かかる方法を用いると回路規模が大きくな
シ、消費電力も大となり電源部の規模も犬きくなるなど
の欠点があった。
周期（ｌクロック）内にメトリック値を確定させなけれ
ばならないため処理による遅延が１クロツクを上回って
目的とするスピードが達成できない場合があった。それ
を解決する方法としてよυ高速な素子を用いるという方
法もあるが、かかる方法を用いると回路規模が大きくな
シ、消費電力も大となり電源部の規模も犬きくなるなど
の欠点があった。
（３）発明の目的
本発明はかかる従来技術の欠点にがんかみ簡単な回路に
より高速なヴイタビ復写器を実現可能なＡＣ８回路を提
供することを目的とするものである。
より高速なヴイタビ復写器を実現可能なＡＣ８回路を提
供することを目的とするものである。
（４）発明の構成
この目的は本発明によればメトリ、り値と入力符号の−
・ンミング距離を加算するための第１および第２のフル
アダーと、該第１および第２のフルアダーの出力を比較
する比較回路と、該比較回路により比較された前記第１
および第２のフルアダーの出力を選択的に入力するセレ
クタと、該セレクタの出力および該出力よ）生成された
補数を加算するアダーと、該アダーの出力をレノスタを
介して１つのメトリック値を確定させるヴイタビ復写器
のＡＣ８（Ａｄｄ Ｃｏｍｐａｒｅ ５ｅｌｅｃｔ）回
路において、前記補数を１クロック以上前のメ１１ツク
値よシ求めて正規演算を行なうことによシメトリック値
の無限増大を防いだことを特徴とするＡＣ８回路を提供
することによって達成される・（５）発明の実施例 以下本発明の実施例を図面を参照しつつ詳細に説明する
。
・ンミング距離を加算するための第１および第２のフル
アダーと、該第１および第２のフルアダーの出力を比較
する比較回路と、該比較回路により比較された前記第１
および第２のフルアダーの出力を選択的に入力するセレ
クタと、該セレクタの出力および該出力よ）生成された
補数を加算するアダーと、該アダーの出力をレノスタを
介して１つのメトリック値を確定させるヴイタビ復写器
のＡＣ８（Ａｄｄ Ｃｏｍｐａｒｅ ５ｅｌｅｃｔ）回
路において、前記補数を１クロック以上前のメ１１ツク
値よシ求めて正規演算を行なうことによシメトリック値
の無限増大を防いだことを特徴とするＡＣ８回路を提供
することによって達成される・（５）発明の実施例 以下本発明の実施例を図面を参照しつつ詳細に説明する
。
第２図は本発明の１実施例のブロック図を示し・同図に
おいて第１図と同じ記号は第１図と同じ部分を示す。第
２図において本発明の特徴とするところは補数生成回路
ｌＯとリクロ、り用り型フリップ７０ツブ回路にある。
おいて第１図と同じ記号は第１図と同じ部分を示す。第
２図において本発明の特徴とするところは補数生成回路
ｌＯとリクロ、り用り型フリップ７０ツブ回路にある。
すなわち第１図の従来回路において補数生成回路４は処
理のメインルー） トに挿入されていたが第２図の本発明の回路においては
補数生成回路１０をメインルートからはずしりクロック
用り型フリツノフロップ１１を使用することによシ１ク
ロック以上前に生成さ扛た補数をセレクタ３の出力とと
もにアダー５に印加する。かくしてアダー５における減
算を１クロック以上前のメトリック値によシ生成した補
数で行なうことによって即座にアダー５の計算にうつる
ことができ処理時間が短縮できる。
理のメインルー） トに挿入されていたが第２図の本発明の回路においては
補数生成回路１０をメインルートからはずしりクロック
用り型フリツノフロップ１１を使用することによシ１ク
ロック以上前に生成さ扛た補数をセレクタ３の出力とと
もにアダー５に印加する。かくしてアダー５における減
算を１クロック以上前のメトリック値によシ生成した補
数で行なうことによって即座にアダー５の計算にうつる
ことができ処理時間が短縮できる。
（６ン 発明の効果
以上詳細に説明したように本発明によれば高速の素子を
採用することなく処理速度を高速化することができるの
で高速のヴイタビ復写を作成するにあた逆回路規模、費
用の節約においてその効果は頗る犬である。
採用することなく処理速度を高速化することができるの
で高速のヴイタビ復写を作成するにあた逆回路規模、費
用の節約においてその効果は頗る犬である。
第１図は従来のＡＣＳ回路のブロック図、第２図は本発
明にかかるＡＣ８回路のプロ、り図である。 図において１０がＩ数生成回路、１１がりクロック用り
型フリラグフロツノ回路をそれぞれ示す。 ３１１
明にかかるＡＣ８回路のプロ、り図である。 図において１０がＩ数生成回路、１１がりクロック用り
型フリラグフロツノ回路をそれぞれ示す。 ３１１
Claims (1)
- メ） ＩＪツク値と入力符号のハンミング距離を加ｎす
るだめの第１および第２のフルアダーと、該第１および
第２のフルアダーの出力を比較する比較回路と、該比較
回路によシ比較さｎた前記第１および第２のフルアダー
の出力を選択的に入力するセレクタと、該セレクタの出
力および該出力よシ生成さ、れた補数を加算するアダー
と、該アダーの出力とレジスタを介して１つのメトリッ
ク値を確定さぜるグイタビ復写器のＡＣ８（Ａｄｄ Ｃ
ｏｍｐａｒｅＳｅｌｅｃｔ ）回路において、前記補数
を１クロツク以上前のメ） ＩＪツク値よｐ求めて正規
演算を行なうことＫよシメトリック値の無限増大を防い
だことを特徴とするＡＣ８回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3375783A JPS59160349A (ja) | 1983-03-03 | 1983-03-03 | Ａｃｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3375783A JPS59160349A (ja) | 1983-03-03 | 1983-03-03 | Ａｃｓ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160349A true JPS59160349A (ja) | 1984-09-11 |
Family
ID=12395297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3375783A Pending JPS59160349A (ja) | 1983-03-03 | 1983-03-03 | Ａｃｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280123A (ja) * | 1991-01-24 | 1992-10-06 | Kenwood Corp | ビタビ復号装置 |
| US5410555A (en) * | 1991-11-15 | 1995-04-25 | Sony Corporation | Viterbi decoding apparatus |
-
1983
- 1983-03-03 JP JP3375783A patent/JPS59160349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280123A (ja) * | 1991-01-24 | 1992-10-06 | Kenwood Corp | ビタビ復号装置 |
| US5410555A (en) * | 1991-11-15 | 1995-04-25 | Sony Corporation | Viterbi decoding apparatus |
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