JP2614496B2 - 大小比較回路 - Google Patents
大小比較回路Info
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- JP2614496B2 JP2614496B2 JP63205561A JP20556188A JP2614496B2 JP 2614496 B2 JP2614496 B2 JP 2614496B2 JP 63205561 A JP63205561 A JP 63205561A JP 20556188 A JP20556188 A JP 20556188A JP 2614496 B2 JP2614496 B2 JP 2614496B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は大小比較回路に関し、特に２の補数表現の
２進数の大小の判別を行なう大小比較回路に関するもの
である。
２進数の大小の判別を行なう大小比較回路に関するもの
である。
［従来の技術］ 第４図は一般のコンピュータシステムの構成を示すシ
ステム構成図である。
ステム構成図である。
コンピュータシステム50は、一般にコンピュータの心
臓部である中央処理装置（CPU）51と、CPU51に接続され
システム外部とデータのやりとりを行なう入出力部52
と、CPU51に接続されデータやプログラム等を記憶する
記憶部53とから構成される。CPU51は、算術および論理
演算を行なう回路ユニット（ALU）54と、CPU51で処理さ
れる各種情報を記憶するレジスタ部55と、CPU51の動作
シーケンスを制御する制御部56との３つの要素から構成
される。
臓部である中央処理装置（CPU）51と、CPU51に接続され
システム外部とデータのやりとりを行なう入出力部52
と、CPU51に接続されデータやプログラム等を記憶する
記憶部53とから構成される。CPU51は、算術および論理
演算を行なう回路ユニット（ALU）54と、CPU51で処理さ
れる各種情報を記憶するレジスタ部55と、CPU51の動作
シーケンスを制御する制御部56との３つの要素から構成
される。
第５図は第４図で示したALU54の内部構成を示した図
である。
である。
ALU54には主に算術演算装置57と論理演算装置58とが
含まれる。算術演算装置57は加算機能、減算機能、大小
比較機能、インクリメント機能等の各種機能を有し、演
算命令に応じた処理を行なう。論理演算装置58は、AND
機能、OR機能、XOR機能等の各種機能を有し、命令に応
じた論理演算を行なう。このような各種演算機能はそれ
ぞれ半導体チップ上に形成された機能回路によってその
機能が達成されている。
含まれる。算術演算装置57は加算機能、減算機能、大小
比較機能、インクリメント機能等の各種機能を有し、演
算命令に応じた処理を行なう。論理演算装置58は、AND
機能、OR機能、XOR機能等の各種機能を有し、命令に応
じた論理演算を行なう。このような各種演算機能はそれ
ぞれ半導体チップ上に形成された機能回路によってその
機能が達成されている。
第６図は従来の２の補数表現の大小を比較する大小比
較回路の構成を示す図である。
較回路の構成を示す図である。
図において、全加算器60a〜60eはそのキャリイが直列
に接続されて大小比較回路61を構成する。各全加算器60
a〜60dには、Ａ3およびＢ3を最上位の符号ビットとする
２つの補数表現の２進数Ａ（Ａ3,A2,A1,A0）およびＢ
（Ｂ3,B2,B1,B0）の各々のビットが入力される。ただし
２進数Ｂの各ビットはインバータ回路62a〜62dによって
反転されて対応する全加算器に入力される。また、全加
算器60aのキャリイ入力端子は電源電圧２に接続され、
全加算器60eのキャリイ入力端子以外の２つの入力端子
は、各々Ａ3のビットとＢ3のビットの反転とに接続され
る。（Ｓs,S3,S2,S1,S0）はＳsを符号ビットとする大小
比較回路61による加算結果である。
に接続されて大小比較回路61を構成する。各全加算器60
a〜60dには、Ａ3およびＢ3を最上位の符号ビットとする
２つの補数表現の２進数Ａ（Ａ3,A2,A1,A0）およびＢ
（Ｂ3,B2,B1,B0）の各々のビットが入力される。ただし
２進数Ｂの各ビットはインバータ回路62a〜62dによって
反転されて対応する全加算器に入力される。また、全加
算器60aのキャリイ入力端子は電源電圧２に接続され、
全加算器60eのキャリイ入力端子以外の２つの入力端子
は、各々Ａ3のビットとＢ3のビットの反転とに接続され
る。（Ｓs,S3,S2,S1,S0）はＳsを符号ビットとする大小
比較回路61による加算結果である。
次に動作について説明する。
２の補数表現の２進数の大小比較を行なうには、自然
２進数に符号を付加して補数表現の２進数として減算を
行ない、その結果が正か負かを判定してやればよい。全
加算器（FA）によるこの補数表面の２進数は、被減数を
Ａ、減数をＢとした場合、Ａ＋＋１で与えられる（
はＢの反転）。
２進数に符号を付加して補数表現の２進数として減算を
行ない、その結果が正か負かを判定してやればよい。全
加算器（FA）によるこの補数表面の２進数は、被減数を
Ａ、減数をＢとした場合、Ａ＋＋１で与えられる（
はＢの反転）。
第６図は上記の動作を実現するための従来の回路であ
り、２進数Ａの符号ビットＡ3および２進数Ｂの符号ビ
ットＢ3の反転が全加算器60eに入力される。また、全加
算器60aのキャリイ入力端子が電源電圧２に入力されて
おり、最下位のキャリイ入力に“1"が与えられることに
なる。したがって、この２の補数表現の２進数Ａおよび
Ｂの各々のビットを全加算器に入力することによって減
算が行なわれ、２つの補数表現の２進数（Ｓs,S3,S2,
S1,S0）として結果が得られる。そこで減算結果の符号
ビットＳsが“0"のときには減算結果が意味し、すなわ
ち２進数Ａ≧２進数Ｂとなる。符号ビットＳsが“1"の
ときには、減算結果が負を意味し、すなわち２進数Ａ＜
２進数Ｂとなる。このようにして、２の補数表現の２進
数ＡとＢとの大小比較が行なわれる。この場合の全加算
器60a〜60eの真理値表を下記の第１表に示す。
り、２進数Ａの符号ビットＡ3および２進数Ｂの符号ビ
ットＢ3の反転が全加算器60eに入力される。また、全加
算器60aのキャリイ入力端子が電源電圧２に入力されて
おり、最下位のキャリイ入力に“1"が与えられることに
なる。したがって、この２の補数表現の２進数Ａおよび
Ｂの各々のビットを全加算器に入力することによって減
算が行なわれ、２つの補数表現の２進数（Ｓs,S3,S2,
S1,S0）として結果が得られる。そこで減算結果の符号
ビットＳsが“0"のときには減算結果が意味し、すなわ
ち２進数Ａ≧２進数Ｂとなる。符号ビットＳsが“1"の
ときには、減算結果が負を意味し、すなわち２進数Ａ＜
２進数Ｂとなる。このようにして、２の補数表現の２進
数ＡとＢとの大小比較が行なわれる。この場合の全加算
器60a〜60eの真理値表を下記の第１表に示す。
［発明が解決しようとする課題］ 上記のような従来の大小比較回路では、回路を構成す
る素子数が多く、装置の集積化に対して不利であった。
すなわち、演算機能としての大小比較機能は、演算の種
類によっては必ずしも２つの自然２進数の減算値を必要
とする場合ばかりではなく、単なる大小関係の結果だけ
を必要とする場合もある。したがって、大小のみを比較
するような演算回路としては、従来の大小比較回路は適
切な構成となっていなかった。
る素子数が多く、装置の集積化に対して不利であった。
すなわち、演算機能としての大小比較機能は、演算の種
類によっては必ずしも２つの自然２進数の減算値を必要
とする場合ばかりではなく、単なる大小関係の結果だけ
を必要とする場合もある。したがって、大小のみを比較
するような演算回路としては、従来の大小比較回路は適
切な構成となっていなかった。
この発明は上記のような課題を解決するためになされ
たもので、大小比較のみを行なう大小比較回路であっ
て、その構成素子数が少なく集積度の向上に寄与し得る
大小比較回路を提供することを目的とする。
たもので、大小比較のみを行なう大小比較回路であっ
て、その構成素子数が少なく集積度の向上に寄与し得る
大小比較回路を提供することを目的とする。
［課題を解決するための手段］ この発明に係る大小比較回路は、複数ビットの第１お
よび第２の２進数の大小関係を判別するための大小比較
回路であって、それぞれが、第１および第２の２進数の
各ビットに対応して設けられ、第１の２進数の対応のビ
ットのデータと、第２の２進数の対応のビットの反転デ
ータと、前段からのキャリー入力データとを加算してキ
ャリー出力データを後段に与え、初段はキャリー入力デ
ータとして第１の論理を受け、最終段のキャリー出力デ
ータによって第１および第２の２進数の大小関係が判別
される直列接続された複数の単位回路を備え、単位回路
は、第１の２進数の対応のビットのデータが入力される
第１の入力端子、第２の２進数の対応のビットのデータ
が入力される第２の入力端子、キャリー入力データが入
力されるキャリー入力端子、キャリー出力データが出力
されるキャリー出力端子、第２の入力端子のデータが第
１の論理である場合は第１の入力端子と第１の中間ノー
ドとを接続し、第２の入力端子のデータが第２の論理で
ある場合は第１の入力端子と第２の中間ノードとを接続
する第１の切換手段、第２の入力端子のデータが第１の
論理である場合は第２の中間ノードに第２の論理を与
え、第２の入力端子のデータが第１の論理である場合は
第１の中間ノードに第１の論理を与える第２の切換手
段、およびキャリー入力端子のデータが第１の論理であ
る場合は第１の中間ノードとキャリー出力端子とを接続
し、キャリー入力端子のデータが第２の論理である場合
は第２の中間ノードとキャリー出力端子とを接続する第
３の切換手段を含むことを特徴としている。
よび第２の２進数の大小関係を判別するための大小比較
回路であって、それぞれが、第１および第２の２進数の
各ビットに対応して設けられ、第１の２進数の対応のビ
ットのデータと、第２の２進数の対応のビットの反転デ
ータと、前段からのキャリー入力データとを加算してキ
ャリー出力データを後段に与え、初段はキャリー入力デ
ータとして第１の論理を受け、最終段のキャリー出力デ
ータによって第１および第２の２進数の大小関係が判別
される直列接続された複数の単位回路を備え、単位回路
は、第１の２進数の対応のビットのデータが入力される
第１の入力端子、第２の２進数の対応のビットのデータ
が入力される第２の入力端子、キャリー入力データが入
力されるキャリー入力端子、キャリー出力データが出力
されるキャリー出力端子、第２の入力端子のデータが第
１の論理である場合は第１の入力端子と第１の中間ノー
ドとを接続し、第２の入力端子のデータが第２の論理で
ある場合は第１の入力端子と第２の中間ノードとを接続
する第１の切換手段、第２の入力端子のデータが第１の
論理である場合は第２の中間ノードに第２の論理を与
え、第２の入力端子のデータが第１の論理である場合は
第１の中間ノードに第１の論理を与える第２の切換手
段、およびキャリー入力端子のデータが第１の論理であ
る場合は第１の中間ノードとキャリー出力端子とを接続
し、キャリー入力端子のデータが第２の論理である場合
は第２の中間ノードとキャリー出力端子とを接続する第
３の切換手段を含むことを特徴としている。
また、第１および第２の２進数の最上位ビットは符号
ビットであり、さらに、第１および第２の２進数の符号
ビットのデータが一致した場合は最終段の単位回路のキ
ャリー出力データを選択し、一致しない場合は第１また
は第２の２進数の符号ビットのデータを選択し、その選
択したデータによって第１および第２の２進数の大小関
係が判別される選択回路を備えてもよい。
ビットであり、さらに、第１および第２の２進数の符号
ビットのデータが一致した場合は最終段の単位回路のキ
ャリー出力データを選択し、一致しない場合は第１また
は第２の２進数の符号ビットのデータを選択し、その選
択したデータによって第１および第２の２進数の大小関
係が判別される選択回路を備えてもよい。
また、選択回路は、第１および第２の２進数の大小関
係に応じたデータが出力される出力端子、第１および第
２の２進数の符号ビットのデータを受ける排他的論理和
回路、および排他的論理和回路の出力が第１の論理であ
る場合は最終段の単位回路のキャリー出力端子と出力端
子を接続し、排他的論理和回路の出力が第２の論理であ
る場合は最終段の単位回路の第２の入力端子と出力端子
を接続する第４の切換手段を含むこととしてもよい。
係に応じたデータが出力される出力端子、第１および第
２の２進数の符号ビットのデータを受ける排他的論理和
回路、および排他的論理和回路の出力が第１の論理であ
る場合は最終段の単位回路のキャリー出力端子と出力端
子を接続し、排他的論理和回路の出力が第２の論理であ
る場合は最終段の単位回路の第２の入力端子と出力端子
を接続する第４の切換手段を含むこととしてもよい。
［作用］ この発明に係る大小比較回路では、各単位回路は、第
２の２進数の対応のビットのデータに応じて第１の２進
数の対応のビットのデータを第１または第２の中間ノー
ドに与える第１の切換手段と、第２の２進数の対応のビ
ットのデータに応じてその反転データを第２または第１
の中間ノードに与える第２の切換手段と、キャリー入力
データに応じて第１または第２の中間ノードとキャリー
出力端子とを接続する第３の切換手段とを含み、キャリ
ー出力データのみを出力する。したがって、各単位回路
が入力データの加算結果も出力していた従来に比べ、回
路を構成する素子数が少なくて済む。
２の２進数の対応のビットのデータに応じて第１の２進
数の対応のビットのデータを第１または第２の中間ノー
ドに与える第１の切換手段と、第２の２進数の対応のビ
ットのデータに応じてその反転データを第２または第１
の中間ノードに与える第２の切換手段と、キャリー入力
データに応じて第１または第２の中間ノードとキャリー
出力端子とを接続する第３の切換手段とを含み、キャリ
ー出力データのみを出力する。したがって、各単位回路
が入力データの加算結果も出力していた従来に比べ、回
路を構成する素子数が少なくて済む。
また、さらに、第１および第２の２進数の対応のビッ
トのデータが一致した場合は最終段の単位回路のキャリ
ー出力データを選択し、一致しない場合は第１または第
２の２進数の対応のビットのデータを選択し、その選択
したデータによって大小関係が判別される選択回路を設
ければ、大小関係の判別をより高速で行なうことができ
る。
トのデータが一致した場合は最終段の単位回路のキャリ
ー出力データを選択し、一致しない場合は第１または第
２の２進数の対応のビットのデータを選択し、その選択
したデータによって大小関係が判別される選択回路を設
ければ、大小関係の判別をより高速で行なうことができ
る。
また、選択回路は、第１および第２の２進数の符号ビ
ットのデータを受ける排他的論理和回路と、排他的論理
和回路の出力によって制御される第４の切換手段とを含
むこととすれば、選択回路を容易に構成できる。
ットのデータを受ける排他的論理和回路と、排他的論理
和回路の出力によって制御される第４の切換手段とを含
むこととすれば、選択回路を容易に構成できる。
［実施例］ 第１図はこの発明の一実施例による２の補数表現の２
進数の大小比較回路の構成を示す図である。
進数の大小比較回路の構成を示す図である。
この実施例においては、最上位ビットを符号ビットと
する４ビットの２の補数表現の２進数Ａ（Ａ3,A2,A1,
A0）と２の補数表現の２進数Ｂ（Ｂ3,B2,B1,B0）との大
小を比較している。単位回路1a〜1dは直列に接続され、
それぞれの単位回路には対応する比較すべき２進数のビ
ットの２進ディジットが入力される。単位回路はいずれ
も第１ないし第３の入力と第１の出力とを有し、第１お
よび第２の入力には各々比較すべき２進ディジットを、
第３の入力にはキャリイ入力を入力した場合に、第１の
入力の２進ディジットと、第２の入力の２進ディジット
の反転の２進ディジットと、第３の入力のキャリイとし
ての２進ディジットとの加算による２進ディジットのキ
ャリイ出力を得るように構成されている。各々の第１の
入力にはＡn（ｎ＝１〜３）、第２の入力にはＢn（ｎ＝
１〜３）が入力される。第１の単位回路1aの第３の入力
端子は、電源電圧２に接続される。第２、第３および第
４の単位回路の第３の入力端子は、１ビット下位の単位
回路の出力端子に接続される。この単位回路が満足する
真理値を第２表に示す。
する４ビットの２の補数表現の２進数Ａ（Ａ3,A2,A1,
A0）と２の補数表現の２進数Ｂ（Ｂ3,B2,B1,B0）との大
小を比較している。単位回路1a〜1dは直列に接続され、
それぞれの単位回路には対応する比較すべき２進数のビ
ットの２進ディジットが入力される。単位回路はいずれ
も第１ないし第３の入力と第１の出力とを有し、第１お
よび第２の入力には各々比較すべき２進ディジットを、
第３の入力にはキャリイ入力を入力した場合に、第１の
入力の２進ディジットと、第２の入力の２進ディジット
の反転の２進ディジットと、第３の入力のキャリイとし
ての２進ディジットとの加算による２進ディジットのキ
ャリイ出力を得るように構成されている。各々の第１の
入力にはＡn（ｎ＝１〜３）、第２の入力にはＢn（ｎ＝
１〜３）が入力される。第１の単位回路1aの第３の入力
端子は、電源電圧２に接続される。第２、第３および第
４の単位回路の第３の入力端子は、１ビット下位の単位
回路の出力端子に接続される。この単位回路が満足する
真理値を第２表に示す。
ビットＡ3およびＢ3はまた排他的論理和回路３に入力
され、排他的論理和回路３の出力は選択回路４の入力Ｃ
に入力される。また選択回路４の入力ａはビットＢ3に
接続され、選択回路４の入力ｂには単位回路1dのキャリ
イ出力が接続される。単位回路４の出力ｄはインバータ
５を介して出力端子６に接続される。
され、排他的論理和回路３の出力は選択回路４の入力Ｃ
に入力される。また選択回路４の入力ａはビットＢ3に
接続され、選択回路４の入力ｂには単位回路1dのキャリ
イ出力が接続される。単位回路４の出力ｄはインバータ
５を介して出力端子６に接続される。
ここで選択回路４の動作について説明する。
排他的論理和回路３の出力が“0"の場合には、選択回
路４の出力ｄとして第４の単位回路1dのキャリイ出力、
すなわち入力ｂを選択し、排他的論理和回路３の出力が
“1"の場合にはビットＢ3、すなわち入力ａを選択す
る。
路４の出力ｄとして第４の単位回路1dのキャリイ出力、
すなわち入力ｂを選択し、排他的論理和回路３の出力が
“1"の場合にはビットＢ3、すなわち入力ａを選択す
る。
第２図は第１図に示した選択回路４の具体的構成を示
す回路図である。
す回路図である。
図において、入力ａが入力される入力端子10と出力ｄ
が出力される出力端子13および入力ｂが入力される入力
端子11と出力端子13の間にそれぞれトランスファゲート
19および20が接続される。トランスファゲート19はＮ型
トランジスタ15とＰ型トランジスタ16とからなる。トラ
ンスファゲート20はＮ型トランジスタ17とＰ型トランジ
スタ18とからなる。Ｎ型トランジスタ15のゲートとＰ型
トランジスタ18のゲートとに入力端子12が接続される。
また入力端子12はインバータ14を介してＰ型トランジス
タ16のゲートとＮ型トランジスタ17のゲートとに接続さ
れる。
が出力される出力端子13および入力ｂが入力される入力
端子11と出力端子13の間にそれぞれトランスファゲート
19および20が接続される。トランスファゲート19はＮ型
トランジスタ15とＰ型トランジスタ16とからなる。トラ
ンスファゲート20はＮ型トランジスタ17とＰ型トランジ
スタ18とからなる。Ｎ型トランジスタ15のゲートとＰ型
トランジスタ18のゲートとに入力端子12が接続される。
また入力端子12はインバータ14を介してＰ型トランジス
タ16のゲートとＮ型トランジスタ17のゲートとに接続さ
れる。
このような構成において、入力ｃが“1"であるとき出
力ｄからは入力ａの信号がそのまま出力され、入力ｃが
“0"であるとき出力ｄからは入力ｂの信号がそのまま出
力される。
力ｄからは入力ａの信号がそのまま出力され、入力ｃが
“0"であるとき出力ｄからは入力ｂの信号がそのまま出
力される。
第３図は第１図に示した単位回路の具体的構成を示す
回路図である。
回路図である。
図において、入力端子として、比較されるべき２進デ
ィジットＡが入力される第１の入力端子21と、比較され
るべき２進ディジットＢが入力される第２の入力端子22
と、キャリイによる２進ディジットCinが入力される第
３の入力端子23と、キャリイ出力としての２進ディジッ
トCoutが出力される出力端子24とが備えられる。第１の
入力端子21と出力端子24との間に、トランスファゲート
37および39が直列に接続される。同様にトランスファゲ
ート38および40も第１の入力端子21と出力端子24との間
に直列に接続される。トランスファゲート37はＮ型トラ
ンジスタ29とＰ型トランジスタ33よりなる。トランスフ
ァゲート38はＮ型トランジスタ30とＰ型トランジスタ34
とからなる。トランスファゲート39はＮ型トランジスタ
31とＰ型トランジスタ35とからなる。トランスファゲー
ト40はＮ型トランジスタ32とＰ型トランジスタ36とから
なる。トランスファゲート37と39との間のノードN1と電
源電圧41との間にＰ型トランジスタ27が接続される。ト
ランスファゲート38と40との間のノードN2と接地電源42
との間にＮ型トランジスタ28が接続される。第２の入力
端子22は、Ｐ型トランジスタ27のゲートと、Ｎ型トラン
ジスタ29のゲートと、Ｐ型トランジスタ34のゲートと、
Ｎ型トランジスタ28のゲートとに接続される。Ｐ型トラ
ンジスタ33のゲートとＮ型トランジスタ30のゲートとは
相互に接続され、その間のノードN3と第２の入力端子22
との間にインバータ25が接続される。Ｐ型トランジスタ
35のゲートと、Ｎ型トランジスタ32のゲートとは相互に
接続される。第３の入力端子23はＮ型トランジスタ31の
ゲートとＰ型トランジスタ36のゲートとにそれぞれ接続
される。Ｐ型トランジスタ35のゲートとＮ型トランジス
タ32のゲートとの間の接続線のノードN4と、Ｎ型トラン
ジスタ31のゲートとＰ型トランジスタ36のゲートとの間
の接続線のノードN5との間にインバータ26が接続され
る。
ィジットＡが入力される第１の入力端子21と、比較され
るべき２進ディジットＢが入力される第２の入力端子22
と、キャリイによる２進ディジットCinが入力される第
３の入力端子23と、キャリイ出力としての２進ディジッ
トCoutが出力される出力端子24とが備えられる。第１の
入力端子21と出力端子24との間に、トランスファゲート
37および39が直列に接続される。同様にトランスファゲ
ート38および40も第１の入力端子21と出力端子24との間
に直列に接続される。トランスファゲート37はＮ型トラ
ンジスタ29とＰ型トランジスタ33よりなる。トランスフ
ァゲート38はＮ型トランジスタ30とＰ型トランジスタ34
とからなる。トランスファゲート39はＮ型トランジスタ
31とＰ型トランジスタ35とからなる。トランスファゲー
ト40はＮ型トランジスタ32とＰ型トランジスタ36とから
なる。トランスファゲート37と39との間のノードN1と電
源電圧41との間にＰ型トランジスタ27が接続される。ト
ランスファゲート38と40との間のノードN2と接地電源42
との間にＮ型トランジスタ28が接続される。第２の入力
端子22は、Ｐ型トランジスタ27のゲートと、Ｎ型トラン
ジスタ29のゲートと、Ｐ型トランジスタ34のゲートと、
Ｎ型トランジスタ28のゲートとに接続される。Ｐ型トラ
ンジスタ33のゲートとＮ型トランジスタ30のゲートとは
相互に接続され、その間のノードN3と第２の入力端子22
との間にインバータ25が接続される。Ｐ型トランジスタ
35のゲートと、Ｎ型トランジスタ32のゲートとは相互に
接続される。第３の入力端子23はＮ型トランジスタ31の
ゲートとＰ型トランジスタ36のゲートとにそれぞれ接続
される。Ｐ型トランジスタ35のゲートとＮ型トランジス
タ32のゲートとの間の接続線のノードN4と、Ｎ型トラン
ジスタ31のゲートとＰ型トランジスタ36のゲートとの間
の接続線のノードN5との間にインバータ26が接続され
る。
単位回路がこのように構成されることによって、先の
第２表に示した真理値表に従った回路動作が行なわれ
る。
第２表に示した真理値表に従った回路動作が行なわれ
る。
すなわち、Ｂが“0"かつCinが“0"の場合には、Ｐ型
トランジスタ27がオンとなり、トランスファゲート38お
よび40がオンとなる。またＮ型トランジスタ28とトラン
スファゲート37および39がオフとなるので、出力端子24
には第１の入力端子21の入力がそのまま伝わり、すなわ
ちＡが“1"の場合にはCoutが“1"、Ａが“0"の場合には
Coutが“0"となる。
トランジスタ27がオンとなり、トランスファゲート38お
よび40がオンとなる。またＮ型トランジスタ28とトラン
スファゲート37および39がオフとなるので、出力端子24
には第１の入力端子21の入力がそのまま伝わり、すなわ
ちＡが“1"の場合にはCoutが“1"、Ａが“0"の場合には
Coutが“0"となる。
Ｂが“1"かつCinが“0"の場合には、Ｎ型トランジス
タ28とトランスファゲート37および40がオンとなり、Ｐ
型トランジスタ27とトランスファゲート38および39がオ
フとなるので、出力端子24のCoutは“0"となる。
タ28とトランスファゲート37および40がオンとなり、Ｐ
型トランジスタ27とトランスファゲート38および39がオ
フとなるので、出力端子24のCoutは“0"となる。
Ｂが“0"かつCinが“1"の場合には、Ｐ型トランジス
タ27とトランスファゲート38および39がオンとなり、Ｎ
型トランジスタ28とトランスファゲート37および40がオ
ンとなるので、出力端子24の出力Coutは“1"となる。
タ27とトランスファゲート38および39がオンとなり、Ｎ
型トランジスタ28とトランスファゲート37および40がオ
ンとなるので、出力端子24の出力Coutは“1"となる。
Ｂが“1"かつCinが“1"の場合には、Ｎ型トランジス
タ28とトランスファゲート37および39がオンとなり、Ｐ
型トランジスタ27とトランスファゲート38および40がオ
フとなるので、出力端子24には第１の入力端子21の入力
がそのまま伝わり、すなわちＡが“1"の場合にはCoutが
“1"、Ａが“0"の場合にはCoutが“0"となる。
タ28とトランスファゲート37および39がオンとなり、Ｐ
型トランジスタ27とトランスファゲート38および40がオ
フとなるので、出力端子24には第１の入力端子21の入力
がそのまま伝わり、すなわちＡが“1"の場合にはCoutが
“1"、Ａが“0"の場合にはCoutが“0"となる。
第１図〜第３図を参照して、この大小比較回路の動作
について以下説明する。
について以下説明する。
単位回路1a〜1dは、第２表に示した真理値を満たして
被減数Ａと減数Ｂの反転との加算を行なう。第１の単
位回路1aの第３の入力端子には、電源電圧２が接続され
ているのでキャリイ入力“1"が供給されることになる。
したがって単位回路が直列接続された接続回路７は、２
の補数表現の２進数における減算（Ａ＋＋１）を実行
する。比較すべき２進数が同符号の場合には、選択回路
４によって第４の単位回路1dのキャリイ出力端子の出力
が選択され、インバータ回路５で反応させてその大小比
較結果として出力する。比較すべき２進数が異符号の場
合には、その符号ビットのみから大小関係が判明するの
で、選択回路４によって減数Ｂの符号ビットＢ3が選択
され、同様にインバータ回路５で反転させて大小比較回
路として出力する。このように、比較すべき２進数の符
号が同一であってもまたは相違していても出力端子６か
らの出力Ｓsとして、Ａ≧Ｂの場合には“0"、Ａ＜Ｂの
場合には“1"が出力される。
被減数Ａと減数Ｂの反転との加算を行なう。第１の単
位回路1aの第３の入力端子には、電源電圧２が接続され
ているのでキャリイ入力“1"が供給されることになる。
したがって単位回路が直列接続された接続回路７は、２
の補数表現の２進数における減算（Ａ＋＋１）を実行
する。比較すべき２進数が同符号の場合には、選択回路
４によって第４の単位回路1dのキャリイ出力端子の出力
が選択され、インバータ回路５で反応させてその大小比
較結果として出力する。比較すべき２進数が異符号の場
合には、その符号ビットのみから大小関係が判明するの
で、選択回路４によって減数Ｂの符号ビットＢ3が選択
され、同様にインバータ回路５で反転させて大小比較回
路として出力する。このように、比較すべき２進数の符
号が同一であってもまたは相違していても出力端子６か
らの出力Ｓsとして、Ａ≧Ｂの場合には“0"、Ａ＜Ｂの
場合には“1"が出力される。
このようにして、比較すべき２進数の符号が異なる場
合、従来のような全加算器を用いて減算をすることな
く、その大小結果が高速に得られる。
合、従来のような全加算器を用いて減算をすることな
く、その大小結果が高速に得られる。
なお、上記実施例ではコンピュータシステムにおける
大小比較回路に適用しているが、その他の単なる演算器
や比較器として用いられることができるのはいまでもな
い。
大小比較回路に適用しているが、その他の単なる演算器
や比較器として用いられることができるのはいまでもな
い。
また、上記実施例では、４ビットの２の補数表現の２
進数の比較を行なっているが、２ビットも含み、他のビ
ット数の補数表現の２進数の比較にも適用できることは
いうまでもない。
進数の比較を行なっているが、２ビットも含み、他のビ
ット数の補数表現の２進数の比較にも適用できることは
いうまでもない。
また、上記実施例では、選択回路の具体的構成を一例
として示しているが、このような機能を有する他の具体
的構成であってもよい。
として示しているが、このような機能を有する他の具体
的構成であってもよい。
さらに、上記実施例では、単位回路を接続した接続回
路と選択回路とを組合わせているが、従来の第６図に示
すような全加算器と選択回路とを組合わせても同様の効
果を奏する。
路と選択回路とを組合わせているが、従来の第６図に示
すような全加算器と選択回路とを組合わせても同様の効
果を奏する。
［発明の効果］ 以上のように、この発明によれば、各単位回路は、第
２の２進数の対応のビットのデータに応じて第１の２進
数の対応のビットのデータを第１または第２の中間ノー
ドに与える第１の切換手段と、第２の２進数の対応のビ
ットのデータに応じてその反転データを第２または第１
の中間ノードに与える第２の切換手段と、キャリー入力
データに応じて第１または第２の中間ノードとキャリー
出力端子とを接続する第３の切換手段とを含み、キャリ
ー出力データのみを出力する。したがって、各単位回路
が入力データの加算結果も出力していた従来に比べ、回
路を構成する素子数が少なくて済む。
２の２進数の対応のビットのデータに応じて第１の２進
数の対応のビットのデータを第１または第２の中間ノー
ドに与える第１の切換手段と、第２の２進数の対応のビ
ットのデータに応じてその反転データを第２または第１
の中間ノードに与える第２の切換手段と、キャリー入力
データに応じて第１または第２の中間ノードとキャリー
出力端子とを接続する第３の切換手段とを含み、キャリ
ー出力データのみを出力する。したがって、各単位回路
が入力データの加算結果も出力していた従来に比べ、回
路を構成する素子数が少なくて済む。
また、さらに、第１および第２の２進数の符号ビット
のデータが一致した場合は最終段の単位回路のキャリー
出力データを選択し、一致しない場合第１または第２の
２進数の符号ビットのデータを選択し、その選択したデ
ータによって大小関係が判別される選択回路を設けれ
ば、大小関係の判別をより高速で行なうことができる。
のデータが一致した場合は最終段の単位回路のキャリー
出力データを選択し、一致しない場合第１または第２の
２進数の符号ビットのデータを選択し、その選択したデ
ータによって大小関係が判別される選択回路を設けれ
ば、大小関係の判別をより高速で行なうことができる。
また、選択回路は、第１および第２の２進数の符号ビ
ットのデータを受ける排他的論理和回路と、排他的論理
和回路の出力によって制御される第４の切換手段とを含
むこととすれば、選択回路を容易に構成できる。
ットのデータを受ける排他的論理和回路と、排他的論理
和回路の出力によって制御される第４の切換手段とを含
むこととすれば、選択回路を容易に構成できる。
第１図はこの発明の一実施例による大小比較回路の構成
を示す図、第２図は第１図の選択回路の構成を示す回路
図、第３図は第１図の単位回路の構成を示す回路図、第
４図は一般のコンピュータシステムの構成を示すシステ
ム構成図、第５図は第４図で示されたALUの内部構成を
示した図、第６図は従来の大小比較回路の構成を示した
図である。 図において、1a〜1dは単位回路、２は電源電圧、３は排
他的論理和回路、４は選択回路、５はインバータ、６は
出力端子、７は接続回路である。 なお、各図中、同一符号は同一または相当部分を示す。
を示す図、第２図は第１図の選択回路の構成を示す回路
図、第３図は第１図の単位回路の構成を示す回路図、第
４図は一般のコンピュータシステムの構成を示すシステ
ム構成図、第５図は第４図で示されたALUの内部構成を
示した図、第６図は従来の大小比較回路の構成を示した
図である。 図において、1a〜1dは単位回路、２は電源電圧、３は排
他的論理和回路、４は選択回路、５はインバータ、６は
出力端子、７は接続回路である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】複数ビットの第１および第２の２進数の大
小関係を判別するための大小比較回路であって、 それぞれが、前記第１および第２の２進数の各ビットに
対応して設けられ、前記第１の２進数の対応のビットの
データと、前記第２の２進数の対応のビットの反転デー
タと、前段からのキャリー入力データとを加算してキャ
リー出力データを後段に与え、初段はキャリー入力デー
タとして第１の論理を受け、最終段のキャリー出力デー
タによって第１および第２の２進数の大小関係が判別さ
れる直列接続された複数の単位回路を備え、 前記単位回路は、 前記第１の２進数の対応のビットのデータが入力される
第１の入力端子、 前記第２の２進数の対応のビットのデータが入力される
第２の入力端子、 前記キャリー入力データが入力されるキャリー入力端
子、 前記キャリー出力データが出力されるキャリー出力端
子、 前記第２の入力端子のデータが第１の論理である場合は
前記第１の入力端子と第１の中間ノードとを接続し、前
記第２の入力端子のデータが第２の論理である場合は前
記第１の入力端子と第２の中間ノードとを接続する第１
の切換手段、 前記第２の入力端子のデータが第１の論理である場合は
前記第２の中間ノードに第２の論理を与え、前記第２の
入力端子のデータが第２の論理である場合は前記第１の
中間ノードに第１の論理を与える第２の切換手段、およ
び 前記キャリー入力端子のデータが第１の論理である場合
は前記第１の中間ノードと前記キャリー出力端子とを接
続し、前記キャリー入力端子のデータが第２の論理であ
る場合は前記第２の中間ノードと前記キャリー出力端子
とを接続する第３の切換手段を含む、大小比較回路。 - 【請求項２】前記第１および第２の２進数の最上位ビッ
トは符号ビットであり、 さらに、前記第１および第２の２進数の符号ビットのデ
ータが一致した場合は前記最終段の単位回路のキャリー
出力データを選択し、一致しない場合は前記第１または
第２の２進数の符号ビットのデータを選択し、その選択
したデータによって前記第１および第２の２進数の大小
関係が判別される選択回路を備える、特許請求の範囲第
１項に記載の大小比較回路。 - 【請求項３】前記選択回路は、 前記第１および第２の２進数の大小関係に応じたデータ
が出力される出力端子、 前記第１および第２の２進数の符号ビットのデータを受
ける排他的論理和回路、および 前記排他的論理和回路の出力が第１の論理である場合は
前記最終段の単位回路のキャリー出力端子と前記出力端
子を接続し、前記排他的論理和回路の出力が第２の論理
である場合は前記最終段の単位回路の第２の入力端子と
前記出力端子を接続する第４の切換手段を含む、特許請
求の範囲第２項に記載の大小比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205561A JP2614496B2 (ja) | 1988-08-18 | 1988-08-18 | 大小比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205561A JP2614496B2 (ja) | 1988-08-18 | 1988-08-18 | 大小比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254333A JPH0254333A (ja) | 1990-02-23 |
| JP2614496B2 true JP2614496B2 (ja) | 1997-05-28 |
Family
ID=16508934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205561A Expired - Fee Related JP2614496B2 (ja) | 1988-08-18 | 1988-08-18 | 大小比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614496B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2776787B1 (fr) * | 1998-03-31 | 2001-05-18 | Sgs Thomson Microelectronics | Comparateur numerique |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128331A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 情報処理装置 |
-
1988
- 1988-08-18 JP JP63205561A patent/JP2614496B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254333A (ja) | 1990-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |