JPH0254333A - 大小比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は大小比較回路に関し、特に２の補数表現の２
進数の大小の判別を行なう大小比較回路に関するもので
ある。

［従来の技術］ 第４図は一般のコンピュータシステムの構成を示すシス
テム構成図である。

コンピュータシステム５０は、一般にコンピュータの心
臓部である中央処理装置（ＣＰＵ）５１と、ＣＰＵ５１
に接続されシステム外部とデータのやりとりを行なう入
出力部５２と、ＣＰＵ５１に接続されデータやプログラ
ム等を記憶する記憶部５３とから構成される。ＣＰＵ５
１は、算術および論理演算を行なう回路ユニット（ＡＬ
Ｕ）５４と、ＣＰＵ５１で処理される各種情報を記憶す
るレジスタ部５５と、ＣＰＵ５１の動作シーケンスを制
御する制御部５６との３つの要素から構成される。

第５図は第４図で示したＡＬＵ５４の内部構成を示した
図である。

Ａ　Ｌ　Ｕ　５４には主に算術演算装置５７と論理演算
装置５８とが含まれる。算術演算装置５７は加算機能、
減算機能、大小比較機能、インクリメント機能等の各種
機能を有し、演算命令に応じた処理を行なう。論理演算
装置５８は、ＡＮＤ機能、ＯＲ機能、ＸＯＲ機能等の各
種機能を有し、命令に応じた論理演算を行なう。このよ
うな各種演算機能はそれぞれ半導体チップ上に形成され
た機能回路によってその機能が達成されている。

第６図は従来の２の補数表現の大小を比較する大小比較
回路の構成を示す図である。

図において、全加算器６０ａ〜６０ｅはそのキャリイが
直列に接続されて大小比較回路６１を構成する。各全加
算器６０ａ〜６０ｄには、Ａ、およびＢ、を最上位の符
号ビットとする２の補数表現の２進数Ａ　（Ａ３１　Ａ
２１　Ａ１．Ａｏ）およびＢ　（Ｂａ　、　　Ｂ２　、
　　Ｂ＋　、　　Ｂｏ　）の各々のビットが入力される
。ただし２進数Ｂの各ビットはインバータ回路６２ａ〜
６２ｄによって反転されて対応する全加算器に入力され
る。また、全加算器６０ａのキャリイ入力端子は電源電
圧２に接続され、全加算器６０ｅのキャリイ入力端子以
外の２つの入力端子は、各々Ａ、のビットとＢ３のビッ
トの反転とに接続される。（Ｓｓ、Ｓａ、Ｂ２．Ｓｌ。

Ｓｏ）はＳ、を符号ビットとする大小比較回路６１によ
る加算結果である。

次に動作について説明する。

２の補数表現の２進数の大小比較を行なうには、自然２
進数に符号を付加して補数表現の２進数として減算を行
ない、その結果が正か負かを判定してやればよい。全加
算器（ＦＡ）によるこの補数表現の２進数は、被減数を
Ａ１減数をＢとした場合、Ａ＋Ｂ＋ｌで与えられる（丁
はＢの反転）。

第６図は上記の動作を実現するための従来の回路であり
、２進数Ａの符号ビットＡ、および２進数Ｂの符号ビッ
トＢ、の反転が全加算器６０ｅに入力される。また、全
加算器６０ａのキャリイ入力端子が電源電圧２に入力さ
れており、最下位のキャリイ入力に“１″が与えられる
ことになる。

したがって、この２の補数表現の２進数ＡおよびＢの各
々のビットを全加算器に入力することによって減算が行
なわれ、２の補数表現の２進数（Ｓｓ、Ｂ３．Ｂ２．Ｓ
ｌ＋　　Ｓｏ）として結果が得られる。そこで減算結果
の符号ビットＳ、が“０”のときには減算結果が正を意
味し、すなわち２進数Ａ≧２進数Ｂとなる。符号ビット
Ｓ、が“１″のときには、減算結果が負を意味し、すな
わち２進数Ａ＜２進数Ｂとなる。このようにして、２の
補数表現の２進数ＡとＢとの大小比較が行なわれる。こ
の場合の全加算器６０ａ〜６０ｅの真理値表を下記の第
１表に示す。

第１表 ［発明が解決しようとする課題］ 上記のような従来の大小比較回路では、符号ビットのみ
から２進数の大小比較結果が判明する場合でも、全ビッ
トに対して減算を行なっていた。

減算の種類によっては必ずしも減算値を必要とする場合
ばかりではなく、単なる大小関係の結果だけを必要とす
る場合もある。したがって、この場合特に符号ビットが
異なる２進数の比較としては、従来の大小比較回路はそ
の結果を得るのに余分な時間を要していた。

この発明は上記のような課題を解決するためになされた
もので、大小比較のみを行なう場合であって、比較すべ
き２進数の符号ビットが異なるときに高速にその比較結
果が得られる大小比較回路を提供することを目的とする
。

［課題を解決するための手段］ この発明に係る大小比較回路は、比較すべき２進ディジ
ットの符号ビットの符号の相違を検出する検出手段と、
検出手段の検出出力に応答して、比較すべき２進ディジ
ットのいずれかの符号ビットに基づいたデータを出力す
るデータ出力手段と、データ出力手段によって出力され
たデータに基づいて、比較すべき２進ディジットの大小
を判別する判別手段とを備えたものである。

［作用］ この発明においては、２の補数表現の２進数の符号の相
違を検知して、その大小を比較するので不要な減算に要
する時間を削減できる。

［実施例］ 第１図はこの発明の一実施例による２の補数表現の２進
数の大小比較回路の構成を示す図である。

この実施例においては、最上位ビットを符号ビットとす
る４ビツトの２の補数表現の２進数Ａ（Ａ３　、Ａ２　
、Ａ＋　、ＡＯ）と２の補数表現の２進数Ｂ　（Ｂａ、
Ｂ２＋　　Ｅｌ、、Ｂｏ　）との大小を比較している。

単位回路１ａ〜１ｄは直列に接続され、それぞれの単位
回路には対応する比較すべき２進数のビットの２進ディ
ジットが入力される。

単位回路はいずれも第１ないし第３の人力と第１の出力
とを有し、第１および第２の入力には各々比較すべき２
進ディジットを、第３の人力にはキャリイ入力を人力し
た場合に、第１の入力の２進ディジットと、第２の入力
の２進ディジットの反転の２進ディジットと、第３の入
力のキャリイとしての２進ディジットとの加算による２
進ディジットのキャリイ出力を得るように構成されてい
る。

各々の第１の入力にはＡ。（ｎ−１〜３）、第２の入力
にはＢ。（ｎ−１〜３）が入力される。第１の単位回路
１ａの第３の入力端子は、電源電圧２に接続される。第
２、第３および第４の単位回路の第３の入力端子は、１
ビツト下位の単位回路の出力端子に接続される。この単
位回路が満足する真理値を第２表に示す。

第２表 ビットＡ３およびＢ、はまた排他的論理和回路３に入力
され、排他的論理和回路３の出力は選択回路４の入力Ｃ
に入力される。また選択回路４の入力ａはビットＢ、に
接続され、選択回路４の人力すには単位回路１ｄのキャ
リイ出力が接続される。単位回路４の出力ｄはインバー
タ５を介して出力端子６に接続される。

ここで選択回路４の動作について説明する。

排他的論理和回路３の出力が“０“の場合には、選択回
路４の出力ｄとして第４の単位回路１ｄのキャリイ出力
、すなわち入力すを選択し、排他的論理和回路３の出力
が“１”の場合にはビットＢ１、すなわち入力ａを選択
する。

第２図は第１図に示した選択回路４の具体的構成を示す
回路図である。

図において、入力ａが入力される入力端子１０と出力ｄ
が出力される出力端子］−３および入力すが入力される
入力端子１１と出力端子１３の間にそれぞれトランスフ
ァゲート１９および２０が接続される。トランスファゲ
ート１９はＮ型トランジスタ１５とＰＩ３）ランジスタ
１６とからなる。

トランスファゲート２０はＮ型トランジスタ１７とＰ型
トランジスタ１８とからなる。Ｎ型１−ランジスタ１５
のゲートとＰ型トランジスタ１８のゲートとに入力端子
１２が接続される。また入力端子１２はインバータ１４
を介してＰ型トランジスタ１６のゲートとＮ型トランジ
スタ１７のゲートとに接続される。

このような構成において、入力Ｃが“１″であるとき出
力ｄからは入力ａの信号がそのまま出力され、入力Ｃが
“０”であるとき出力ｄからは入力すの信号がそのまま
出力される。

第３図は第１図に示した単位回路の具体的構成を示す回
路図である。

図において、入力端子として、比較されるべき２進ディ
ジットＡが人力される第１の入力端子２１と、比較され
るべき２進ディジットＢが人力される第２の入力端子２
２と、キャリイによる２進ディジットＣ１ｎが入力され
る第３の入力端子２３と、キャリイ出力としての２進デ
ィジットＣ。

ｕｔが出力される出力端子２４とが備えられる。

第１の入力端子２１と出力端子２４との間に、トランス
ファゲート３７および３９が直列に接続される。同様に
トランスファゲート３８および４０も第１の入力端子２
１と出力端子２４との間に直列に接続される。トランス
ファゲート３７はＮ型トランジスタ２９とＰ型トランジ
スタ３３よりなる。トランスファゲート３８はＮ型トラ
ンジスタ３０とＰ型トランジスタ３４とからなる。トラ
ンスファゲート３９はＮ型トランジスタ３１とＰ型トラ
ンジスタ３５とからなる。トランスファゲート４０はＮ
型トランジスタ３２とＰ型トランジスタ３６とからなる
。トランスファゲート３７と３９との間のノードＮ１と
電源電圧４１との間にＰ型トランジスタ２７が接続され
る。トランスファゲート３８と４０との間のノードＮ２
と接地電源４２との間にＮ型トランジスタ２８が接続さ
れる。

第２の入力端子２２は、Ｐ型トランジスタ２７のゲート
と、Ｎ型トランジスタ２９のゲートと、Ｐ型トランジス
タ３４のゲートと、Ｎ型トランジスタ２８のゲートとに
接続される。Ｐ型トランジスタ３３のゲートとＮ型トラ
ンジスタ３０のゲートとは相互に接続され、その間のノ
ードＮ３と第２の入力端子２２との間にインバータ２５
が接続される。Ｐ型トランジスタ３５のゲートと、Ｎ型
トランジスタ３２のゲートとは相互に接続される。

第３の入力端子２３はＮ型トランジスタ３１のゲートと
Ｐ型トランジスタ３６のゲートとにそれぞれ接続される
。Ｐ型トランジスタ３５のゲートとＮ型トランジスタ３
２のゲートとの間の接続線のノードＮ４と、Ｎ型トラン
ジスタ３１のゲートとＰ型トランジスタ３６のゲートと
の間の接続線のノードＮ５との間にインバータ２６が接
続される。

単位回路がこのように構成されることによって、先の第
２表に示した真理値表に従った回路動作が行なわれる。

第１図〜第３図を参照して、この大小比較回路の動作に
ついて以下説明する。

単位回路１ａ〜１ｄは、第２表に示した真理値を満たし
て被減数Ａと減数Ｂの反転Ｂとの加算を行なう。第１の
単位回路１ａの第３の入力端子には、電源電圧２が接続
されているのでキャリイ入力“１″が供給されることに
なる。したがって単位回路が直列接続された接続回路７
は、２の補数表現の２進数における減算（Ａ＋Ｂ＋１）
を実行する。比較すべき２進数が同符号の場合には、選
択回路４によって第４の単位回路１ｄのキャリイ出力端
子の出力が選択され、インバータ回路５で反転させてそ
の大小比較結果として出力する。比較すべき２進数が異
符号の場合には、その符号ビットのみから大小関係か判
明するので、選択回路４によって減数Ｂの符号ビットＢ
３が選択され、同様にインバータ回路５で反転させて大
小比較結果として出力する。このように、比較すべき２
進数の符号が同一であってもまたは相違していても出力
端子６からの出力Ｓ、として、Ａ≧Ｂの場合には°０’
　、Ａ＜Ｂの場合には“１″が出力される。

このようにして、比較すべき２進数の符号が異なる場合
、従来のような全加算器を用いて減算をすることなく、
その大小結果が高速に得られる。

なお、上記実施例ではコンピュータシステムにおける大
小比較回路に適用しているが、その他の単なる演算器や
比較器として用いられることができるのはいうまでもな
い。

また、上記実施例では、４ビツトの２の補数表現の２進
数の比較を行なっているが、２ビツトも含み、他のビッ
ト数の補数表現の２進数の比較にも適用できることはい
うまでもない。

また、上記実施例では、選択回路の具体的構成を一例と
して示しているが、このような機能を有する他の具体的
構成であってもよい。

さらに、上記実施例では、単位回路を接続した接続回路
と選択回路とを組合わせているが、従来の第６図に示す
ような全加算器と選択回路とを組合わせても同様の効果
を奏する。

［発明の効果］ この発明は以上説明したとおり、比較すべき２の補数表
現の２進数の符号の相違を検知し、その符号が相違して
いる場合、減算することなく比較結果を出力するので、
従来の大小比較回路より高速に大小比較をすることがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例による大小比較回路の構成
を示す図、第２図は第１図の選択回路の構成を示す回路
図、第３図は第１図の単位回路の構成を示す回路図、第
４図は一般のコンピュータシステムの構成を示すシステ
ム構成図、第５図は第４図で示されたＡＬＵの内部構成
を示した図、第６図は従来の大小比較回路の構成を示し
た図である。 図において、１ａ〜１ｄは単位回路、２は電源電圧、３
は排他的論理和回路、４は選択回路、５はインバータ、
６は出力端子、７は接続回路である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ２の補数表現の２進数の大小比較回路であって、比較す
   べき２進ディジットの符号の相違を検出する検出手段と
   、 前記検出手段の検出出力に応答して、前記比較すべき２
   進ディジットのいずれかの符号ビットに基づいたデータ
   を出力するデータ出力手段と、前記データ出力手段によ
   って出力されたデータに基づいて、前記比較すべき２進
   ディジットの大小を判別する判別手段とを備えた、大小
   比較回路。