JPS58151646A - 加算器用オ−バ−フロ−検出器 - Google Patents
加算器用オ−バ−フロ−検出器Info
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- JPS58151646A JPS58151646A JP58024523A JP2452383A JPS58151646A JP S58151646 A JPS58151646 A JP S58151646A JP 58024523 A JP58024523 A JP 58024523A JP 2452383 A JP2452383 A JP 2452383A JP S58151646 A JPS58151646 A JP S58151646A
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- Japan
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- supplied
- input terminals
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- overflow
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、代数的な加算器用のオーバーフロー検出器に
関する。
関する。
代数的な、すなわち正および負の２進数の計算をする時
、これらの数は通常圧または負としてそれらを特徴づけ
る符号デジットを与えられている。正の２進数は通常符
号デジット０によって表わされ、負の２進数は符号デジ
＞トｌによって表わされる。代数においては加算の法則
と減算の法則に違いはなく、加算の法則が正および負の
数に適用され、例えば負の２進数は２の補数として表わ
され加算される。これは加算器を減算器に切換える必要
をなくシ、回路の複雑化を低減する。したがって減算は
加算に使用されるのと同じ全加算器によシ減数の２の補
数を加算することによって行なわれる。
、これらの数は通常圧または負としてそれらを特徴づけ
る符号デジットを与えられている。正の２進数は通常符
号デジット０によって表わされ、負の２進数は符号デジ
＞トｌによって表わされる。代数においては加算の法則
と減算の法則に違いはなく、加算の法則が正および負の
数に適用され、例えば負の２進数は２の補数として表わ
され加算される。これは加算器を減算器に切換える必要
をなくシ、回路の複雑化を低減する。したがって減算は
加算に使用されるのと同じ全加算器によシ減数の２の補
数を加算することによって行なわれる。
もしも同様の符号を有する２つの数が加算されるならば
数を表わす容量が過大になるおそれがあシ、それによっ
て加算結果は価値のないものとなる。もしも加えられる
べき数が共に正であるならば合計値も正であるが、もし
も符号デジツトが１個のＯの代シに１個の１がある場合
には正の「オーバーフロー」が生じたものを加算結果は
負の数として誤って表示することになる。
数を表わす容量が過大になるおそれがあシ、それによっ
て加算結果は価値のないものとなる。もしも加えられる
べき数が共に正であるならば合計値も正であるが、もし
も符号デジツトが１個のＯの代シに１個の１がある場合
には正の「オーバーフロー」が生じたものを加算結果は
負の数として誤って表示することになる。
もしも加数と被加数の両者が共に負であるならば、加算
結果もまた負である。符号位置における１個の１の代り
に１個の０が生じることは負のオーバーフローを特徴づ
ける。
結果もまた負である。符号位置における１個の１の代り
に１個の０が生じることは負のオーバーフローを特徴づ
ける。
それぞれの誤シデジットは最上位桁の全加算器から来る
キャリ（桁上げ）信号Ｃによって生じる。両方のオーバ
ーフローの場合において、符号位置における状態の変化
（誤った変化）は誤った符号を生じるだけではなく計算
結果全体を挾らせる。何故ならば誤った負の符号を有す
る正の数は数値も課ったものであるからである。
キャリ（桁上げ）信号Ｃによって生じる。両方のオーバ
ーフローの場合において、符号位置における状態の変化
（誤った変化）は誤った符号を生じるだけではなく計算
結果全体を挾らせる。何故ならば誤った負の符号を有す
る正の数は数値も課ったものであるからである。
Ｕ． Ｔｉｅｔｚｅ 、 Ｃｈ． Ｓｃｈｅｎｋ両氏の
著書” Ｈａｌ Ｊｅｉｔｅｒ−ｓｃｈａｌｔｕｎｇｓ
ｔｅｃｈｎｌｋ”第５版（ベルリン、スプリンガーへル
ラーグ、ハイデルベルク、ニューヨーク、１９８０年）
第４８２頁によればオーバーフロー信号ｆｔに対して次
の式が与えられる。
著書” Ｈａｌ Ｊｅｉｔｅｒ−ｓｃｈａｌｔｕｎｇｓ
ｔｅｃｈｎｌｋ”第５版（ベルリン、スプリンガーへル
ラーグ、ハイデルベルク、ニューヨーク、１９８０年）
第４８２頁によればオーバーフロー信号ｆｔに対して次
の式が与えられる。
ｆｔ−ｉ−几・ＶＢ十ｖａ−ｖｂ−ｉ
ＭＯＳ技術を使用して上式に従って構成されたオーバー
フロー検出器は、２個の３人カアンド累子の出力をノア
結合して構成され、インバータが後続している複合ダー
トよりなっている。
フロー検出器は、２個の３人カアンド累子の出力をノア
結合して構成され、インバータが後続している複合ダー
トよりなっている。
そのような回路は信号の流れに関して直列に接＝５−
続された２個のダートによって遅延が決定されるために
動作が遅い欠点がある。
動作が遅い欠点がある。
それ故、本発明はより簡単でかつより高速の回路を如何
にして提供するかという問題を解決するものである。
にして提供するかという問題を解決するものである。
本発明の直接の効果はその問題を解決することにある。
オーバーフロー信号発生速度は実際上従来技術による装
置の２倍の速度である。別の効果は回路のレイアウトが
ずりと藺単になることである。
置の２倍の速度である。別の効果は回路のレイアウトが
ずりと藺単になることである。
以下添付図面を参照に実施例によって本発明の詳細な説
明する。
明する。
第１図の実施例において、複合グー）ｋは３個のアンド
素子ｕｌ，ｕ２，ｕ３よりなり、それらの出力はノア結
合されている。各アンド素子は２個の入力端子を壱する
。第１のアンド素子ｕ１の入力端子は加算されるべき第
１の２進数ａの符号信号ｖａと、加算されるべき第２の
２進数すの反転された符号信号ｉとをそれぞれ供給され
る。第２のアンド素子ｕ２の入力端子は第２の２進数す
の符号信号ｖｂと、全加算器ａｖの加算出力端子ｓａに
よって与えられた符号デジットの合計信号ｖｓをそれぞ
れ供給される。前述の符号信号ｖａおよびｖｂはそれぞ
れ全加算器ａｖの入力端子６ａおよびｅｂに供給される
。最上位桁の全加算器（図示せず）からのキャリ（桁上
げ）信号Ｃはキャリ入力端子ｅｅに供給される。信号ｖ
ａ 、 ｖｂ 、 ｖｓを反転した信号−図示したイン
バータによって生成される。反転された合計信号−およ
び第１の２進数ａの反転された符号信号ｉはそれぞれ第
３のアンド素子ｕ３の１個の入力端子に供給される。複
合ゲートにの出力端子からはオーバーフロー信号ｆｔが
反転されない形で得られる。
素子ｕｌ，ｕ２，ｕ３よりなり、それらの出力はノア結
合されている。各アンド素子は２個の入力端子を壱する
。第１のアンド素子ｕ１の入力端子は加算されるべき第
１の２進数ａの符号信号ｖａと、加算されるべき第２の
２進数すの反転された符号信号ｉとをそれぞれ供給され
る。第２のアンド素子ｕ２の入力端子は第２の２進数す
の符号信号ｖｂと、全加算器ａｖの加算出力端子ｓａに
よって与えられた符号デジットの合計信号ｖｓをそれぞ
れ供給される。前述の符号信号ｖａおよびｖｂはそれぞ
れ全加算器ａｖの入力端子６ａおよびｅｂに供給される
。最上位桁の全加算器（図示せず）からのキャリ（桁上
げ）信号Ｃはキャリ入力端子ｅｅに供給される。信号ｖ
ａ 、 ｖｂ 、 ｖｓを反転した信号−図示したイン
バータによって生成される。反転された合計信号−およ
び第１の２進数ａの反転された符号信号ｉはそれぞれ第
３のアンド素子ｕ３の１個の入力端子に供給される。複
合ゲートにの出力端子からはオーバーフロー信号ｆｔが
反転されない形で得られる。
第２図および第３図は簡単化されたオーバーフロー検出
器を示し、それらは特殊の加算器、すなわち正論理で信
号ｖａ−ｖｂ 、 ｖａ＋ｖｂ 、 ｖｓ ｒｉを出力
する加算器に適している。
器を示し、それらは特殊の加算器、すなわち正論理で信
号ｖａ−ｖｂ 、 ｖａ＋ｖｂ 、 ｖｓ ｒｉを出力
する加算器に適している。
そのような加算器は本出願人の先に出願したヨーロッパ
特許用ｌ１４８１１０６６６８．７号明細書に記載され
ている。その明細書においては信号ｖａ−Ｖｂおよびｖ
ａ＋ｖｂｌｄそれぞれノアゲート７１または８ｊおよび
８ｉｉたｄ７ｊによυ力えられる。段１段ｊの何れによ
る全加算器がこの発明の加算器の符号位置において使用
されるかによって、信号ｖａ ＝ｖｌ）まだはｖａ＋ｗ
ｂが得られる。
特許用ｌ１４８１１０６６６８．７号明細書に記載され
ている。その明細書においては信号ｖａ−Ｖｂおよびｖ
ａ＋ｖｂｌｄそれぞれノアゲート７１または８ｊおよび
８ｉｉたｄ７ｊによυ力えられる。段１段ｊの何れによ
る全加算器がこの発明の加算器の符号位置において使用
されるかによって、信号ｖａ ＝ｖｌ）まだはｖａ＋ｗ
ｂが得られる。
信号ｖ８は両方の段１．ｊにおいて発生し、信号−を形
成するためにインバータが設けられなければならない。
成するためにインバータが設けられなければならない。
第２図に示す複合ダートに１は２個のナンド結合されだ
オア素子からなシ、それらオア素子はそれぞれ２個の入
力端子を不し、複合ゲートに１の出力端子からは反転さ
れたオーバーフロー信号ｆｔか得られる。信号ｖａ＋ｖ
ｂおよびｖｓが一方のオア素子に供給され、信号ｖｓお
よびｙａ・ｖｂが他方のオア素子に供給される。
オア素子からなシ、それらオア素子はそれぞれ２個の入
力端子を不し、複合ゲートに１の出力端子からは反転さ
れたオーバーフロー信号ｆｔか得られる。信号ｖａ＋ｖ
ｂおよびｖｓが一方のオア素子に供給され、信号ｖｓお
よびｙａ・ｖｂが他方のオア素子に供給される。
第３図に示す複合ケ゛−トｋ ２ ｉｄ： ２個のノア
結合された２人力アンド集子からなり、反転されたオー
バーフロー信号ｉｔを出力する。信号ｖａ・ｖｂおよび
ｉが一方のアンド素子に入力として供給され、信号ｖｓ
およびｖａ＋ｖｂが他方のアンド素子に入力として供給
される。
結合された２人力アンド集子からなり、反転されたオー
バーフロー信号ｉｔを出力する。信号ｖａ・ｖｂおよび
ｉが一方のアンド素子に入力として供給され、信号ｖｓ
およびｖａ＋ｖｂが他方のアンド素子に入力として供給
される。
最後に、以上の説明における「○○ゲート」という用語
は負荷抵抗を廟する論理回路を表わすものである。図面
においてそのようなダートは通常反転が生じることを示
すために使用される黒い丸印が出力点に記載された記号
で表わされている。前述の説明においては、それ故その
ような単一の負荷抵抗を廟する回路である「○○ゲート
」とダートの一部品に過ぎずそれ自身負荷抵抗を有しな
い「○○素子」とが区別されている。
は負荷抵抗を廟する論理回路を表わすものである。図面
においてそのようなダートは通常反転が生じることを示
すために使用される黒い丸印が出力点に記載された記号
で表わされている。前述の説明においては、それ故その
ような単一の負荷抵抗を廟する回路である「○○ゲート
」とダートの一部品に過ぎずそれ自身負荷抵抗を有しな
い「○○素子」とが区別されている。
第１図は本発明の１実施例の回路図であり第２図および
第３図は特別の形式の加算器に適した簡単化されたオ・
−パー７０−検出器の回路図である。 ９− ｋ 、 ｋ Ｉ 、 ｋ ２ ＝・・複合ダート、ｕＩ
Ｈｕ ２ ｚｕ３・・・アンド素子、ａｖ・・・全加
算器。 出願人代理人 弁理士 鈴 江 武 彦−１”Ｏ−
第３図は特別の形式の加算器に適した簡単化されたオ・
−パー７０−検出器の回路図である。 ９− ｋ 、 ｋ Ｉ 、 ｋ ２ ＝・・複合ダート、ｕＩ
Ｈｕ ２ ｚｕ３・・・アンド素子、ａｖ・・・全加
算器。 出願人代理人 弁理士 鈴 江 武 彦−１”Ｏ−
Claims (4)
- （１）２個の２進数を加算し、合計信号とキャリ信号と
を出力する全加算器を各デジット毎に具備している代数
的加算器用の絶縁ダート電界効果トランジスタ集積回路
よシなるオーバーフロー検出器において、 該オーバーフロー検出器は第１の２進数（ａ）の符号信
号（ｖａ）、第２の２進数（ｂ）の符号信号（ｖｂ ）
、符号デジットの全加算器の合計信号（ψ８）およびそ
れらの反転信号によって動作する複合ダートを具備し、
該複合ケ９−トは複数の入力端子を有する複数の論理素
子を備え、それら論理素子の出力が論理結合されてオー
バーフロー信号が出力される如く構成されていることを
特徴とするオーバーフロー検出器。 - （２）前記複合ダートの前記複数の論理素子は３個のア
ンド素子であシ、これら３個のアンド素子の出力はノア
結合され、第１のアンド素子の２個の入力端子は第１の
２進数（ａ）の符号信号（Ｖ＆）と第２の２進数（ｂ）
の反転された符号信号（ｖｂ）をそれぞれ供給され、第
２のアンド素子の２個の入力端子は第２の２進数（ｂ）
の符号信号（ｖｂ）と符号デジットの全加算器の合計信
号（ｖａ）をそれぞれ供給され、第３のアンド素子の２
個の入力端子は反転された合計信号（ｖａ）と第１の２
進数（ａ）の反転された符号信号（、ｖａ ）をそれぞ
れ供給されることを特徴とする特許請求の範囲第１項記
載のオーバーフロー検出器。 - （３）正の論理において全加算器の符号デジットが信号
ｖａ−ｖｂ 、 ｖａ下ｖｂ 、 ｖｓおよびｉを与え
前記複合ダートの前記複数の論理素子は出力がナンド結
合された２個の２人カオア素子であり、その２個のオア
素子の一方の２個の入力端子には信号四〒九と信号ｉが
それぞれ供給され、他力のオア素子の２個の入力端子に
は信号ｖａ−Ｖｂと信号Ｖ９かそれぞれ供給きれること
を特徴とする特許請求の範囲第１項記載のオーバーフロ
ー検出器。 - （４）正の論理において全加算器の符号デジットが信号
ｙＢ−ｖｂ、 ｖａ＋ｖｂ ＊ ｖｓおよびｖｌｌを与
え、前記複合ダートの前記複数の論理素子は出力がノア
結合された２個の２人カアンド素子であシ、その２個の
アンド素子の一方の２個の入力端子には信号ｖａ＋ｖｂ
と信号ｖｓかそれぞれ供給され、他方のアンド素子０２
個の入力端子には信号ｖａ−ｖｂと信号−がそれぞれ供
給されることを特徴とする特許請求の範囲第１項記載の
オーバーフロー検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP821012010 | 1982-02-18 | ||
| EP82101201A EP0086851A1 (de) | 1982-02-18 | 1982-02-18 | Überlaufdetektor für algebraische Addierwerke |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151646A true JPS58151646A (ja) | 1983-09-08 |
Family
ID=8188881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58024523A Pending JPS58151646A (ja) | 1982-02-18 | 1983-02-16 | 加算器用オ−バ−フロ−検出器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4592008A (ja) |
| EP (1) | EP0086851A1 (ja) |
| JP (1) | JPS58151646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650305U (ja) * | 1993-09-06 | 1994-07-08 | 北陸電気工業株式会社 | 高圧用可変抵抗器 |
| JPH0682808U (ja) * | 1993-12-28 | 1994-11-25 | 北陸電気工業株式会社 | 高電圧用可変抵抗器 |
| US5677860A (en) * | 1993-10-19 | 1997-10-14 | Mitsubishi Denki Kabushiki Kaisha | Overflow and underflow processing circuit of a binary adder |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2559285B1 (fr) * | 1984-02-03 | 1986-04-25 | Efcis | Unite arithmetique et logique avec indicateur de debordement |
| US4722066A (en) * | 1985-07-30 | 1988-01-26 | Rca Corporation | Digital signal overflow correction apparatus |
| US5272659A (en) * | 1990-06-26 | 1993-12-21 | Allied-Signal Inc. | Engine control with fixed point digital overflow prevention |
| JP3103914B2 (ja) * | 1992-08-21 | 2000-10-30 | ソニー株式会社 | データの丸め処理回路およびデータの復元回路 |
| US6947962B2 (en) * | 2002-01-24 | 2005-09-20 | Intel Corporation | Overflow prediction algorithm and logic for high speed arithmetic units |
| US7653677B1 (en) * | 2005-01-26 | 2010-01-26 | Xilinx, Inc. | Digital logic circuit for adding three binary words and method of implementing same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3016193A (en) * | 1960-02-19 | 1962-01-09 | Ibm | Overflow indicator |
| US3720821A (en) * | 1971-03-04 | 1973-03-13 | Bell Telephone Labor Inc | Threshold logic circuits |
| US3789206A (en) * | 1972-04-04 | 1974-01-29 | Bell Telephone Labor Inc | Threshold logic overflow detector for a three-input adder |
| JPS54554A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Digital filter |
| US4215415A (en) * | 1977-09-19 | 1980-07-29 | Nippon Electric Company, Ltd. | Recursive digital filter comprising a circuit responsive to first sum and feedback sign bits and second sum sign and integer bits for detecting overflow in the second sum |
| US4282581A (en) * | 1979-10-15 | 1981-08-04 | Sperry Corporation | Automatic overflow/imminent overflow detector |
-
1982
- 1982-02-18 EP EP82101201A patent/EP0086851A1/de not_active Withdrawn
-
1983
- 1983-01-28 US US06/461,792 patent/US4592008A/en not_active Expired - Fee Related
- 1983-02-16 JP JP58024523A patent/JPS58151646A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650305U (ja) * | 1993-09-06 | 1994-07-08 | 北陸電気工業株式会社 | 高圧用可変抵抗器 |
| US5677860A (en) * | 1993-10-19 | 1997-10-14 | Mitsubishi Denki Kabushiki Kaisha | Overflow and underflow processing circuit of a binary adder |
| JPH0682808U (ja) * | 1993-12-28 | 1994-11-25 | 北陸電気工業株式会社 | 高電圧用可変抵抗器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4592008A (en) | 1986-05-27 |
| EP0086851A1 (de) | 1983-08-31 |
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