JPH0217532A - ディジタル比較器 - Google Patents
ディジタル比較器Info
- Publication number
- JPH0217532A JPH0217532A JP16980288A JP16980288A JPH0217532A JP H0217532 A JPH0217532 A JP H0217532A JP 16980288 A JP16980288 A JP 16980288A JP 16980288 A JP16980288 A JP 16980288A JP H0217532 A JPH0217532 A JP H0217532A
- Authority
- JP
- Japan
- Prior art keywords
- input
- code
- digital
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル比較器に関し、特に絶対値の大小比
較をするディジタルコードの符号ビットとＬＳＢを除く
ビット長と同数のゲート素子で実現できるディジタル比
較器に関する。
較をするディジタルコードの符号ビットとＬＳＢを除く
ビット長と同数のゲート素子で実現できるディジタル比
較器に関する。
従来の技術としては例えば第４図に示す様なディジタル
比較器がある。第４図は４ビツトのディジタルコードな
ディジタルコード“００１１”と絶対値の大小を比較し
、大きい時は“ｌ”、小さい時は“０”を出力させるも
のあり、小さい場合のコードをすべて書き表わして論理
を３つのＯＲゲートと３つのＮＯＲゲートと２つのＡＮ
Ｄゲートで合成して得られた回路である。
比較器がある。第４図は４ビツトのディジタルコードな
ディジタルコード“００１１”と絶対値の大小を比較し
、大きい時は“ｌ”、小さい時は“０”を出力させるも
のあり、小さい場合のコードをすべて書き表わして論理
を３つのＯＲゲートと３つのＮＯＲゲートと２つのＡＮ
Ｄゲートで合成して得られた回路である。
上述した従来のディジタル比較器は比較する基準となる
ディジタルコードに対して比較されるディジタルコード
の絶対値が大きい場合あるいは小さい場合のコードとす
べて書き表わして論理合成して得られる回路であるので
、そのしきい値が変わると回路構成を全く新らしく設計
しなおさねばならないという欠点がある。更に比較され
るディジタルコードのビット長が長くなるにつれて回路
構成も飛躍的に複雑になる他、ゲート数も極端に多くな
るという欠点がある。
ディジタルコードに対して比較されるディジタルコード
の絶対値が大きい場合あるいは小さい場合のコードとす
べて書き表わして論理合成して得られる回路であるので
、そのしきい値が変わると回路構成を全く新らしく設計
しなおさねばならないという欠点がある。更に比較され
るディジタルコードのビット長が長くなるにつれて回路
構成も飛躍的に複雑になる他、ゲート数も極端に多くな
るという欠点がある。
本発明のディジタル比較器は比較されるディジタルコー
ド入力端子と、しきい値を示すディジタルコードの符号
ビットとＬＳＢ以外の“０”の個数と同数の２入力論理
和と符号ビットとＬＳＢ以外の“１”の個数と同数の２
入力論理積と出力端子とを有している。
ド入力端子と、しきい値を示すディジタルコードの符号
ビットとＬＳＢ以外の“０”の個数と同数の２入力論理
和と符号ビットとＬＳＢ以外の“１”の個数と同数の２
入力論理積と出力端子とを有している。
すなわち、しきい値を示すディジタルコードの符号ビッ
トとＬＳＢ以外の桁が“０″の場合は２入力論理和にそ
の桁の入力端子が接続され、“１ｎの場合は２入力論理
積に接続され、ＬＳＢを受ける入力端子はその１桁上の
入力端子が接続された論理ゲートに接続され、更に下位
の桁の入力端子が接続された論理ゲートの出力がその１
桁上の桁の入力端子が接続された論理ゲートの入力に順
次接続され、符号ビットの１桁下の桁の入力端子が接続
された論理ゲートの出力が出力端子に接続されたディジ
タル比較器を得る。
トとＬＳＢ以外の桁が“０″の場合は２入力論理和にそ
の桁の入力端子が接続され、“１ｎの場合は２入力論理
積に接続され、ＬＳＢを受ける入力端子はその１桁上の
入力端子が接続された論理ゲートに接続され、更に下位
の桁の入力端子が接続された論理ゲートの出力がその１
桁上の桁の入力端子が接続された論理ゲートの入力に順
次接続され、符号ビットの１桁下の桁の入力端子が接続
された論理ゲートの出力が出力端子に接続されたディジ
タル比較器を得る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。■。〜工、
は入力コードを示し、比較されるディジタルコードで、
それぞれのコード信号が入力端子１〜４に入力されてい
る。またＯは出力コードを示し、出力端子１１から出力
される。この出力コード０は入力コードの絶対値が固定
値“００１１”より小さい時“θ″、大きい時は“１”
となる。、基準となるディジタルコードが００１１”で
あるので入力端子１と２とはＡＮＤＮＯゲートに接続さ
れその出力と入力端子３とがＯＲゲート２２に接続され
、ＯＲゲート２２の出力が出力端子１１に接続されてい
る。
は入力コードを示し、比較されるディジタルコードで、
それぞれのコード信号が入力端子１〜４に入力されてい
る。またＯは出力コードを示し、出力端子１１から出力
される。この出力コード０は入力コードの絶対値が固定
値“００１１”より小さい時“θ″、大きい時は“１”
となる。、基準となるディジタルコードが００１１”で
あるので入力端子１と２とはＡＮＤＮＯゲートに接続さ
れその出力と入力端子３とがＯＲゲート２２に接続され
、ＯＲゲート２２の出力が出力端子１１に接続されてい
る。
ディジタルコードの比較に関しては、入力コードの絶対
値と固定値“００１１”との減算結果のべ ”１１００”、更に“０００１″との加算により実現さ
れ、第２図に示す様になる。ここでディジタル比較に必
要は情報は符号ビット以外の各コードにおける１ビツト
全加算のケタ上げであり、全加算器の１入力は固定値で
あるため簡単になる。
値と固定値“００１１”との減算結果のべ ”１１００”、更に“０００１″との加算により実現さ
れ、第２図に示す様になる。ここでディジタル比較に必
要は情報は符号ビット以外の各コードにおける１ビツト
全加算のケタ上げであり、全加算器の１入力は固定値で
あるため簡単になる。
すなわち固定値の符号ビット以外のコードがＯ”の時は
比較されるコードとケタ上げの論理和で、また“１”の
時は論理積でケタ上げは示され、また固定値の符号ビッ
トは常に“０″でその反転は“１″、また入力コードの
符号ビットも常に“Ｏ″であるためＭＳＢのケタ上げが
“１”の時は演算結果が正、“０″の時は負となる。
比較されるコードとケタ上げの論理和で、また“１”の
時は論理積でケタ上げは示され、また固定値の符号ビッ
トは常に“０″でその反転は“１″、また入力コードの
符号ビットも常に“Ｏ″であるためＭＳＢのケタ上げが
“１”の時は演算結果が正、“０″の時は負となる。
第３図は本発明の他の実施例を示す回路図で、■。〜工
、は入力コードで、それぞれ入力端子５゜６．７．８に
加えられる。またＯは出力コードを示し、出力端子１２
から出力される。入力端子５〜８に加わる入力コードを
基準値“１１０１”と比較する場合のもので、入力端子
５，６はＯＲゲート２３に接続され、その出力と入力端
子７とがＡＮＤＮＯゲートに接続され、その出力が出力
端子１２に接続されている。これによって入力コードが
“１１０１″より小さい時に出力端子１２にＯ”が出力
され、大きい時は“１”が出力される。
、は入力コードで、それぞれ入力端子５゜６．７．８に
加えられる。またＯは出力コードを示し、出力端子１２
から出力される。入力端子５〜８に加わる入力コードを
基準値“１１０１”と比較する場合のもので、入力端子
５，６はＯＲゲート２３に接続され、その出力と入力端
子７とがＡＮＤＮＯゲートに接続され、その出力が出力
端子１２に接続されている。これによって入力コードが
“１１０１″より小さい時に出力端子１２にＯ”が出力
され、大きい時は“１”が出力される。
以上説明した様に、本発明は比較されるディジタルフー
ドの符号ビットとＬＳＢ以外のビット長と同数のゲート
素子で構成され、比較するディジタルコードの各ビット
の値によって論理和あるいは論理積で実現さ九るため設
計が容易であり、またゲート数も少なくできる効果があ
る。
ドの符号ビットとＬＳＢ以外のビット長と同数のゲート
素子で構成され、比較するディジタルコードの各ビット
の値によって論理和あるいは論理積で実現さ九るため設
計が容易であり、またゲート数も少なくできる効果があ
る。
るためのブロック回路図、第３図は本発明のディジタル
比較器の他の実施例を示すブロック回路図、第４図は従
来のディジタル比較器のブロック回路図を示す。 １〜８・・・・・・入力端子、１１．１２・・・・・・
出力端子、２１．２４・・・・・・ＡＮＤゲート、２２
．２３・・・・・・ＯＲゲート。 代理人 弁理士 内 原 晋 １ρ〜ｈ ： 入ノＩＪ−ド θ ：出力コード 畢 凹 １θ〜ｈ ：メ〃ゴード 茅 図 二〇にり′・ニド ＭＳＢ ＬＳＢ Ｉ３ Ｉ２ Ｉｔ Ｉ。 １．１３ 二 入ズｌゴートー ０ ：仕方コー１゛ ５〜ｌ：入１ｉ１−ｆ− Ｉ２ ：止ガＪ＠チ ２３ ： Ｏｆ？：ゲート ２４ニア４ＮＯゲート 茅 閏
比較器の他の実施例を示すブロック回路図、第４図は従
来のディジタル比較器のブロック回路図を示す。 １〜８・・・・・・入力端子、１１．１２・・・・・・
出力端子、２１．２４・・・・・・ＡＮＤゲート、２２
．２３・・・・・・ＯＲゲート。 代理人 弁理士 内 原 晋 １ρ〜ｈ ： 入ノＩＪ−ド θ ：出力コード 畢 凹 １θ〜ｈ ：メ〃ゴード 茅 図 二〇にり′・ニド ＭＳＢ ＬＳＢ Ｉ３ Ｉ２ Ｉｔ Ｉ。 １．１３ 二 入ズｌゴートー ０ ：仕方コー１゛ ５〜ｌ：入１ｉ１−ｆ− Ｉ２ ：止ガＪ＠チ ２３ ： Ｏｆ？：ゲート ２４ニア４ＮＯゲート 茅 閏
Claims (1)
- 【特許請求の範囲】 １、任意ビット長、任意の値を有するサインマグニチュ
ードで表現された第１のディジタルコードと、該第１の
ディジタルコードと同じ数のビット長と、固定された値
を有するサインマグニチュードで表現された第２のディ
ジタルコードとの絶対値の大小を比較するディジタル比
較器において、前記第２のディジタルコードの符号ビッ
トとＬＳＢ以外の“０”の個性と同数の２入力論理和の
論理ゲートと符号ビットとＬＳＢ以外の“１”の個数と
同数の２入力論理積の論理ゲートとを含んで構成される
事を特徴とするディジタル比較器。 ２、前記第２のディジタルコードのＬＳＢと符号ビット
以外の桁が“０”の入力端子は前記２入力論理和に接続
され、“０”の入力端子は前記２入力論理積に接続され
、下位の桁の入力端子の接続された論理ゲートがその上
の桁の入力端子の接続された論理ゲートに接続され、Ｌ
ＳＢはその１桁上の入力端子の接続された論理ゲートに
接続されたことを特徴とする請求項１記載のディジタル
比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16980288A JPH0217532A (ja) | 1988-07-06 | 1988-07-06 | ディジタル比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16980288A JPH0217532A (ja) | 1988-07-06 | 1988-07-06 | ディジタル比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217532A true JPH0217532A (ja) | 1990-01-22 |
Family
ID=15893167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16980288A Pending JPH0217532A (ja) | 1988-07-06 | 1988-07-06 | ディジタル比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203099A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | ２進数比較回路のネットリストの生成方法 |
-
1988
- 1988-07-06 JP JP16980288A patent/JPH0217532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203099A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | ２進数比較回路のネットリストの生成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4163211A (en) | Tree-type combinatorial logic circuit | |
| JPH0746310B2 (ja) | 半導体論理回路 | |
| KR960042416A (ko) | 최대값 선택회로 | |
| US6269138B1 (en) | Low power counters | |
| US3825924A (en) | Pulse code modulation code conversion | |
| US4924421A (en) | Priority encoding system | |
| JPH0217532A (ja) | ディジタル比較器 | |
| JPH04419B2 (ja) | ||
| US5777906A (en) | Left shift overflow detection | |
| US6470371B1 (en) | Parallel multiplier | |
| US4159529A (en) | Fibonacci code adder | |
| JPS6057774B2 (ja) | 論理演算型ディジタル圧伸器 | |
| JPH01180629A (ja) | オーバフロー検出回路 | |
| JPH02275528A (ja) | ディジタル比較器 | |
| JPS6184123A (ja) | 論理集積回路 | |
| JPS61274425A (ja) | デイジタル圧縮回路 | |
| RU2037269C1 (ru) | Преобразователь четырехразрядного кода грея в двоично-десятичный код | |
| JPH0254333A (ja) | 大小比較回路 | |
| JPH0779247B2 (ja) | デコ−ド回路 | |
| JPS61214026A (ja) | デイジタル累算器 | |
| SU637811A1 (ru) | Последовательное суммирующее устройство | |
| JPH05257643A (ja) | ２進法の補数器 | |
| JPS632424A (ja) | 一致検出回路 | |
| JPH0635668A (ja) | 全加算器 | |
| JPS61275936A (ja) | 条件決定装置 |