JPH04419B2 - - Google Patents
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- JPH04419B2 JPH04419B2 JP59201401A JP20140184A JPH04419B2 JP H04419 B2 JPH04419 B2 JP H04419B2 JP 59201401 A JP59201401 A JP 59201401A JP 20140184 A JP20140184 A JP 20140184A JP H04419 B2 JPH04419 B2 JP H04419B2
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- 230000000295 complement effect Effects 0.000 claims description 2
- SNWWAFHAEURECF-OFOCFSLPSA-N [3-[(1z,3z,9e)-8-(2-aminoethyl)-10-(3-ethyl-6-oxo-2,3-dihydropyran-2-yl)-5,8-dihydroxy-7-phosphonooxydeca-1,3,9-trienyl]cyclohexyl] 5-methylhexanoate Chemical compound CCC1C=CC(=O)OC1\C=C\C(O)(CCN)C(OP(O)(O)=O)CC(O)\C=C/C=C\C1CC(OC(=O)CCCC(C)C)CCC1 SNWWAFHAEURECF-OFOCFSLPSA-N 0.000 claims 1
- 101710179738 6,7-dimethyl-8-ribityllumazine synthase 1 Proteins 0.000 description 2
- 101710186608 Lipoyl synthase 1 Proteins 0.000 description 2
- 101710137584 Lipoyl synthase 1, chloroplastic Proteins 0.000 description 2
- 101710090391 Lipoyl synthase 1, mitochondrial Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/04—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being two
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２の補数で表わされた２進数の
CSDコード化するための回路に関する。
CSDコード化するための回路に関する。
CSDコード（Canonical−Signed−Digit−
Code）とは、２つの隣合う位がそれぞれ論理
“１”を有することが排除されている２進コード
をいう。このことは、このような２進表示内にい
わゆる“１”ブロツクが存在しないことを意味す
る。雑誌アイ・イー・イー・イー トランスサク
シヨンズ オン アクウスチツクス、スピーチ
アンド シグナル プロセツシング“IEEE
Transactions on Acoustics、Speech and
Signal Processing”、Vol.ASSP−24、No.１、
1976年２月、第76〜86頁に示されているように、
CSDコードは主にデイジタル・データ処理にお
いて、一層詳細には特に乗数の表示のために用い
られる。その理由は、このような乗数の各“１”
ビツトはその符号に応じて１つの加算または減算
過程を意味し、これらの過程の数はできるかぎり
少なく保たれなければならないことである。Ｎけ
たの数の一般的な２進コードでは平均的に約N/2
の“１”ビツトが生ずるが、このような信号の平
均数はCSDコードでは約N/3に減少する。
Code）とは、２つの隣合う位がそれぞれ論理
“１”を有することが排除されている２進コード
をいう。このことは、このような２進表示内にい
わゆる“１”ブロツクが存在しないことを意味す
る。雑誌アイ・イー・イー・イー トランスサク
シヨンズ オン アクウスチツクス、スピーチ
アンド シグナル プロセツシング“IEEE
Transactions on Acoustics、Speech and
Signal Processing”、Vol.ASSP−24、No.１、
1976年２月、第76〜86頁に示されているように、
CSDコードは主にデイジタル・データ処理にお
いて、一層詳細には特に乗数の表示のために用い
られる。その理由は、このような乗数の各“１”
ビツトはその符号に応じて１つの加算または減算
過程を意味し、これらの過程の数はできるかぎり
少なく保たれなければならないことである。Ｎけ
たの数の一般的な２進コードでは平均的に約N/2
の“１”ビツトが生ずるが、このような信号の平
均数はCSDコードでは約N/3に減少する。
本発明が解決しようとする問題点は、２進数を
CSDコード化するための回路として、構成が簡
単であり、かつできるかぎり高い動作速度が保証
されている回路を提供することである。
CSDコード化するための回路として、構成が簡
単であり、かつできるかぎり高い動作速度が保証
されている回路を提供することである。
この問題点は本発明によれば、特許請求の範囲
第１項に記載の回路により解決される。
第１項に記載の回路により解決される。
以下、図面により本発明を一層詳細に説明す
る。
る。
符号Ｅ０ないしENを付されているのは、本発
明による回路の入力端である。これらの入力端に
それぞれ１つの２進数のビツトx0，x1…xNが与
えられる。ここでx0は最下位ビツト、xNは最上
位ビツトである。直接に隣合つているそれぞれ２
つの入力端は１つの論理回路要素の両入力端と接
続されている。図面ではたとえば回路入力端Ｅ０
およびＥ１が論理回路要素LS１の入力端１およ
び２と、また回路入力端Ｅ１およびＥ２が論理回
路要素LS２の入力端３および４と接続されてい
る（以下同様）。回路入力端Ｅ（Ｎ−１）および
ENは論理回路要素LSNの入力端に接続されてお
り、また回路入力端Ｅ０は、常に“０”を与えら
れているもう１つの回路入力端E′と一緒に論理回
路要素LS０の入力端に接続されている。
明による回路の入力端である。これらの入力端に
それぞれ１つの２進数のビツトx0，x1…xNが与
えられる。ここでx0は最下位ビツト、xNは最上
位ビツトである。直接に隣合つているそれぞれ２
つの入力端は１つの論理回路要素の両入力端と接
続されている。図面ではたとえば回路入力端Ｅ０
およびＥ１が論理回路要素LS１の入力端１およ
び２と、また回路入力端Ｅ１およびＥ２が論理回
路要素LS２の入力端３および４と接続されてい
る（以下同様）。回路入力端Ｅ（Ｎ−１）および
ENは論理回路要素LSNの入力端に接続されてお
り、また回路入力端Ｅ０は、常に“０”を与えら
れているもう１つの回路入力端E′と一緒に論理回
路要素LS０の入力端に接続されている。
互いに同様に構成されている論理回路要素LS
０ないしLSNのうち、以下にはLS１のみを一層
詳細に説明する。図面から明らかなように、LS
１の入力端１，２は１つの排他的オア回路５の２
つの入力端と接続されており、その出力端がLS
１の第１の出力端６をなしている。さらに、入力
端１に与えられるビツトx0よりも１つ上位のビツ
トx1を与えられる入力端２は１つのアンド回路７
の第１の入力端と接続されており、その第２の入
力端は排他的オア回路５の出力端に接続されてい
る。アンド回路７の出力端がLS１の第２の出力
端８をなしている。出力端６から、入力側の両ビ
ツトx0およびx1から導き出される大きさビツト
yV,1が出力され、他方出力端８からは、大きさビ
ツトyV,1に対応づけられている符号ビツトyS,1が出
力され得る。その際にyS,1＝０は正の符号を意味
し、他方yS,1＝１は負の符号を表わす。同様にし
て、他の論理回路要素LS０，LS２…LSNを介し
てそれぞれ入力側のビツト対“０”，x0，x1，x2，
…xN-1，xNから大きさビツトyV,0，yV,2…yV,Nが導
き出され、さらにそれらに符号ビツトyS,0，yS,2…
yS,Nが対応づけられている。
０ないしLSNのうち、以下にはLS１のみを一層
詳細に説明する。図面から明らかなように、LS
１の入力端１，２は１つの排他的オア回路５の２
つの入力端と接続されており、その出力端がLS
１の第１の出力端６をなしている。さらに、入力
端１に与えられるビツトx0よりも１つ上位のビツ
トx1を与えられる入力端２は１つのアンド回路７
の第１の入力端と接続されており、その第２の入
力端は排他的オア回路５の出力端に接続されてい
る。アンド回路７の出力端がLS１の第２の出力
端８をなしている。出力端６から、入力側の両ビ
ツトx0およびx1から導き出される大きさビツト
yV,1が出力され、他方出力端８からは、大きさビ
ツトyV,1に対応づけられている符号ビツトyS,1が出
力され得る。その際にyS,1＝０は正の符号を意味
し、他方yS,1＝１は負の符号を表わす。同様にし
て、他の論理回路要素LS０，LS２…LSNを介し
てそれぞれ入力側のビツト対“０”，x0，x1，x2，
…xN-1，xNから大きさビツトyV,0，yV,2…yV,Nが導
き出され、さらにそれらに符号ビツトyS,0，yS,2…
yS,Nが対応づけられている。
第１の列をなす論理回路要素LS０ないしLSN
の各々に、第２の列をなす論理回路要素LSO′な
いしLSN′の各々が対応づけられている。これら
は同じく互いに同様に構成されているので、以下
にはLS１′のみを詳細に説明する。LS１′は４つ
の入力端９ないし１２を有し、それらのうち入力
端１０および１１はLS１の出力端８および６と
接続されている。入力端９はLS２の大きさビツ
トyV,2の出力端１３と接続されており、他方入力
端１２はLS０の符号ビツトyS,0の出力端１４と接
続されている。入力端９は１つのインバータを介
して１つのアンド回路１５の第１の入力端と接続
されている。このインバータは反転入力端として
図示されているようにアンド回路１５のなかに組
込まれていてよい。他方入力端１０はアンド回路
１５の第２の入力端と接続されている。LS１′の
入力端１１は１つのアンド回路１６の第１の入力
端と接続されており、他方入力端１２は１つのイ
ンバータを介してアンド回路１６の第２の入力端
と接続されている。このインバータは同じくアン
ド回路１６のなかに組込まれていてよく、この第
２の入力端は反転入力端として示されている。ア
ンド回路１５および１６の出力端はそれぞれ論理
回路要素LS１′の出力端Ａ１２およびＡ１１をな
している。
の各々に、第２の列をなす論理回路要素LSO′な
いしLSN′の各々が対応づけられている。これら
は同じく互いに同様に構成されているので、以下
にはLS１′のみを詳細に説明する。LS１′は４つ
の入力端９ないし１２を有し、それらのうち入力
端１０および１１はLS１の出力端８および６と
接続されている。入力端９はLS２の大きさビツ
トyV,2の出力端１３と接続されており、他方入力
端１２はLS０の符号ビツトyS,0の出力端１４と接
続されている。入力端９は１つのインバータを介
して１つのアンド回路１５の第１の入力端と接続
されている。このインバータは反転入力端として
図示されているようにアンド回路１５のなかに組
込まれていてよい。他方入力端１０はアンド回路
１５の第２の入力端と接続されている。LS１′の
入力端１１は１つのアンド回路１６の第１の入力
端と接続されており、他方入力端１２は１つのイ
ンバータを介してアンド回路１６の第２の入力端
と接続されている。このインバータは同じくアン
ド回路１６のなかに組込まれていてよく、この第
２の入力端は反転入力端として示されている。ア
ンド回路１５および１６の出力端はそれぞれ論理
回路要素LS１′の出力端Ａ１２およびＡ１１をな
している。
符号ビツトyS,1および大きさビツトyV,1ならびに
大きさビツトyV,2および符号ビツトyS,0からLS
１′を介して１つの大きさビツトzV,1が導き出さ
れ、これは出力端Ａ１１から出力され得る。大き
さビツトzV,1に、同じく上記の各ビツトから導き
出された符号ビツトzS,1が対応づけられており、
これは出力端Ａ１２から出力され得る。同様にし
て、他の論理回路要素LS０′，LS２′…LSN′を
介して相応に大きさビツトzV,0，zV,2…zV,Nが導き
出され、これらは出力端Ａ０１，Ａ２１…AN１
から出力され、またこれらの大きさビツトに対応
づけられている符号ビツトzS,0，zS,2…zS,Nが出力
端Ａ０２，Ａ２２…AN２から出力され得る。
大きさビツトyV,2および符号ビツトyS,0からLS
１′を介して１つの大きさビツトzV,1が導き出さ
れ、これは出力端Ａ１１から出力され得る。大き
さビツトzV,1に、同じく上記の各ビツトから導き
出された符号ビツトzS,1が対応づけられており、
これは出力端Ａ１２から出力され得る。同様にし
て、他の論理回路要素LS０′，LS２′…LSN′を
介して相応に大きさビツトzV,0，zV,2…zV,Nが導き
出され、これらは出力端Ａ０１，Ａ２１…AN１
から出力され、またこれらの大きさビツトに対応
づけられている符号ビツトzS,0，zS,2…zS,Nが出力
端Ａ０２，Ａ２２…AN２から出力され得る。
全く一般的に第２列の論理回路要素LS０′…
LSN′の各々において４つの入力端のうちそれぞ
れ２つは、対応づけられている第１列の論理回路
要素LS０…LSNの両出力端と接続されており、
他方第３の入力端は、対応づけられている論理回
路要素の上位側に直接隣接する論理回路要素の大
きさビツト出力端と接続されており、また第４の
入力端は、対応づけられている論理回路要素の下
位側に直接隣接する論理回路要素の符号ビツト出
力端と接続されている。論理回路要素LS０′の第
４の入力端１７は常に“０”を与えられる１つの
回路入力端E″と接続されており、また論理回路
要素LSN′の第３の入力端１８は常に“０”を与
えられるもう１つの回路入力端Ｅと接続されて
いる。回路出力端Ａ０１ないしAN２から出力さ
れ得るビツト組合わせzV,0，zS,0…zV,N，zS,Nは入力
側に与えられた数x0…xNから導き出されたCSD
コード化２進出信号を表わす。
LSN′の各々において４つの入力端のうちそれぞ
れ２つは、対応づけられている第１列の論理回路
要素LS０…LSNの両出力端と接続されており、
他方第３の入力端は、対応づけられている論理回
路要素の上位側に直接隣接する論理回路要素の大
きさビツト出力端と接続されており、また第４の
入力端は、対応づけられている論理回路要素の下
位側に直接隣接する論理回路要素の符号ビツト出
力端と接続されている。論理回路要素LS０′の第
４の入力端１７は常に“０”を与えられる１つの
回路入力端E″と接続されており、また論理回路
要素LSN′の第３の入力端１８は常に“０”を与
えられるもう１つの回路入力端Ｅと接続されて
いる。回路出力端Ａ０１ないしAN２から出力さ
れ得るビツト組合わせzV,0，zS,0…zV,N，zS,Nは入力
側に与えられた数x0…xNから導き出されたCSD
コード化２進出信号を表わす。
回路の作動の仕方で重要なことは、論理回路要
素LS０…LSNの各々、たとえばLS１、がその大
きさビツト出力端、たとえば６、から、その入力
端に相異なるビツトを与えられたときのみ、論理
“１”を出力することである。さらに、当該の論
理回路要素の符号ビツト出力端、たとえば８、か
らは、入力側の上位ビツト、たとえばx1、が論理
“１”であり、しかも入力側の下位ビツト、たと
えばx0、が論理“０”であるときのみ、論理
“１”が出力される。すなわち、この場合のみ、
当該の論理回路要素の出力端、たとえば６、にお
ける大きさビツト“１”に負の符号が対応づけら
れている。
素LS０…LSNの各々、たとえばLS１、がその大
きさビツト出力端、たとえば６、から、その入力
端に相異なるビツトを与えられたときのみ、論理
“１”を出力することである。さらに、当該の論
理回路要素の符号ビツト出力端、たとえば８、か
らは、入力側の上位ビツト、たとえばx1、が論理
“１”であり、しかも入力側の下位ビツト、たと
えばx0、が論理“０”であるときのみ、論理
“１”が出力される。すなわち、この場合のみ、
当該の論理回路要素の出力端、たとえば６、にお
ける大きさビツト“１”に負の符号が対応づけら
れている。
x0＝０かつx1＝１に対してはたとえばyV,1＝１
かつyS,1＝１となる。さらに、x2＝０と仮定する
と、LS２の出力端には信号yV,2＝１およびyS,2＝
０が生ずる。それによつて２つの隣合う論理回路
要素すなわちLS２およびLS１は１つの符号付き
の出力側ビツト組合わせ１、−１を有する。ここ
で上位の論理回路要素すなわちLS２が先にあげ
られている。このビツト組合わせからのみ、LS
２およびLS１に対応づけられている第２列中の
論理回路要素すなわちLS２′およびLS１′が１つ
のCSDコード化されたビツト組合わせ０、１を
導き出し、これは詳しくは下記の出力信号に相当
する：zV,1＝１、zS,1＝０、zV,2＝０かつzS,2＝０。
これに対しては、上記の仮定x0＝０から生ずる符
号ビツトyS,0＝０が前提とされている。もしその
他の第１列中の論理回路要素すなわちLS０，LS
３…LSNが、対として考えた場合、このような
出力側ビツト組合わせ１、−１を有さなければ、
それらのビツト組合わせ、すなわち信号yV,0，
yS,0，yV,3，yS,3…yV,N，yS,Nは不変のまま第２列中
の論理回路要素LS０′，LS３′…LSN′の出力端
における相応の信号、すなわちzV,0，zS,0，zV,3，
zS,3…zV,N，zS,Nとして伝達される。
かつyS,1＝１となる。さらに、x2＝０と仮定する
と、LS２の出力端には信号yV,2＝１およびyS,2＝
０が生ずる。それによつて２つの隣合う論理回路
要素すなわちLS２およびLS１は１つの符号付き
の出力側ビツト組合わせ１、−１を有する。ここ
で上位の論理回路要素すなわちLS２が先にあげ
られている。このビツト組合わせからのみ、LS
２およびLS１に対応づけられている第２列中の
論理回路要素すなわちLS２′およびLS１′が１つ
のCSDコード化されたビツト組合わせ０、１を
導き出し、これは詳しくは下記の出力信号に相当
する：zV,1＝１、zS,1＝０、zV,2＝０かつzS,2＝０。
これに対しては、上記の仮定x0＝０から生ずる符
号ビツトyS,0＝０が前提とされている。もしその
他の第１列中の論理回路要素すなわちLS０，LS
３…LSNが、対として考えた場合、このような
出力側ビツト組合わせ１、−１を有さなければ、
それらのビツト組合わせ、すなわち信号yV,0，
yS,0，yV,3，yS,3…yV,N，yS,Nは不変のまま第２列中
の論理回路要素LS０′，LS３′…LSN′の出力端
における相応の信号、すなわちzV,0，zS,0，zV,3，
zS,3…zV,N，zS,Nとして伝達される。
第２列中の論理回路要素LS０′…LSN′の１つ、
たとえばLS１′、の作動の仕方を考察すると、そ
の大きさビツト出力端Ａ１１からは、隣接する下
位の論理回路要素LS０から与えられる符号ビツ
トyS,0が論理“０”であるときに、対応づけられ
ている論理回路要素LS１から与えられる大きさ
ビツトyV,1に相当する１つのCSDコード化された
大きさビツトzV,1が出力され得ることがわかる。
他方において、符号ビツトyS,0が論理“１”であ
れば、入力側の大きさビツトyV,1は反転される。
論理回路要素LS１′の符号ビツト出力端Ａ１２か
らは、隣接する上位の論理回路要素LS２から与
えられる大きさビツトyV,2が“０”であるとき
に、対応づけられている論理回路要素LS１から
与えられる符号ビツトyS,1に相当する１つのCSD
コード化された符号ビツトzS,1が出力され得る。
他方、大きさビツトyV,2の論理“１”は与えられ
る符号ビツトyS,1の反転に通ずる。論理回路LS
０′，LS２′…LSN′の作動の仕方はLS１′の作動
の仕方と同様である。
たとえばLS１′、の作動の仕方を考察すると、そ
の大きさビツト出力端Ａ１１からは、隣接する下
位の論理回路要素LS０から与えられる符号ビツ
トyS,0が論理“０”であるときに、対応づけられ
ている論理回路要素LS１から与えられる大きさ
ビツトyV,1に相当する１つのCSDコード化された
大きさビツトzV,1が出力され得ることがわかる。
他方において、符号ビツトyS,0が論理“１”であ
れば、入力側の大きさビツトyV,1は反転される。
論理回路要素LS１′の符号ビツト出力端Ａ１２か
らは、隣接する上位の論理回路要素LS２から与
えられる大きさビツトyV,2が“０”であるとき
に、対応づけられている論理回路要素LS１から
与えられる符号ビツトyS,1に相当する１つのCSD
コード化された符号ビツトzS,1が出力され得る。
他方、大きさビツトyV,2の論理“１”は与えられ
る符号ビツトyS,1の反転に通ずる。論理回路LS
０′，LS２′…LSN′の作動の仕方はLS１′の作動
の仕方と同様である。
本発明により得られる利点は特に、回路が簡単
な論理回路要素の集合として構成されているこ
と、また一つの２進数のCSDコード化が三つの
ゲート通過時間に相当する時間しか必要としない
ことである。
な論理回路要素の集合として構成されているこ
と、また一つの２進数のCSDコード化が三つの
ゲート通過時間に相当する時間しか必要としない
ことである。
図は本発明の実施例の接続図である。
１〜４……入力端、６，８，１３，１４……出
力端、９〜１２，１７，１８……入力端、５……
排他的オア回路、７，１５，１６……アンド回
路、Ａ０１〜AN２……回路出力端、Ｅ０〜EN
……回路入力端、LS０〜LSN……第１列の論理
回路要素、LS０′〜LSN′……第２列の論理回路
要素、x0〜xN……２進数のビツト、yS,0〜yS,N……
符号ビツト、yV,0〜yV,N……大きさビツト、zS,0〜
zS,N……符号ビツト、zV,0〜zV,N……大きさビツト。
力端、９〜１２，１７，１８……入力端、５……
排他的オア回路、７，１５，１６……アンド回
路、Ａ０１〜AN２……回路出力端、Ｅ０〜EN
……回路入力端、LS０〜LSN……第１列の論理
回路要素、LS０′〜LSN′……第２列の論理回路
要素、x0〜xN……２進数のビツト、yS,0〜yS,N……
符号ビツト、yV,0〜yV,N……大きさビツト、zS,0〜
zS,N……符号ビツト、zV,0〜zV,N……大きさビツト。
Claims (1)
- 【特許請求の範囲】 １ ２の補数で表わされた２進数をCSDコード
化するための回路において、第１の列をなす論理
回路要素LS０…LSNと第２の列をなす論理回路
要素LS０′…LSN′とを含んでおり、第１列論理
回路要素LS０…LSNはそれぞれ２つの入力端１，
２および２つの出力端６，８を有し、両入力端
１，２にはコード化すべき２進数の隣合う位のビ
ツトx0，x1がそれぞれ対として与えられ、第１の
出力端６からは両入力側ビツトx0，x1の排他的論
理和として導き出された１つの大きさビツトyV,1
が出力され、また第２の出力端８からは、上位側
の入力側ビツトx1が論理“１”でありかつ下位側
の入力側ビツトx0が論理“０”であるときのみ論
理“１”となる１つの符号ビツトyS,1が出力され、
第２列論理回路要素LS０′…LSN′は２進数の１
つのCSDコード化されたビツト組合わせを出力
するための出力端Ａ０１…AN２を有し、第１列
中の直接隣合う論理回路要素の対LS１，LS２の
出力端におけるビツト組合わせが“１、−１”で
あるとき（これは、この対LS１，LS２に属する
上位側の論理回路要素LS２の符号ビツトが“０”
であり、この論理回路要素LS２の大きさビツト
が“１”であり、また下位側の論理回路要素LS
１の符号ビツトが“１”であり、この論理回路要
素LS１の大きさビツトが“１”である場合に相
当する）には、この対LS１，LS２に対応づけら
れている第２列中の直接隣合う論理回路要素の対
LS１′，LS２′は１つのCSDコード化されたビツ
ト組合わせ“０、１”を出力し、それ以外のすべ
ての第１列中の論理回路要素LS０，LS３…LSN
の出力端におけるビツト組合わせは不変のまま第
２列中の論理回路要素LS０′，LS３′…LSN′の
出力側のCSDコード化されたビツト組合わせと
して伝達されることを特徴とする２進数のCSD
コード化回路。 ２ 第２列論理回路要素の各々LS１′が４つの入
力端（９ないし１２）および２つの出力端Ａ１
１，Ａ１２を有し、４つの入力端にそれぞれ、対
応づけられている第１列中の論理回路要素LS１
の大きさビツトとその符号ビツトと第１列中で下
位側に直接隣合う論理回路要素LS０の符号ビツ
トと第１列中で上位側に直接隣合う論理回路要素
LS２の大きさビツトとが与えられ、一方の出力
端Ａ１１からは、第１列中で下位側に直接隣合う
論理回路要素LS０の符号ビツトyS,0が論理“０”
であるときには、対応づけられている第１列中の
論理回路要素LS１の大きさビツトyV,1に相当する
１つのCSDコード化された大きさビツトzV,1が出
力され、またこの符号ビツトyS,0が論理“１”で
あるときには、この大きさビツトyV,1の反転に相
当する１つのCSDコード化された大きさビツト
zV,1が出力され、また他方の出力端Ａ１２からは、
第１列中で上位側に直接隣合う論理回路要素LS
２の大きさビツトyV,2が論理“０”であるときに
は、対応づけられている第１列中の論理回路要素
LS１の符号ビツトyS,1に相当する１つのCSDコー
ド化された符号ビツトzS,1が出力され、またこの
大きさビツトyV,2が論理“１”であるときには、
この符号ビツトyS,1の反転に相当する１つのCSD
コード化された符号ビツトzS,1が出力されること
を特徴とする特許請求の範囲第１項記載の回路。 ３ 第１列中の論理回路要素の各々LS１が１つ
の排他的オア回路５と１つの第１アンド回路７と
を含んでおり、排他的オア回路５の入力端が論理
回路要素LS１の入力端１，２をなしており、第
１アンド回路７の第１の入力端がこの論理回路要
素LS１の上位側ビツトx1を与えられる入力端２
と接続されており、第１アンド回路７の第２の入
力端が排他的オア回路５の出力端と接続されてお
り、また排他的オア回路５の出力端が大きさビツ
トyV,1の出力端６をなし、他方第１アンド回路７
の出力端が符号ビツトyS,1の出力端８をなしてい
ることを特徴とする特許請求の範囲第１項または
第２項記載の回路。 ４ 第２列中の論理回路要素の各々LS１′が１つ
の第２アンド回路１５と１つの第３アンド回路１
６とを含んでおり、第２アンド回路１５の一方の
入力端が、対応づけられている第１列中の論理回
路要素LS１の符号ビツトyS,1の出力端８と接続さ
れており、また他方の入力端がインバータを介し
て、第１列中で上位側に直接隣合う論理回路要素
LS２の大きさビツトyV,2の出力端１３と接続され
ており、第３アンド回路１６の一方の入力端が、
対応づけられている第１列中の論理回路LS１の
大きさビツトyV,1の出力端６と接続されており、
また他方の入力端がインバータを介して、第１列
中で下位側に直接隣合う論理回路要素LS０の符
号ビツトyS,0の出力端１４と接続されており、ま
た第３アンド回路１６の出力端がCSDコード化
された大きさビツトzV,1の出力端Ａ１１をなし、
他方第２アンド回路１５の出力端がCSDコード
化された符号ビツトzS,1の出力端Ａ１２をなして
いることを特徴とする特許請求の範囲第１項ない
し第３項のいずれかに記載の回路。
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