JPS60157339A - 2進数のcsdコ−ド化回路 - Google Patents
2進数のcsdコ−ド化回路Info
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- JPS60157339A JPS60157339A JP59201401A JP20140184A JPS60157339A JP S60157339 A JPS60157339 A JP S60157339A JP 59201401 A JP59201401 A JP 59201401A JP 20140184 A JP20140184 A JP 20140184A JP S60157339 A JPS60157339 A JP S60157339A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/04—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being two
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、2の補数で表わされた2進数をC8Dコード
化するための回路に関する。
化するための回路に関する。
C3D−7−ド(Canonical −Signed
−Digit−Code )とは、2つの隣合う位が
それぞれ論理゛】”を有することが排除さ几ている2進
コードをいう。このことは、この上うな2進表示内にい
わゆる“1″ブロツクが存在しdいことを意味する。雑
誌” IEEE Transactions on A
coust−ics、5peech and Sign
al Processing”、Vol、 ASSP
−24,扁】、】976年2月、第76〜86頁に示さ
れているように、C3D−+−ドは主にディジタル・デ
ータ処理1:おいて、−鳴詳細には特に乗数の表示のた
めに用いられる。その理由は、このような乗数の各″】
”ビットはその符号に応じて1つの加算または減算過程
を意味し、これらの過程の数はできるかぎり少なく保た
れなけ几ばならないことである。Nけたの数の一般的な
2進コードでは平均的に約N/2の”1”ビットが生ず
るが、このような信号の平均数はC8Dコードでは約N
/3に減少する。
−Digit−Code )とは、2つの隣合う位が
それぞれ論理゛】”を有することが排除さ几ている2進
コードをいう。このことは、この上うな2進表示内にい
わゆる“1″ブロツクが存在しdいことを意味する。雑
誌” IEEE Transactions on A
coust−ics、5peech and Sign
al Processing”、Vol、 ASSP
−24,扁】、】976年2月、第76〜86頁に示さ
れているように、C3D−+−ドは主にディジタル・デ
ータ処理1:おいて、−鳴詳細には特に乗数の表示のた
めに用いられる。その理由は、このような乗数の各″】
”ビットはその符号に応じて1つの加算または減算過程
を意味し、これらの過程の数はできるかぎり少なく保た
れなけ几ばならないことである。Nけたの数の一般的な
2進コードでは平均的に約N/2の”1”ビットが生ず
るが、このような信号の平均数はC8Dコードでは約N
/3に減少する。
本発明が解決しようとする問題点は、2進数をC8Dコ
ード化するための回路として、構成が簡単であり、かつ
できるかぎり高い動作速度が保証−さ几ている回路を提
供することである。
ード化するための回路として、構成が簡単であり、かつ
できるかぎり高い動作速度が保証−さ几ている回路を提
供することである。
この問題点は本発明(二よれば、特許請求の範囲第1項
に記載の回路により解決される。
に記載の回路により解決される。
以下1図面C二より本発明を一層詳細j二説明する。
符号EOないしENを付されているのは、本発明(二よ
る回路の入力端である。これらの入力端にそれぞれ1つ
の2進数のピッ) Xo + Xt ・・・XNが与え
られる。ここでX。は最下位ビット、XNは最上位ビッ
トである。直接に隣合っているそれぞれ2つの入力端は
1つの論理回路要素の内入力端と接続されている。図面
ではたとえば回路入力端EOおよびE】が論理回路要素
LSIの入力端】および2と、また回路入力端E1およ
びE2が論理回路要素LS2の入力端3および4と接続
されている(以下同様)。回路入力端E(N−1)およ
びENは論理回路要素LSNの入力端に接続されており
、また回路入力端EOは、常に1101+を与えられて
いるもう1つの回路入力端E/ と−緒に論理回路要素
LSOの入力端に接続されている。
る回路の入力端である。これらの入力端にそれぞれ1つ
の2進数のピッ) Xo + Xt ・・・XNが与え
られる。ここでX。は最下位ビット、XNは最上位ビッ
トである。直接に隣合っているそれぞれ2つの入力端は
1つの論理回路要素の内入力端と接続されている。図面
ではたとえば回路入力端EOおよびE】が論理回路要素
LSIの入力端】および2と、また回路入力端E1およ
びE2が論理回路要素LS2の入力端3および4と接続
されている(以下同様)。回路入力端E(N−1)およ
びENは論理回路要素LSNの入力端に接続されており
、また回路入力端EOは、常に1101+を与えられて
いるもう1つの回路入力端E/ と−緒に論理回路要素
LSOの入力端に接続されている。
互いに同様に構成されている論理回路要素LSOないし
LSNのうち、以下C二はLSIのみを一層詳細ζ二説
明する。図面から明らかなよう(二、LSIの入力端1
.2は1つの排他的オア回路5の2つの入力端と接続さ
れており、その出力端がLSIの第1の出力端6をなし
ている。さらに、入力端1に与えられるビットX。より
も1つ上位のビットXIを与えられる入力端2は1つの
アンド回路7の第1の入力端と接続されており、その第
2の入力端は排他的オア回路5の出力・瑞に接続されて
いる。アンド回路7の出力端がLSIの第2の出力端8
をなしている。出力端6から、入力側の両ビットX。お
よびX、から導き出される大きさビットyV、lが出力
され、他方出力端8からは、大きさビットyV、l に
対応づけられている符号ピッ)y8.、が出力され得る
。その際にys、t’−0は正の符号を意味し、他方y
8..−1は負の符号を表わ丁。同様にして、他の論理
回路要素LSO。
LSNのうち、以下C二はLSIのみを一層詳細ζ二説
明する。図面から明らかなよう(二、LSIの入力端1
.2は1つの排他的オア回路5の2つの入力端と接続さ
れており、その出力端がLSIの第1の出力端6をなし
ている。さらに、入力端1に与えられるビットX。より
も1つ上位のビットXIを与えられる入力端2は1つの
アンド回路7の第1の入力端と接続されており、その第
2の入力端は排他的オア回路5の出力・瑞に接続されて
いる。アンド回路7の出力端がLSIの第2の出力端8
をなしている。出力端6から、入力側の両ビットX。お
よびX、から導き出される大きさビットyV、lが出力
され、他方出力端8からは、大きさビットyV、l に
対応づけられている符号ピッ)y8.、が出力され得る
。その際にys、t’−0は正の符号を意味し、他方y
8..−1は負の符号を表わ丁。同様にして、他の論理
回路要素LSO。
LS2・・・LSNを介してそれぞれ入力側のビット対
(0°Z Xo L (’xl+ x2)・・・(x
N−。
(0°Z Xo L (’xl+ x2)・・・(x
N−。
+ XN)から大きさビットyv、o l ’! y、
2 ”’y、N が導き出され、さらにそれらに符号
ビットys、o ’ ”S、2 ・・・”8.N が対
応づけられている。
2 ”’y、N が導き出され、さらにそれらに符号
ビットys、o ’ ”S、2 ・・・”8.N が対
応づけられている。
第1の列をな丁論理回路要素LSOないしLgNの各々
に、第2の列をなす論理回路要素L S O’ないしL
S N’の各々が対応づけられている。これらは同じ
く互いζ二同様に構成されているので、以下にはLS
]’のみを詳細に説明する。LS 1’は4つの入力端
9ないし12を有し、それらのうち入力端】Oおよび】
1はLS]の出力端8および6と接続されている。入力
端9はLS2の大きさビットyv4の出力端13と接続
されており、他方入力端12はLSOの符号ピッ)y、
。の出力端】4と接続されている。入力端9は1つのイ
ンバータを介して1つのアンド回路15の第1の入力端
と接続されている。このインバータは反転入力端として
図示されているようにアンド回路】5のなかに組込まれ
ていてよい。他方入力端10はアンド回路】5の第2の
入力端と接続さJtている。
に、第2の列をなす論理回路要素L S O’ないしL
S N’の各々が対応づけられている。これらは同じ
く互いζ二同様に構成されているので、以下にはLS
]’のみを詳細に説明する。LS 1’は4つの入力端
9ないし12を有し、それらのうち入力端】Oおよび】
1はLS]の出力端8および6と接続されている。入力
端9はLS2の大きさビットyv4の出力端13と接続
されており、他方入力端12はLSOの符号ピッ)y、
。の出力端】4と接続されている。入力端9は1つのイ
ンバータを介して1つのアンド回路15の第1の入力端
と接続されている。このインバータは反転入力端として
図示されているようにアンド回路】5のなかに組込まれ
ていてよい。他方入力端10はアンド回路】5の第2の
入力端と接続さJtている。
L S I’の入力端11は1つのアンド回路】6の第
1の入力端と接続されており、他方入力端12は1つの
インバータを介してアンド回路16の第2の入力端と接
続されている。このインバータは同じくアンド回路】6
のなかに組込まれていてよく、この第2の入力端は反転
入力端として示されている。アンド回路】5および16
の出力端はそれぞれ論理回路要素LSI/の出力端AI
2およびAllをなしている。
1の入力端と接続されており、他方入力端12は1つの
インバータを介してアンド回路16の第2の入力端と接
続されている。このインバータは同じくアンド回路】6
のなかに組込まれていてよく、この第2の入力端は反転
入力端として示されている。アンド回路】5および16
の出力端はそれぞれ論理回路要素LSI/の出力端AI
2およびAllをなしている。
符号ビットy5,1お上び大きさビットyv、+ならび
に大きさピッ’3’V、!および符号ピッ) y、。
に大きさピッ’3’V、!および符号ピッ) y、。
からLS】’を介して】っの大きさピッ)2 がV、1
導き出され、これは出力端Allから出力され得る。大
きさビットZv、、l二、同じく上記の各ビットから導
き出された符号ビットzS、l が対応づけられており
、これは出力端A]2から出力され得る。同様IZシて
、他の論理回路要素LSO’、LS2/・・・ LSN
’を介して相応の大きさピッ) Z V、O。
きさビットZv、、l二、同じく上記の各ビットから導
き出された符号ビットzS、l が対応づけられており
、これは出力端A]2から出力され得る。同様IZシて
、他の論理回路要素LSO’、LS2/・・・ LSN
’を介して相応の大きさピッ) Z V、O。
Z v4 ・・・ ZV、N が導き出さオt1これら
は出力端AO】、A2]−−−ANIから出力さn、ま
たこれらの大きさビットに対応づけられている符号3.
0 11,2 ”・’ 8. Nが出力端A02゜ビッ
トz、Z A22・・・AN2から出力され得る。
は出力端AO】、A2]−−−ANIから出力さn、ま
たこれらの大きさビットに対応づけられている符号3.
0 11,2 ”・’ 8. Nが出力端A02゜ビッ
トz、Z A22・・・AN2から出力され得る。
全く一般的C′−第2列の論理回路要素LSO/・・・
LSN’の各々において4つの入力端のうちそれぞれ2
つは、対応づけられている第1列の論理回路要素LSO
・・・LSNの両出力端と接続さ几ており、他方第3の
入力端は、対応づけられている論理回路要素の上位側に
直接隣接下る論理回路要素の大きさビット出力端と接続
されており、また第4の入力端は、対応づけられている
論理回路要素の下位側1:直接隣接する論理回路要素の
符号ビット出力端ど接続されている。論理回路要素LS
O’の第4の入力端17は常に0゛を与えられる1つ
の回路入力端E“と接続されており、また論理回路要素
LSN’の第3の入力端】8は常に0”を与えられるも
う1つの回路入力端E/l/と接続されている。回路出
力端AOIないしAN 27)−ら出力され得るピット
組合わせ2v、o、 2 ・・・ ZV、NlO 1zs、Nは入カイnすに与えられた数X、・・・XN
から導き出されたC8Dコ一ド化2進出力信号を表わす
。
LSN’の各々において4つの入力端のうちそれぞれ2
つは、対応づけられている第1列の論理回路要素LSO
・・・LSNの両出力端と接続さ几ており、他方第3の
入力端は、対応づけられている論理回路要素の上位側に
直接隣接下る論理回路要素の大きさビット出力端と接続
されており、また第4の入力端は、対応づけられている
論理回路要素の下位側1:直接隣接する論理回路要素の
符号ビット出力端ど接続されている。論理回路要素LS
O’の第4の入力端17は常に0゛を与えられる1つ
の回路入力端E“と接続されており、また論理回路要素
LSN’の第3の入力端】8は常に0”を与えられるも
う1つの回路入力端E/l/と接続されている。回路出
力端AOIないしAN 27)−ら出力され得るピット
組合わせ2v、o、 2 ・・・ ZV、NlO 1zs、Nは入カイnすに与えられた数X、・・・XN
から導き出されたC8Dコ一ド化2進出力信号を表わす
。
回路の作動の仕方で重要なことは、論理回路要素LSO
・・・LSHの各々、たとえばLSI、がその大きさビ
ット出力端、たとえば6、から、その入力端に相異なる
ビットを与えられたときのみ、論理′″1”を出力する
ことである。さらに、当該の論理回路要素の符号ビット
出力端、たとえば8、からは、入力側のh位ビット、た
とえばXl、が論理“1″であり、しかも入力側の下位
ビット、たとえばX9.が論理″0”であるときのみ、
論理″1”が出力される。すなわち、この場合のみ、当
該の論理回路要素の出力端、たとえば6、C二おける大
きさビット″1”C=負の符号が対応づり ’)7L
L v1θO x、)−0かつx、−11Z対してはたとえばyV、1
=1かつ”11.1−’となる。さらC二、x、−0と
仮定すると、LS2の出力端には信号yv、@−1およ
びys、t=0が生ずる。それによって2つの隣合う論
理回路要素子な−わちLS2およびLSIは1つの符号
付きの出力側ビット組合わせ】、−】を有する。ここで
上位の論理回路要素すなわちLS2が先にあげられてい
る。このビット組合わせからのみ、LS2およびLS】
に対応づけられている第2列中の論理回路要素子なわち
LS2’およびLSI’が1つのC8Dコード化された
ビット組合わせ0.1を導き出し、これは詳しくは下記
の出力信号に相当する: zv、、 −1、z s、+
0、z −0かつz、、−0゜これに対しては。
・・・LSHの各々、たとえばLSI、がその大きさビ
ット出力端、たとえば6、から、その入力端に相異なる
ビットを与えられたときのみ、論理′″1”を出力する
ことである。さらに、当該の論理回路要素の符号ビット
出力端、たとえば8、からは、入力側のh位ビット、た
とえばXl、が論理“1″であり、しかも入力側の下位
ビット、たとえばX9.が論理″0”であるときのみ、
論理″1”が出力される。すなわち、この場合のみ、当
該の論理回路要素の出力端、たとえば6、C二おける大
きさビット″1”C=負の符号が対応づり ’)7L
L v1θO x、)−0かつx、−11Z対してはたとえばyV、1
=1かつ”11.1−’となる。さらC二、x、−0と
仮定すると、LS2の出力端には信号yv、@−1およ
びys、t=0が生ずる。それによって2つの隣合う論
理回路要素子な−わちLS2およびLSIは1つの符号
付きの出力側ビット組合わせ】、−】を有する。ここで
上位の論理回路要素すなわちLS2が先にあげられてい
る。このビット組合わせからのみ、LS2およびLS】
に対応づけられている第2列中の論理回路要素子なわち
LS2’およびLSI’が1つのC8Dコード化された
ビット組合わせ0.1を導き出し、これは詳しくは下記
の出力信号に相当する: zv、、 −1、z s、+
0、z −0かつz、、−0゜これに対しては。
12
上記の仮定X。−〇から生ずる符号ビットy8,0−〇
が前提とされている。もしその他の第1列中の論理回路
要素子なわちLSO,LS3・・・LSNが、対として
考えた場合、このような出力側ビット組合わせ】、−1
を有さなければ、それらのビット組合わせ、Tなわち信
号yv、、。+ ’Ia、6 ’*yV*B ” B、
s ’°’ yv、NI ”8.N ’ま不変Q)まま
第2列中の論理回路要素LSG’ 、 LS 3’ ・
・・LSN’の出力端における相応の信号、テなわちv
、o s、o v、 sr s、s v、NezS、’
N として伝達される。
が前提とされている。もしその他の第1列中の論理回路
要素子なわちLSO,LS3・・・LSNが、対として
考えた場合、このような出力側ビット組合わせ】、−1
を有さなければ、それらのビット組合わせ、Tなわち信
号yv、、。+ ’Ia、6 ’*yV*B ” B、
s ’°’ yv、NI ”8.N ’ま不変Q)まま
第2列中の論理回路要素LSG’ 、 LS 3’ ・
・・LSN’の出力端における相応の信号、テなわちv
、o s、o v、 sr s、s v、NezS、’
N として伝達される。
第2列中の論理回路要素LS O’・・・LSN’の1
つ、たとえばLS]’、の作動の仕方を考察すると、そ
の大きさビット出力端Allからは、隣接する下位の論
理回路要素LSQから与えられる符号ビットy8.oが
論理”o”であるときに、対応づけられている論理回路
要素LSIから与えられる大きさビットyV、l に相
当する1つのC8Dコード化さ几た大きさビットzv9
.が出力され得ることがわかる。他方において、符号ピ
ッ)y、、、が論理″1°°であれば、入力側の大きさ
ビットyV、1は反転される。論理回路要素LSI’の
符号ビット出力端A12からは、隣接する上位の論理回
路要素LS2から与えられる大きさビットyv、tが6
0パであるときC:、対応づけら几ている論理回路要素
LSIから与えられる符号ビットyB、I”相当する1
つのC8Dコード化された符号ビットz8.1が出力さ
れ得る。他方、大きさビットyV、!の論理″】”は与
えられる符号ピッ)y、、、の反転に通ずる。論理回路
LSδ’+ LS2’ ・・・ LAN’の作動の仕方
はLSI’の作動の仕方と同様である。
つ、たとえばLS]’、の作動の仕方を考察すると、そ
の大きさビット出力端Allからは、隣接する下位の論
理回路要素LSQから与えられる符号ビットy8.oが
論理”o”であるときに、対応づけられている論理回路
要素LSIから与えられる大きさビットyV、l に相
当する1つのC8Dコード化さ几た大きさビットzv9
.が出力され得ることがわかる。他方において、符号ピ
ッ)y、、、が論理″1°°であれば、入力側の大きさ
ビットyV、1は反転される。論理回路要素LSI’の
符号ビット出力端A12からは、隣接する上位の論理回
路要素LS2から与えられる大きさビットyv、tが6
0パであるときC:、対応づけら几ている論理回路要素
LSIから与えられる符号ビットyB、I”相当する1
つのC8Dコード化された符号ビットz8.1が出力さ
れ得る。他方、大きさビットyV、!の論理″】”は与
えられる符号ピッ)y、、、の反転に通ずる。論理回路
LSδ’+ LS2’ ・・・ LAN’の作動の仕方
はLSI’の作動の仕方と同様である。
本発明により得られる利点は特に1回路が簡単な論理回
路要素の集合として構成されていること、また一つの2
進数のC8Dコード化が三つのゲート通過時間(二相半
丁る時間しか必要としないことである。
路要素の集合として構成されていること、また一つの2
進数のC8Dコード化が三つのゲート通過時間(二相半
丁る時間しか必要としないことである。
図は本発明の実施例の接続図である。
1〜4・・・入力端、 6.8. j3.34・・・出
力端、 9〜12.17.18・・・入力端、 5・・
・排他的オア回路、 7,15.16・・・ アンド回
路、AOI〜AN2・・・回路出力端、EO〜EN・・
・回路入力端、 LSO〜LSN・・・第1列の論理回
路要素、I、S(1’〜LSN’・・・ 第2列の論理
口「要素、Xo〜XN・・・ 2進数のビット11.。 〜yS、N・・・符号ビット、y v、o〜yV、N・
・・大きさビット、2.。〜Z S、 N ・・・符号
ビット−zV、O””’ zV、N ・・・大きさビッ
ト。 手 続、補 正 書(方式)7′ ル 昭和60年2 月28日 1、事件の表示 特願昭59−201401 、発明の名称 2進数のC8Dコ一ド化回路 3、補正をする者 事件との関係 特許出願人 住 所 ドイツ連邦共和国ベルリン及ミュンヘンc番地
なし)名称 シーメンス、アクチェンゲゼルシャフト4
、代理人〒112 8、補正の内容 7頁15行「雑誌」の後に「アイ・イー・イー・イート
ランスサクションズ オp−K 6ベウスチツクス、ス
ピーチ アンド シグナプロセツシング」を挿入。
力端、 9〜12.17.18・・・入力端、 5・・
・排他的オア回路、 7,15.16・・・ アンド回
路、AOI〜AN2・・・回路出力端、EO〜EN・・
・回路入力端、 LSO〜LSN・・・第1列の論理回
路要素、I、S(1’〜LSN’・・・ 第2列の論理
口「要素、Xo〜XN・・・ 2進数のビット11.。 〜yS、N・・・符号ビット、y v、o〜yV、N・
・・大きさビット、2.。〜Z S、 N ・・・符号
ビット−zV、O””’ zV、N ・・・大きさビッ
ト。 手 続、補 正 書(方式)7′ ル 昭和60年2 月28日 1、事件の表示 特願昭59−201401 、発明の名称 2進数のC8Dコ一ド化回路 3、補正をする者 事件との関係 特許出願人 住 所 ドイツ連邦共和国ベルリン及ミュンヘンc番地
なし)名称 シーメンス、アクチェンゲゼルシャフト4
、代理人〒112 8、補正の内容 7頁15行「雑誌」の後に「アイ・イー・イー・イート
ランスサクションズ オp−K 6ベウスチツクス、ス
ピーチ アンド シグナプロセツシング」を挿入。
Claims (1)
- 【特許請求の範囲】 1】 2の補数で表わされた2進数をC8Dコード化す
るための回路において、第1の列をなす論理回路要素(
LSD・・・LSNIと第2の列をな丁論理回路要素(
LSO’・・・LSN’)とを含んでおり、第1列論理
回路要素(LSO・・・LSN)はそれぞれ2つの入力
端(]、2)および2つの出力端(6,8)を有し、両
入力端(]、211二はコード化工べき2進数の隣合う
位のピッ)(Xo、X+ )がそれぞれ対として与えら
れ、第1の出力端(6)からは両入力側ビット(Xo
* Xl Iの排他的論理和として導き出さ几た1つの
大きさビット(y、、)が出力され、また第2の出力端
(8)からは、上位側の入力側ピッ)(X+1が論理″
1°°でありかつ下位側の入力側ピッ)(XO)が論理
“0°′モあるときのみ論理″】”となる1つの符号ピ
ッ:(y8,1 )が出力され、第2列論理回路要素(
LSO’・・・LSN’ )は2進数の1つのC8,D
コード化されたビット組合わせを出力するための出力端
(AO]・・・AN2)を有し、第1列中の直接隣合う
論理回路要素の対(LSI、LS2)の出力端1:おけ
るビット組合わせ力Z”l、−]°′であるとき(これ
は、この対[LSl、LS2)に属する上位側の論理回
路要素(LS2)の符号ビットが10”であり、この論
理回路要素(LS2)の大きさビットが″】”であり、
また下位側の論理回路要素(LSl)の符号ビットが一
パであり、この論理回路要素(LSI)の大きさビット
が1′″である場合1:相当する)には、この対(LS
l、LS2)に対応づけられている第2列中の直接隣合
う論理回路要素の対(LSI’、LS2’)は1つのC
8Dコード化されたビット組合わせ*、】uを出力し、
それ以外の丁べての第1列中の論理回路要素(LSO,
LS3・・・LSN)の出力端におけるビット組合わせ
は不変のまま第2列中の論理回路要素(LS O’ 、
LS 3t・・・LSN’)の出力側のC8Dコード化
されたビット組合わせとして伝達されることを特徴とす
る2進数のC8Dコ一ド化回路。 2)第2列論理回路要素の各々(L S ]’)が4つ
の入力端(9ないし12)および2つの出力端(Al
]、AI 2)を有し、4つの入力端C二それぞわ、対
応づけられている第1列中の論理回路要素(LSI)の
大きさビットとその符号ピットと第1列中で下位側に直
接隣合う論理回路要素(LSo)の符号ビットと第1列
中で上位側に直接隣合う論理回路要素(LS2]の大き
さビットとが与えられ、一方の出力端(All)からは
、$1列中で下位側に直接隣合う論理回路要素(ILs
O)の符号ピッ)()’s、o)が論理°“0”である
ときには、対応づけられている第1列中の論理回路要素
(LSI)の大きさピッ)(y、。 )に相当する1つのC8Dコード化された大きさビット
(Z、、)が出力され、またこの符号ピッ)(y8.O
)が論理″1°”であるときには、この大きさビット(
yvl、)の反転に相当する1つのC8Dコード化され
た大きさビット(Z、、)が出力され、また他方の出力
端(A12)がらは、第1列中で上位側に直接隣合う論
理回路要素(LS2)の大きさピッ) (’7v4 )
が論理″0″であるとき(:は、対応づけられている第
1列中の論理回路要素(LSI)の符号ピッ)(ys、
+)に相当する1つのC8Dコード化された符号ピッ)
(28,、)が出力され、またこの大きさビット(yv
、2)が論理″】°”であるときC:は、この符号ピッ
) ()+8.’、 )の反転(=相当する1つのC8
Dコード化された符号ピッ1(Z8,1 )が出力され
ることを特徴とする特許請求の範囲第1項記載の回路。 3)第1列中の論理回路要素の各々(L3])が1つの
排他的オア回路(5)と1つの第1アンド回路(7)と
を含んでおり、排他的オア回路(5)の入力端が論理回
路要素(LSI)の入力端(1,2)をなしており、第
1アンド回路(7)の第1の入力端がこの論理回路要素
(LSI)の上位側ピッ)(x、)を与えられる入力端
(2)と接続されており、第1アンド回路(7)の第2
の入力端が排他的オア回路(5)の出力端と接続されて
おり、また排他的オア回路(5)の出力端が大きさピッ
)(yv、、)の出力端(6)をなし、他方第1アンド
回路(7)の出力端が符号ピッ)(y8.、)の出力端
(8)をなしていることを特徴とする特許請求の範囲第
1項または第2項記載の回路。 4)第2列中の論理回路要素の各々(LSD’)が1つ
の第2アンド回路(15)と1つの第3アンド回路(]
C6とを含んでおり、第2アンド回路(15)の一方の
入力端が、対応づけられている第1列中の論理回路要素
(LSI)の符号ビット(y、、、)の出力端(8)と
接続されており、また他方の入力端がインバータを介し
て、第1列中で上位側に直接隣合う論理回路要素(LS
2)の大きさピッ)(y、、)の出力端(13)と接続
されており、第3アンド回路(16)の−万の入力端が
、対応づけられている第1列中の論理回路(LSI)の
大きさビット(yV、l )の出力端(6)と接続され
ており、また他方の入力端がインバータを介して、第1
列中で下位側C:@接隣合う論理回路要素(LSO)の
符号ピッ)()’、。 )の出力端(14)と接続され
ており、また第3アンド回路(]C6の出力端がC8D
コード化さ几た大きさピッ)(zv、)の出力端(Al
l)をなシ、他方第2アンド回路(]5)の出力端がC
8Dコード化された符号ビット(z8.l )の出力端
(A12)をなしていることを特徴とする特許請求の範
囲第1項ないし第3項のいずれかに記載の回路。
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1984
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- 1984-09-11 DE DE8484110829T patent/DE3482537D1/de not_active Expired - Fee Related
- 1984-09-11 EP EP84110829A patent/EP0139207B1/de not_active Expired - Lifetime
- 1984-09-26 JP JP59201401A patent/JPS60157339A/ja active Granted
Patent Citations (3)
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