JPS60157339A - ２進数のｃｓｄコ−ド化回路 - Google Patents
２進数のｃｓｄコ−ド化回路Info
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- JPS60157339A JPS60157339A JP59201401A JP20140184A JPS60157339A JP S60157339 A JPS60157339 A JP S60157339A JP 59201401 A JP59201401 A JP 59201401A JP 20140184 A JP20140184 A JP 20140184A JP S60157339 A JPS60157339 A JP S60157339A
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- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
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- Dc Digital Transmission (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２の補数で表わされた２進数をＣ８Ｄコード
化するための回路に関する。
化するための回路に関する。
Ｃ３Ｄ−７−ド（Ｃａｎｏｎｉｃａｌ −Ｓｉｇｎｅｄ
−Ｄｉｇｉｔ−Ｃｏｄｅ ）とは、２つの隣合う位が
それぞれ論理゛】”を有することが排除さ几ている２進
コードをいう。このことは、この上うな２進表示内にい
わゆる“１″ブロツクが存在しｄいことを意味する。雑
誌” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａ
ｃｏｕｓｔ−ｉｃｓ、５ｐｅｅｃｈ ａｎｄ Ｓｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｉｎｇ”、Ｖｏｌ、 ＡＳＳＰ
−２４，扁】、】９７６年２月、第７６〜８６頁に示さ
れているように、Ｃ３Ｄ−＋−ドは主にディジタル・デ
ータ処理１：おいて、−鳴詳細には特に乗数の表示のた
めに用いられる。その理由は、このような乗数の各″】
”ビットはその符号に応じて１つの加算または減算過程
を意味し、これらの過程の数はできるかぎり少なく保た
れなけ几ばならないことである。Ｎけたの数の一般的な
２進コードでは平均的に約Ｎ／２の”１”ビットが生ず
るが、このような信号の平均数はＣ８Ｄコードでは約Ｎ
／３に減少する。
−Ｄｉｇｉｔ−Ｃｏｄｅ ）とは、２つの隣合う位が
それぞれ論理゛】”を有することが排除さ几ている２進
コードをいう。このことは、この上うな２進表示内にい
わゆる“１″ブロツクが存在しｄいことを意味する。雑
誌” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａ
ｃｏｕｓｔ−ｉｃｓ、５ｐｅｅｃｈ ａｎｄ Ｓｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｉｎｇ”、Ｖｏｌ、 ＡＳＳＰ
−２４，扁】、】９７６年２月、第７６〜８６頁に示さ
れているように、Ｃ３Ｄ−＋−ドは主にディジタル・デ
ータ処理１：おいて、−鳴詳細には特に乗数の表示のた
めに用いられる。その理由は、このような乗数の各″】
”ビットはその符号に応じて１つの加算または減算過程
を意味し、これらの過程の数はできるかぎり少なく保た
れなけ几ばならないことである。Ｎけたの数の一般的な
２進コードでは平均的に約Ｎ／２の”１”ビットが生ず
るが、このような信号の平均数はＣ８Ｄコードでは約Ｎ
／３に減少する。
本発明が解決しようとする問題点は、２進数をＣ８Ｄコ
ード化するための回路として、構成が簡単であり、かつ
できるかぎり高い動作速度が保証−さ几ている回路を提
供することである。
ード化するための回路として、構成が簡単であり、かつ
できるかぎり高い動作速度が保証−さ几ている回路を提
供することである。
この問題点は本発明（二よれば、特許請求の範囲第１項
に記載の回路により解決される。
に記載の回路により解決される。
以下１図面Ｃ二より本発明を一層詳細ｊ二説明する。
符号ＥＯないしＥＮを付されているのは、本発明（二よ
る回路の入力端である。これらの入力端にそれぞれ１つ
の２進数のピッ） Ｘｏ ＋ Ｘｔ ・・・ＸＮが与え
られる。ここでＸ。は最下位ビット、ＸＮは最上位ビッ
トである。直接に隣合っているそれぞれ２つの入力端は
１つの論理回路要素の内入力端と接続されている。図面
ではたとえば回路入力端ＥＯおよびＥ】が論理回路要素
ＬＳＩの入力端】および２と、また回路入力端Ｅ１およ
びＥ２が論理回路要素ＬＳ２の入力端３および４と接続
されている（以下同様）。回路入力端Ｅ（Ｎ−１）およ
びＥＮは論理回路要素ＬＳＮの入力端に接続されており
、また回路入力端ＥＯは、常に１１０１＋を与えられて
いるもう１つの回路入力端Ｅ／ と−緒に論理回路要素
ＬＳＯの入力端に接続されている。
る回路の入力端である。これらの入力端にそれぞれ１つ
の２進数のピッ） Ｘｏ ＋ Ｘｔ ・・・ＸＮが与え
られる。ここでＸ。は最下位ビット、ＸＮは最上位ビッ
トである。直接に隣合っているそれぞれ２つの入力端は
１つの論理回路要素の内入力端と接続されている。図面
ではたとえば回路入力端ＥＯおよびＥ】が論理回路要素
ＬＳＩの入力端】および２と、また回路入力端Ｅ１およ
びＥ２が論理回路要素ＬＳ２の入力端３および４と接続
されている（以下同様）。回路入力端Ｅ（Ｎ−１）およ
びＥＮは論理回路要素ＬＳＮの入力端に接続されており
、また回路入力端ＥＯは、常に１１０１＋を与えられて
いるもう１つの回路入力端Ｅ／ と−緒に論理回路要素
ＬＳＯの入力端に接続されている。
互いに同様に構成されている論理回路要素ＬＳＯないし
ＬＳＮのうち、以下Ｃ二はＬＳＩのみを一層詳細ζ二説
明する。図面から明らかなよう（二、ＬＳＩの入力端１
．２は１つの排他的オア回路５の２つの入力端と接続さ
れており、その出力端がＬＳＩの第１の出力端６をなし
ている。さらに、入力端１に与えられるビットＸ。より
も１つ上位のビットＸＩを与えられる入力端２は１つの
アンド回路７の第１の入力端と接続されており、その第
２の入力端は排他的オア回路５の出力・瑞に接続されて
いる。アンド回路７の出力端がＬＳＩの第２の出力端８
をなしている。出力端６から、入力側の両ビットＸ。お
よびＸ、から導き出される大きさビットｙＶ、ｌが出力
され、他方出力端８からは、大きさビットｙＶ、ｌ に
対応づけられている符号ピッ）ｙ８．、が出力され得る
。その際にｙｓ、ｔ’−０は正の符号を意味し、他方ｙ
８．．−１は負の符号を表わ丁。同様にして、他の論理
回路要素ＬＳＯ。
ＬＳＮのうち、以下Ｃ二はＬＳＩのみを一層詳細ζ二説
明する。図面から明らかなよう（二、ＬＳＩの入力端１
．２は１つの排他的オア回路５の２つの入力端と接続さ
れており、その出力端がＬＳＩの第１の出力端６をなし
ている。さらに、入力端１に与えられるビットＸ。より
も１つ上位のビットＸＩを与えられる入力端２は１つの
アンド回路７の第１の入力端と接続されており、その第
２の入力端は排他的オア回路５の出力・瑞に接続されて
いる。アンド回路７の出力端がＬＳＩの第２の出力端８
をなしている。出力端６から、入力側の両ビットＸ。お
よびＸ、から導き出される大きさビットｙＶ、ｌが出力
され、他方出力端８からは、大きさビットｙＶ、ｌ に
対応づけられている符号ピッ）ｙ８．、が出力され得る
。その際にｙｓ、ｔ’−０は正の符号を意味し、他方ｙ
８．．−１は負の符号を表わ丁。同様にして、他の論理
回路要素ＬＳＯ。
ＬＳ２・・・ＬＳＮを介してそれぞれ入力側のビット対
（０°Ｚ Ｘｏ Ｌ （’ｘｌ＋ ｘ２）・・・（ｘ
Ｎ−。
（０°Ｚ Ｘｏ Ｌ （’ｘｌ＋ ｘ２）・・・（ｘ
Ｎ−。
＋ ＸＮ）から大きさビットｙｖ、ｏ ｌ ’！ ｙ、
２ ”’ｙ、Ｎ が導き出され、さらにそれらに符号
ビットｙｓ、ｏ ’ ”Ｓ、２ ・・・”８．Ｎ が対
応づけられている。
２ ”’ｙ、Ｎ が導き出され、さらにそれらに符号
ビットｙｓ、ｏ ’ ”Ｓ、２ ・・・”８．Ｎ が対
応づけられている。
第１の列をな丁論理回路要素ＬＳＯないしＬｇＮの各々
に、第２の列をなす論理回路要素Ｌ Ｓ Ｏ’ないしＬ
Ｓ Ｎ’の各々が対応づけられている。これらは同じ
く互いζ二同様に構成されているので、以下にはＬＳ
］’のみを詳細に説明する。ＬＳ １’は４つの入力端
９ないし１２を有し、それらのうち入力端】Ｏおよび】
１はＬＳ］の出力端８および６と接続されている。入力
端９はＬＳ２の大きさビットｙｖ４の出力端１３と接続
されており、他方入力端１２はＬＳＯの符号ピッ）ｙ、
。の出力端】４と接続されている。入力端９は１つのイ
ンバータを介して１つのアンド回路１５の第１の入力端
と接続されている。このインバータは反転入力端として
図示されているようにアンド回路】５のなかに組込まれ
ていてよい。他方入力端１０はアンド回路】５の第２の
入力端と接続さＪｔている。
に、第２の列をなす論理回路要素Ｌ Ｓ Ｏ’ないしＬ
Ｓ Ｎ’の各々が対応づけられている。これらは同じ
く互いζ二同様に構成されているので、以下にはＬＳ
］’のみを詳細に説明する。ＬＳ １’は４つの入力端
９ないし１２を有し、それらのうち入力端】Ｏおよび】
１はＬＳ］の出力端８および６と接続されている。入力
端９はＬＳ２の大きさビットｙｖ４の出力端１３と接続
されており、他方入力端１２はＬＳＯの符号ピッ）ｙ、
。の出力端】４と接続されている。入力端９は１つのイ
ンバータを介して１つのアンド回路１５の第１の入力端
と接続されている。このインバータは反転入力端として
図示されているようにアンド回路】５のなかに組込まれ
ていてよい。他方入力端１０はアンド回路】５の第２の
入力端と接続さＪｔている。
Ｌ Ｓ Ｉ’の入力端１１は１つのアンド回路】６の第
１の入力端と接続されており、他方入力端１２は１つの
インバータを介してアンド回路１６の第２の入力端と接
続されている。このインバータは同じくアンド回路】６
のなかに組込まれていてよく、この第２の入力端は反転
入力端として示されている。アンド回路】５および１６
の出力端はそれぞれ論理回路要素ＬＳＩ／の出力端ＡＩ
２およびＡｌｌをなしている。
１の入力端と接続されており、他方入力端１２は１つの
インバータを介してアンド回路１６の第２の入力端と接
続されている。このインバータは同じくアンド回路】６
のなかに組込まれていてよく、この第２の入力端は反転
入力端として示されている。アンド回路】５および１６
の出力端はそれぞれ論理回路要素ＬＳＩ／の出力端ＡＩ
２およびＡｌｌをなしている。
符号ビットｙ５，１お上び大きさビットｙｖ、＋ならび
に大きさピッ’３’Ｖ、！および符号ピッ） ｙ、。
に大きさピッ’３’Ｖ、！および符号ピッ） ｙ、。
からＬＳ】’を介して】っの大きさピッ）２ がＶ、１
導き出され、これは出力端Ａｌｌから出力され得る。大
きさビットＺｖ、、ｌ二、同じく上記の各ビットから導
き出された符号ビットｚＳ、ｌ が対応づけられており
、これは出力端Ａ］２から出力され得る。同様ＩＺシて
、他の論理回路要素ＬＳＯ’、ＬＳ２／・・・ ＬＳＮ
’を介して相応の大きさピッ） Ｚ Ｖ、Ｏ。
きさビットＺｖ、、ｌ二、同じく上記の各ビットから導
き出された符号ビットｚＳ、ｌ が対応づけられており
、これは出力端Ａ］２から出力され得る。同様ＩＺシて
、他の論理回路要素ＬＳＯ’、ＬＳ２／・・・ ＬＳＮ
’を介して相応の大きさピッ） Ｚ Ｖ、Ｏ。
Ｚ ｖ４ ・・・ ＺＶ、Ｎ が導き出さオｔ１これら
は出力端ＡＯ】、Ａ２］−−−ＡＮＩから出力さｎ、ま
たこれらの大きさビットに対応づけられている符号３．
０ １１，２ ”・’ ８． Ｎが出力端Ａ０２゜ビッ
トｚ、Ｚ Ａ２２・・・ＡＮ２から出力され得る。
は出力端ＡＯ】、Ａ２］−−−ＡＮＩから出力さｎ、ま
たこれらの大きさビットに対応づけられている符号３．
０ １１，２ ”・’ ８． Ｎが出力端Ａ０２゜ビッ
トｚ、Ｚ Ａ２２・・・ＡＮ２から出力され得る。
全く一般的Ｃ′−第２列の論理回路要素ＬＳＯ／・・・
ＬＳＮ’の各々において４つの入力端のうちそれぞれ２
つは、対応づけられている第１列の論理回路要素ＬＳＯ
・・・ＬＳＮの両出力端と接続さ几ており、他方第３の
入力端は、対応づけられている論理回路要素の上位側に
直接隣接下る論理回路要素の大きさビット出力端と接続
されており、また第４の入力端は、対応づけられている
論理回路要素の下位側１：直接隣接する論理回路要素の
符号ビット出力端ど接続されている。論理回路要素ＬＳ
Ｏ’の第４の入力端１７は常に０゛を与えられる１つ
の回路入力端Ｅ“と接続されており、また論理回路要素
ＬＳＮ’の第３の入力端】８は常に０”を与えられるも
う１つの回路入力端Ｅ／ｌ／と接続されている。回路出
力端ＡＯＩないしＡＮ ２７）−ら出力され得るピット
組合わせ２ｖ、ｏ、 ２ ・・・ ＺＶ、ＮｌＯ １ｚｓ、Ｎは入カイｎすに与えられた数Ｘ、・・・ＸＮ
から導き出されたＣ８Ｄコ一ド化２進出力信号を表わす
。
ＬＳＮ’の各々において４つの入力端のうちそれぞれ２
つは、対応づけられている第１列の論理回路要素ＬＳＯ
・・・ＬＳＮの両出力端と接続さ几ており、他方第３の
入力端は、対応づけられている論理回路要素の上位側に
直接隣接下る論理回路要素の大きさビット出力端と接続
されており、また第４の入力端は、対応づけられている
論理回路要素の下位側１：直接隣接する論理回路要素の
符号ビット出力端ど接続されている。論理回路要素ＬＳ
Ｏ’の第４の入力端１７は常に０゛を与えられる１つ
の回路入力端Ｅ“と接続されており、また論理回路要素
ＬＳＮ’の第３の入力端】８は常に０”を与えられるも
う１つの回路入力端Ｅ／ｌ／と接続されている。回路出
力端ＡＯＩないしＡＮ ２７）−ら出力され得るピット
組合わせ２ｖ、ｏ、 ２ ・・・ ＺＶ、ＮｌＯ １ｚｓ、Ｎは入カイｎすに与えられた数Ｘ、・・・ＸＮ
から導き出されたＣ８Ｄコ一ド化２進出力信号を表わす
。
回路の作動の仕方で重要なことは、論理回路要素ＬＳＯ
・・・ＬＳＨの各々、たとえばＬＳＩ、がその大きさビ
ット出力端、たとえば６、から、その入力端に相異なる
ビットを与えられたときのみ、論理′″１”を出力する
ことである。さらに、当該の論理回路要素の符号ビット
出力端、たとえば８、からは、入力側のｈ位ビット、た
とえばＸｌ、が論理“１″であり、しかも入力側の下位
ビット、たとえばＸ９．が論理″０”であるときのみ、
論理″１”が出力される。すなわち、この場合のみ、当
該の論理回路要素の出力端、たとえば６、Ｃ二おける大
きさビット″１”Ｃ＝負の符号が対応づり ’）７Ｌ
Ｌ ｖ１θＯ ｘ、）−０かつｘ、−１１Ｚ対してはたとえばｙＶ、１
＝１かつ”１１．１−’となる。さらＣ二、ｘ、−０と
仮定すると、ＬＳ２の出力端には信号ｙｖ、＠−１およ
びｙｓ、ｔ＝０が生ずる。それによって２つの隣合う論
理回路要素子な−わちＬＳ２およびＬＳＩは１つの符号
付きの出力側ビット組合わせ】、−】を有する。ここで
上位の論理回路要素すなわちＬＳ２が先にあげられてい
る。このビット組合わせからのみ、ＬＳ２およびＬＳ】
に対応づけられている第２列中の論理回路要素子なわち
ＬＳ２’およびＬＳＩ’が１つのＣ８Ｄコード化された
ビット組合わせ０．１を導き出し、これは詳しくは下記
の出力信号に相当する： ｚｖ、、 −１、ｚ ｓ、＋
０、ｚ −０かつｚ、、−０゜これに対しては。
・・・ＬＳＨの各々、たとえばＬＳＩ、がその大きさビ
ット出力端、たとえば６、から、その入力端に相異なる
ビットを与えられたときのみ、論理′″１”を出力する
ことである。さらに、当該の論理回路要素の符号ビット
出力端、たとえば８、からは、入力側のｈ位ビット、た
とえばＸｌ、が論理“１″であり、しかも入力側の下位
ビット、たとえばＸ９．が論理″０”であるときのみ、
論理″１”が出力される。すなわち、この場合のみ、当
該の論理回路要素の出力端、たとえば６、Ｃ二おける大
きさビット″１”Ｃ＝負の符号が対応づり ’）７Ｌ
Ｌ ｖ１θＯ ｘ、）−０かつｘ、−１１Ｚ対してはたとえばｙＶ、１
＝１かつ”１１．１−’となる。さらＣ二、ｘ、−０と
仮定すると、ＬＳ２の出力端には信号ｙｖ、＠−１およ
びｙｓ、ｔ＝０が生ずる。それによって２つの隣合う論
理回路要素子な−わちＬＳ２およびＬＳＩは１つの符号
付きの出力側ビット組合わせ】、−】を有する。ここで
上位の論理回路要素すなわちＬＳ２が先にあげられてい
る。このビット組合わせからのみ、ＬＳ２およびＬＳ】
に対応づけられている第２列中の論理回路要素子なわち
ＬＳ２’およびＬＳＩ’が１つのＣ８Ｄコード化された
ビット組合わせ０．１を導き出し、これは詳しくは下記
の出力信号に相当する： ｚｖ、、 −１、ｚ ｓ、＋
０、ｚ −０かつｚ、、−０゜これに対しては。
１２
上記の仮定Ｘ。−〇から生ずる符号ビットｙ８，０−〇
が前提とされている。もしその他の第１列中の論理回路
要素子なわちＬＳＯ，ＬＳ３・・・ＬＳＮが、対として
考えた場合、このような出力側ビット組合わせ】、−１
を有さなければ、それらのビット組合わせ、Ｔなわち信
号ｙｖ、、。＋ ’Ｉａ、６ ’＊ｙＶ＊Ｂ ” Ｂ、
ｓ ’°’ ｙｖ、ＮＩ ”８．Ｎ ’ま不変Ｑ）まま
第２列中の論理回路要素ＬＳＧ’ 、 ＬＳ ３’ ・
・・ＬＳＮ’の出力端における相応の信号、テなわちｖ
、ｏ ｓ、ｏ ｖ、 ｓｒ ｓ、ｓ ｖ、ＮｅｚＳ、’
Ｎ として伝達される。
が前提とされている。もしその他の第１列中の論理回路
要素子なわちＬＳＯ，ＬＳ３・・・ＬＳＮが、対として
考えた場合、このような出力側ビット組合わせ】、−１
を有さなければ、それらのビット組合わせ、Ｔなわち信
号ｙｖ、、。＋ ’Ｉａ、６ ’＊ｙＶ＊Ｂ ” Ｂ、
ｓ ’°’ ｙｖ、ＮＩ ”８．Ｎ ’ま不変Ｑ）まま
第２列中の論理回路要素ＬＳＧ’ 、 ＬＳ ３’ ・
・・ＬＳＮ’の出力端における相応の信号、テなわちｖ
、ｏ ｓ、ｏ ｖ、 ｓｒ ｓ、ｓ ｖ、ＮｅｚＳ、’
Ｎ として伝達される。
第２列中の論理回路要素ＬＳ Ｏ’・・・ＬＳＮ’の１
つ、たとえばＬＳ］’、の作動の仕方を考察すると、そ
の大きさビット出力端Ａｌｌからは、隣接する下位の論
理回路要素ＬＳＱから与えられる符号ビットｙ８．ｏが
論理”ｏ”であるときに、対応づけられている論理回路
要素ＬＳＩから与えられる大きさビットｙＶ、ｌ に相
当する１つのＣ８Ｄコード化さ几た大きさビットｚｖ９
．が出力され得ることがわかる。他方において、符号ピ
ッ）ｙ、、、が論理″１°°であれば、入力側の大きさ
ビットｙＶ、１は反転される。論理回路要素ＬＳＩ’の
符号ビット出力端Ａ１２からは、隣接する上位の論理回
路要素ＬＳ２から与えられる大きさビットｙｖ、ｔが６
０パであるときＣ：、対応づけら几ている論理回路要素
ＬＳＩから与えられる符号ビットｙＢ、Ｉ”相当する１
つのＣ８Ｄコード化された符号ビットｚ８．１が出力さ
れ得る。他方、大きさビットｙＶ、！の論理″】”は与
えられる符号ピッ）ｙ、、、の反転に通ずる。論理回路
ＬＳδ’＋ ＬＳ２’ ・・・ ＬＡＮ’の作動の仕方
はＬＳＩ’の作動の仕方と同様である。
つ、たとえばＬＳ］’、の作動の仕方を考察すると、そ
の大きさビット出力端Ａｌｌからは、隣接する下位の論
理回路要素ＬＳＱから与えられる符号ビットｙ８．ｏが
論理”ｏ”であるときに、対応づけられている論理回路
要素ＬＳＩから与えられる大きさビットｙＶ、ｌ に相
当する１つのＣ８Ｄコード化さ几た大きさビットｚｖ９
．が出力され得ることがわかる。他方において、符号ピ
ッ）ｙ、、、が論理″１°°であれば、入力側の大きさ
ビットｙＶ、１は反転される。論理回路要素ＬＳＩ’の
符号ビット出力端Ａ１２からは、隣接する上位の論理回
路要素ＬＳ２から与えられる大きさビットｙｖ、ｔが６
０パであるときＣ：、対応づけら几ている論理回路要素
ＬＳＩから与えられる符号ビットｙＢ、Ｉ”相当する１
つのＣ８Ｄコード化された符号ビットｚ８．１が出力さ
れ得る。他方、大きさビットｙＶ、！の論理″】”は与
えられる符号ピッ）ｙ、、、の反転に通ずる。論理回路
ＬＳδ’＋ ＬＳ２’ ・・・ ＬＡＮ’の作動の仕方
はＬＳＩ’の作動の仕方と同様である。
本発明により得られる利点は特に１回路が簡単な論理回
路要素の集合として構成されていること、また一つの２
進数のＣ８Ｄコード化が三つのゲート通過時間（二相半
丁る時間しか必要としないことである。
路要素の集合として構成されていること、また一つの２
進数のＣ８Ｄコード化が三つのゲート通過時間（二相半
丁る時間しか必要としないことである。
図は本発明の実施例の接続図である。
１〜４・・・入力端、 ６．８． ｊ３．３４・・・出
力端、 ９〜１２．１７．１８・・・入力端、 ５・・
・排他的オア回路、 ７，１５．１６・・・ アンド回
路、ＡＯＩ〜ＡＮ２・・・回路出力端、ＥＯ〜ＥＮ・・
・回路入力端、 ＬＳＯ〜ＬＳＮ・・・第１列の論理回
路要素、Ｉ、Ｓ（１’〜ＬＳＮ’・・・ 第２列の論理
口「要素、Ｘｏ〜ＸＮ・・・ ２進数のビット１１．。 〜ｙＳ、Ｎ・・・符号ビット、ｙ ｖ、ｏ〜ｙＶ、Ｎ・
・・大きさビット、２．。〜Ｚ Ｓ、 Ｎ ・・・符号
ビット−ｚＶ、Ｏ””’ ｚＶ、Ｎ ・・・大きさビッ
ト。 手 続、補 正 書（方式）７′ ル 昭和６０年２ 月２８日 １、事件の表示 特願昭５９−２０１４０１ 、発明の名称 ２進数のＣ８Ｄコ一ド化回路 ３、補正をする者 事件との関係 特許出願人 住 所 ドイツ連邦共和国ベルリン及ミュンヘンｃ番地
なし）名称 シーメンス、アクチェンゲゼルシャフト４
、代理人〒１１２ ８、補正の内容 ７頁１５行「雑誌」の後に「アイ・イー・イー・イート
ランスサクションズ オｐ−Ｋ ６ベウスチツクス、ス
ピーチ アンド シグナプロセツシング」を挿入。
力端、 ９〜１２．１７．１８・・・入力端、 ５・・
・排他的オア回路、 ７，１５．１６・・・ アンド回
路、ＡＯＩ〜ＡＮ２・・・回路出力端、ＥＯ〜ＥＮ・・
・回路入力端、 ＬＳＯ〜ＬＳＮ・・・第１列の論理回
路要素、Ｉ、Ｓ（１’〜ＬＳＮ’・・・ 第２列の論理
口「要素、Ｘｏ〜ＸＮ・・・ ２進数のビット１１．。 〜ｙＳ、Ｎ・・・符号ビット、ｙ ｖ、ｏ〜ｙＶ、Ｎ・
・・大きさビット、２．。〜Ｚ Ｓ、 Ｎ ・・・符号
ビット−ｚＶ、Ｏ””’ ｚＶ、Ｎ ・・・大きさビッ
ト。 手 続、補 正 書（方式）７′ ル 昭和６０年２ 月２８日 １、事件の表示 特願昭５９−２０１４０１ 、発明の名称 ２進数のＣ８Ｄコ一ド化回路 ３、補正をする者 事件との関係 特許出願人 住 所 ドイツ連邦共和国ベルリン及ミュンヘンｃ番地
なし）名称 シーメンス、アクチェンゲゼルシャフト４
、代理人〒１１２ ８、補正の内容 ７頁１５行「雑誌」の後に「アイ・イー・イー・イート
ランスサクションズ オｐ−Ｋ ６ベウスチツクス、ス
ピーチ アンド シグナプロセツシング」を挿入。
Claims (1)
- 【特許請求の範囲】 １】 ２の補数で表わされた２進数をＣ８Ｄコード化す
るための回路において、第１の列をなす論理回路要素（
ＬＳＤ・・・ＬＳＮＩと第２の列をな丁論理回路要素（
ＬＳＯ’・・・ＬＳＮ’）とを含んでおり、第１列論理
回路要素（ＬＳＯ・・・ＬＳＮ）はそれぞれ２つの入力
端（］、２）および２つの出力端（６，８）を有し、両
入力端（］、２１１二はコード化工べき２進数の隣合う
位のピッ）（Ｘｏ、Ｘ＋ ）がそれぞれ対として与えら
れ、第１の出力端（６）からは両入力側ビット（Ｘｏ
＊ Ｘｌ Ｉの排他的論理和として導き出さ几た１つの
大きさビット（ｙ、、）が出力され、また第２の出力端
（８）からは、上位側の入力側ピッ）（Ｘ＋１が論理″
１°°でありかつ下位側の入力側ピッ）（ＸＯ）が論理
“０°′モあるときのみ論理″】”となる１つの符号ピ
ッ：（ｙ８，１ ）が出力され、第２列論理回路要素（
ＬＳＯ’・・・ＬＳＮ’ ）は２進数の１つのＣ８，Ｄ
コード化されたビット組合わせを出力するための出力端
（ＡＯ］・・・ＡＮ２）を有し、第１列中の直接隣合う
論理回路要素の対（ＬＳＩ、ＬＳ２）の出力端１：おけ
るビット組合わせ力Ｚ”ｌ、−］°′であるとき（これ
は、この対［ＬＳｌ、ＬＳ２）に属する上位側の論理回
路要素（ＬＳ２）の符号ビットが１０”であり、この論
理回路要素（ＬＳ２）の大きさビットが″】”であり、
また下位側の論理回路要素（ＬＳｌ）の符号ビットが一
パであり、この論理回路要素（ＬＳＩ）の大きさビット
が１′″である場合１：相当する）には、この対（ＬＳ
ｌ、ＬＳ２）に対応づけられている第２列中の直接隣合
う論理回路要素の対（ＬＳＩ’、ＬＳ２’）は１つのＣ
８Ｄコード化されたビット組合わせ＊、】ｕを出力し、
それ以外の丁べての第１列中の論理回路要素（ＬＳＯ，
ＬＳ３・・・ＬＳＮ）の出力端におけるビット組合わせ
は不変のまま第２列中の論理回路要素（ＬＳ Ｏ’ 、
ＬＳ ３ｔ・・・ＬＳＮ’）の出力側のＣ８Ｄコード化
されたビット組合わせとして伝達されることを特徴とす
る２進数のＣ８Ｄコ一ド化回路。 ２）第２列論理回路要素の各々（Ｌ Ｓ ］’）が４つ
の入力端（９ないし１２）および２つの出力端（Ａｌ
］、ＡＩ ２）を有し、４つの入力端Ｃ二それぞわ、対
応づけられている第１列中の論理回路要素（ＬＳＩ）の
大きさビットとその符号ピットと第１列中で下位側に直
接隣合う論理回路要素（ＬＳｏ）の符号ビットと第１列
中で上位側に直接隣合う論理回路要素（ＬＳ２］の大き
さビットとが与えられ、一方の出力端（Ａｌｌ）からは
、＄１列中で下位側に直接隣合う論理回路要素（ＩＬｓ
Ｏ）の符号ピッ）（）’ｓ、ｏ）が論理°“０”である
ときには、対応づけられている第１列中の論理回路要素
（ＬＳＩ）の大きさピッ）（ｙ、。 ）に相当する１つのＣ８Ｄコード化された大きさビット
（Ｚ、、）が出力され、またこの符号ピッ）（ｙ８．Ｏ
）が論理″１°”であるときには、この大きさビット（
ｙｖｌ、）の反転に相当する１つのＣ８Ｄコード化され
た大きさビット（Ｚ、、）が出力され、また他方の出力
端（Ａ１２）がらは、第１列中で上位側に直接隣合う論
理回路要素（ＬＳ２）の大きさピッ） （’７ｖ４ ）
が論理″０″であるとき（：は、対応づけられている第
１列中の論理回路要素（ＬＳＩ）の符号ピッ）（ｙｓ、
＋）に相当する１つのＣ８Ｄコード化された符号ピッ）
（２８，、）が出力され、またこの大きさビット（ｙｖ
、２）が論理″】°”であるときＣ：は、この符号ピッ
） （）＋８．’、 ）の反転（＝相当する１つのＣ８
Ｄコード化された符号ピッ１（Ｚ８，１ ）が出力され
ることを特徴とする特許請求の範囲第１項記載の回路。 ３）第１列中の論理回路要素の各々（Ｌ３］）が１つの
排他的オア回路（５）と１つの第１アンド回路（７）と
を含んでおり、排他的オア回路（５）の入力端が論理回
路要素（ＬＳＩ）の入力端（１，２）をなしており、第
１アンド回路（７）の第１の入力端がこの論理回路要素
（ＬＳＩ）の上位側ピッ）（ｘ、）を与えられる入力端
（２）と接続されており、第１アンド回路（７）の第２
の入力端が排他的オア回路（５）の出力端と接続されて
おり、また排他的オア回路（５）の出力端が大きさピッ
）（ｙｖ、、）の出力端（６）をなし、他方第１アンド
回路（７）の出力端が符号ピッ）（ｙ８．、）の出力端
（８）をなしていることを特徴とする特許請求の範囲第
１項または第２項記載の回路。 ４）第２列中の論理回路要素の各々（ＬＳＤ’）が１つ
の第２アンド回路（１５）と１つの第３アンド回路（］
Ｃ６とを含んでおり、第２アンド回路（１５）の一方の
入力端が、対応づけられている第１列中の論理回路要素
（ＬＳＩ）の符号ビット（ｙ、、、）の出力端（８）と
接続されており、また他方の入力端がインバータを介し
て、第１列中で上位側に直接隣合う論理回路要素（ＬＳ
２）の大きさピッ）（ｙ、、）の出力端（１３）と接続
されており、第３アンド回路（１６）の−万の入力端が
、対応づけられている第１列中の論理回路（ＬＳＩ）の
大きさビット（ｙＶ、ｌ ）の出力端（６）と接続され
ており、また他方の入力端がインバータを介して、第１
列中で下位側Ｃ：＠接隣合う論理回路要素（ＬＳＯ）の
符号ピッ）（）’、。 ）の出力端（１４）と接続され
ており、また第３アンド回路（］Ｃ６の出力端がＣ８Ｄ
コード化さ几た大きさピッ）（ｚｖ、）の出力端（Ａｌ
ｌ）をなシ、他方第２アンド回路（］５）の出力端がＣ
８Ｄコード化された符号ビット（ｚ８．ｌ ）の出力端
（Ａ１２）をなしていることを特徴とする特許請求の範
囲第１項ないし第３項のいずれかに記載の回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE19833335386 DE3335386A1 (de) | 1983-09-29 | 1983-09-29 | Schaltung zur csd-codierung einer im zweierkomplement dargestellten, binaeren zahl |
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|---|---|
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| JPH04419B2 JPH04419B2 (ja) | 1992-01-07 |
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Family Applications (1)
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Citations (3)
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| JP2005500889A (ja) * | 2001-08-31 | 2005-01-13 | ハークーシユトライト・アクチエンゲゼルシヤフト | 非接触式眼圧計 |
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1983
- 1983-09-29 DE DE19833335386 patent/DE3335386A1/de not_active Withdrawn
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1984
- 1984-06-27 US US06/625,035 patent/US4623872A/en not_active Expired - Fee Related
- 1984-09-11 DE DE8484110829T patent/DE3482537D1/de not_active Expired - Fee Related
- 1984-09-11 EP EP84110829A patent/EP0139207B1/de not_active Expired - Lifetime
- 1984-09-26 JP JP59201401A patent/JPS60157339A/ja active Granted
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
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| DE3335386A1 (de) | 1985-04-11 |
| DE3482537D1 (de) | 1990-07-19 |
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