JPS62204332A - ２進冗長ｓｄコ−ドの２値符号化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速演算に用いられる２進冗長ＳＤコード演
算器を２値論理で構成する場合において、その回路の小
規模化に有利な２値符号化方式に関する。

〔従来の技術〕

従来、２進冗長ＳＤコードを用いた２値論理による演算
回路では、Ｏないし＋１ないし−１の３値からなる各桁
を、＋１であるか否かを表すＰビットと−１であるか否
かを表すＭビットの２値２ビットで表現していた。従来
、この２進冗長ＳＤコードを２値符号化する方法として
、２進冗長ＳＤコードの各ビットの＋１．０．−１の３
通りを、第１５図のように、０は（０，０）、＋１は（
１，０）、−１は（０，１）と２値化して表していた。

この符号は、＋１のコードと−１のコードとでＰ。

Ｍ両ビットとも異なるため回路の共通化が図りにくく、
回路規模の削減には限界があった。このことを、演算器
の構成要素として重要な加算器、正負反転器、正負判定
器の例を堆り上げて説明することにする。なお、以下の
説明において、第１５図の２進冗長ＳＤコードの２値符
号化されたコードをＰＭコードと称することにする。

普通の２進符号を用いた演算では、最も下位の桁から加
算を行ない順次桁上げと上位の桁の演算を行なわなけれ
ばないが、この２進冗長ＳＤコードは、加算を行なう際
に桁上がり伝搬が生じない加算を行なうことができると
いう特長がある。

即ち、２進冗長ＳＤコードを用いた加算器では、以下の
２段階からなる操作により桁上げ伝播を生じない加算を
行う。

■　第１段階では、下位からの桁上げを当該桁で吸収で
きるように、中間結果である中間桁上げおよび中間和を
生成するが、これらの値を下位桁の状態に合せて設定す
る。

■　第２段階では、下位桁から生じた中間桁上げと当該
桁の中間和を加え、この結果最終的な加算結果を得る。

この時に下位から上位への桁上げ伝播は生じないため、
語長に依らない高速加算が実現できる。

この中間和および中間桁上げの生成のために隣接下位か
らの桁上げ予測信号を必要とする。この信号は第１６図
に示すように隣接下位桁の値をみて、下位からの桁上げ
として＋１が生じ得ない場合（１と指示する）、および
−１が生じ得ない場合（０と指示する）を検出する。そ
してこの桁上げ予測信号を受けて第１７図に示す中間桁
上げの生成を行う。

すなわち、当該桁の加数と被加数の和が０の場合には、
下位からの桁上げに依らず桁上げ伝播を生じないので、
中間桁上げと中間和を共に０とする。和が−１の場合に
は、下位からの桁上げ予測信号Ｃ（隣接下位から＋１の
桁上げが起り得ない場合を１．隣接下位からの−１の桁
上げが起り得ない場合をＯとする）を受けて、中間桁上
げが０で中間和が−１の場合（ｃ＝０のとき）と、中間
桁上げが−１で中間和が＋１の場合（ｃ＝１のとき）と
を選択する。すなわち、中間桁上げは、桁上げ予測信号
によりＯの場合と−１の場合が生じる。同様に、和が＋
１の場合には中間桁上げが０の場合と＋１の場合が生じ
る。なお、φは隣接下位からの桁上げが桁上げ予測信号
Ｃが１．０いずれの場合でもよいことを示し、このとき
の中間桁上げおよび中間和はＣに依存しない。

この中間桁上げ生成を第１５図の表の従来の２値化符号
を用いて実現すると、論理構成は第１８図のようになる
。表の内部が２段に分かれている場合は、隣接下位から
−１の桁上げが起り得ない場合を上段に、隣接下位から
＋１の桁上げが起り得ない場合を下段に示した。回路規
模の削減を図る上では、独立した出力信号の論理構成に
共通部分を持たせることが重要であるが、第１６図の桁
上げ予測信号と第１８図の中間桁上げ生成の論理構成。

は大きく異なっており、回路構成の共通化に不適切であ
る。その結果、従来の２値符号を用いた加算器は、回路
規模の削減に限界があった。

次に、正負反転器について説明する。２進冗長ＳＤコー
ドによる数値の正負反転は、各桁それぞれにおいて正負
反転（÷１→−１．−１→＋１，０→０）のみで実現で
きるという特徴があるが、第１５図に示す従来の２値符
号化法を用いると、各桁を表現する２ピント双方に変換
を加える必要があり、回路規模の削減に限界があった。

最後に正負判定器について説明する。２進冗長ＳＤコー
ドによる数値の正負の判定は、最下位が＋１あるいは−
１でそれ以外はすべてＯの例から明らかなように、全て
の桁を調べる必要がある。判定の論理は、上の桁が０の
ときにその隣接下位桁の正負を調べるという操作になる
ため、各桁について０の検出と正負検出の２操作が必要
になる。第１５図の表に示す従来の２値符号では、０検
出と正負の検出共に、Ｐ、Ｍの２ビット両方調べる必要
がある。このため回路規模の削減に限界があった。

〔発明が解決しようとする問題点〕

以上に例をあげて示したように、従来の符号化法によっ
て２値論理回路で２進冗長ＳＤコードにより演算器を構
成すると、その回路規模の削減に限界があった。

そこで、本発明の目的は、２進冗長ＳＤコードによる演
算器を２値論理回路で構成する場合の上記問題点を解決
できる２値符号化法を提供し、小規模な論理構成で演算
器を実現しようとするものである。

〔問題点を解決するための手段〕 本発明は、第１図（Ａ）の表に示すような２進冗長ＳＤ
コードによる数値の２値符号化法を提案し、これを用い
ることにより２進冗長ＳＤコードを用いた演算器を構成
する際の素子規模の削減を実現することを最も主要な特
徴とする。

２進冗長ＳＤコードによる演算器を２値論理回路で構成
する場合に、各桁をＯ及び１による２値符号で表現する
必要があるが、本発明では、０ないし＋１ないし−１の
３値で表現された２進冗長ＳＤコ一ド符号の各桁を、正
であるか負であるかを示すビットとＯであるか否かを示
すビットの２ビットで第１図（Ａ）のように表現する。

各ビットはＯと１からなる２値符号であり、２進冗長Ｓ
ＤコードのＯは（φ、１）、＋１は（０，０）　、−１
は（１，０）と表される。ここで、φ（Ｄｏｎ’ｔｃａ
ｒｅ）は１．Ｏのいずれであっても良い。以下、本発明
による符号化法において、正であるか負であるかを示す
ピントをＳビット、０であるか否かを示すビットをｖビ
ットと呼ぶこととし、本発明に係るコードをＳ■コード
と称することにする。

〔作用〕

本符号化法による２進冗長ＳＤコード演算器の特徴を、
演算器の構成要素として重要な加算器、正負反転器、正
負判定器を例にとりあげて説明する。

本発明に係る２進冗長ＳＤコードの２値符号化方式を加
算器に適用すれば、後で実施例で詳述するように、２進
冗長ＳＤコードを用いた加算器の各１桁において、加数
人力のＶビットを論理反転したものと加数人力のＳビッ
トとによる論理積、及び被加数人力のＶビットを論理反
転したものと被加数入力のＳビットとによる論理積の２
つのいずれか一方を選択することにより、上位桁への中
間桁上げのＳビットを生成する回路を有することを特徴
とする２進冗長ＳＤコード演算器が提供される。

前記のように、２進冗長ＳＤ加算器では、加算操作にお
いて隣接下位からの桁上げを推定し、この桁上げ予測信
号に応じて中間桁上げおよび中間和なる値を生成し、加
算の際に生じる下位から上位への桁上げ伝播を吸収して
、長語長での高速加算を実現している。その際に本発明
による２値符号を用いると、中間桁上げは第１図（Ｂ）
の表に示す論理構成になる。この論理構成に含まれるφ
（Ｄｏｎ’　ｔ　ｃａｒｅ）を、０ないし１に特定し中
間桁上げの信号のうち１つであるＳビットを第１図（Ｃ
）に示すように書き替えることが可能である。この第１
図（Ｃ）の表から中間桁上げ信号のうちの１つであるＳ
ビットと桁上げ予測信号を全く同じ論理構成で実現でき
ることが明かで、その結果回路の共通化が可能であるこ
とが分る。これに対して、第１５図の表に示した従来の
２値符号化法では、中間桁上げ信号のＰビットあるいは
Ｍビットのいずれとも桁上げ予測信号の論理構成が異な
るために回路構成の共通化が困難である。従って本発明
による符号化法で２値論理回路を用いて加算器を構成し
た場合、従来に比べて素子規模の削減を図ることができ
る。

さらに、本発明と従来の２値符号化法との比較のために
、第２図（Ａ＞に本発明の２値符号化法のＳＶコードを
通用した加算器の論理構成表を示し、一方策２図（Ｂ）
に従来の第１５図の２値化符号化法によるＰＭコードを
通用した加算器の論理構成表を対応ずけて示している〔
（）の中はφを１かＯに特定した場合の値である〕。こ
の２つの表において、中間桁上げ及び桁上げ予測信号を
生成する場合に、次のようなことがわかる。

本発明のＳＶコードでは、桁上げ予測信号と中間桁上げ
のＳ信号を同一にでき、■信号については第２図（Ａ）
表の部分のＯ印の箇所のみＳ信号の反転を用い、他の場
合は、Ｓ信号と同、−で良いことが分る。

これに対して、従来のＰＭコードでは、桁上げ予測信号
と中間桁上げのＰＭ両信号はすべて異なり、それぞれの
論理生成回路を共通化するには表（Ｂ）のＯ印の個所を
反転する等の制御をしなければならない。ここで、画表
（Ａ）、　　（Ｂ）のＯ印の箇所を比較するとＰＭコー
ドによる制御必要個所とＳＶコードでの制御必要個所で
は後者（Ｂ）の方が数が多いことが分る。即ち、本発明
に係るＳＶコードを用いる方が加算器の論理構成の規模
を小さくできることが分る。

２進冗長ＳＤコードによる数値の正負反転は、各桁それ
ぞれにおいて正負反転（＋１−−Ｌ　−１→＋１．０−
０）のみを行うことで実現できるという特徴がある。こ
の反転を、本発明によるＳｖコードによる２値符号では
、第１図（Ａ）から明らかなように各桁についてＳビッ
トを反転（０−１，１→０）とするだけで良い。これに
対して第１５図の表に示す従来の２値符号化法を用いる
と、各桁を表現するＰ、Ｍの２ビット双方に変換を加え
る必要がある。従って本発明による符号化法で２値論理
回路を用いて正負反転器を構成した場合、従来に比べて
素子規模の削減を図れる。

次に、本発明のＳＶコードを正負判定回路に適用する場
合を以下に説明する。

２進冗長ＳＤコードによる数値の正負の判定は、上の桁
がＯのときにその隣接下位桁の正負を調べるという操作
になる。従って、最下位が＋１あるいは−１でそれ以外
はすべて０の場合から明らかなように、最上位桁から順
に全ての桁を調べる必要が生じる。本発明によるＳ■コ
ードの２値符号では第１図（Ａ）表から明らかなように
、各桁Ｖビットのみを調べることによりその桁がＯであ
るか否かの判定を容易に行うことができる。これに対し
第１５図の表に示す従来のＰＭコードの２値符号では下
位桁のＰ、Ｍの２ビット両方を調べてその桁がＯである
か否かの判定をおこなう必要がある。従って本発明によ
る符号化法で２値論理回路を用いて正負判定器を構成し
た場合、各桁でのＯ検出の容易性の点から本質的に従来
に比べて素子規模の削減を図れることが明かである。

以上に例にあげて示したように、第１図（Ａ）表に示す
本発明による符号化法によって２値論理回路で２進冗長
ＳＤコードによる演算器を構成すると、その回路の素子
規模を従来に比較して大幅に削減することが可能である
。

〔実施例〕

実施例１ 第３図に本発明のＳｖコードによる加算器の１桁分の実
施例１の要部回路構成を示す。この回路は、本発明の第
１図（Ａ）の表に示す２ビットの２値符号で表現した２
進冗長ＳＤコードの１桁分の加数および被加数人力、お
よび隣接桁での中間桁上げ信号および桁上げ予測信号の
入出力を有する回路部分の構成図である。第３図におい
て、１は加数人力のＶビット、２は被加数入力のＶビッ
ト、３は加数人力のＳビット、４は被加数入力のＳビッ
トをそれぞれ示す。以下第３図における各回路部分の機
能を説明する。

それぞれ加数及び被加数のＳ、■の２ビットを入力とす
る一方に反転ゲート付のＡＮＤ回路３１．３２とその出
力を入力とするＯＲ回路３３で構成される回路部分は、
加数、被加数のどちらか一方が−１になることを抽出し
、その場合ＯＲ回路３３の出力が１となる。これは第２
図（Ａ）から明らかなように、中間桁上げのＳビット１
０の出力に等しいことが分り、これは隣接上位への桁上
げ信号に兼用できる。

次に、中間桁上げのＶビット９を生成する回路部分を説
明すると、 ＡＮＤ回路３１．３２の出力はＡＮＤ回路３４に入力し
ており、加数、被加数がともに−１であることを抽出す
る。

ＡＮＤ回路３５は加数、被加数のｖビットを入力とし、
加数、及び被加数が共に０であることを抽出する。

ＥＸＯＲ回路３６は加数、被加数のＶビットを入力とし
、その下方に示した論理表のような出力を出す。表の外
側に示した括弧内の数値は２進冗長ＳＤコードによる加
数人力および被加数入力−１、Ｏ，＋１にそれぞれ対応
するＳ、■コードである。即ち、加数と被加数が（＋１
．　０）、　　（０、＋１）、　　（−１，Ｏ）又は（
０，−１）のときその出力が「１」になる。

このＥＸＯＲ回路３６の出力と隣接下位からの桁上げ予
測信号との積をＡＮＤ回路３７でとる。

そして、ＡＮＤ回路３４、ＡＮＤ回路３５及びＡＮＤ回
路３７の出力の和をＯＲ回路３８でとると、先に第２図
（Ａ）に○印で示した中間桁上げのＳ信号からＶ信号を
生成する場合の中間桁上げのＳ信号を反転させる必要が
ある場合に対応してＯＲ回路３８が「１」を出力するこ
とが分る。そして、このＯＲ回路３８の出力と中間桁上
げのＳ信号を入力とするＥＸＯＲ回路３９は、ＯＲ回路
３８の出力が「１」の場合に中間桁上げのＳ信号を反転
し、一方ＯＲ回路３８の出力がｒＯＪの場合に中間桁上
げのＳ信号をそのまま出力することにより、中間桁上げ
のＶ信号を生成する。

実施例２ 第４図は、本発明のＳＶコードを用いた加算器の第２の
実施例を示すものであって、２進冗長ＳＤコードを第１
図の表の２値符号で表現し、加算器の１桁分を複合ゲー
トＡＮＤ−ＮＯＲゲートや０Ｒ−ＮＡＮＯゲート等を組
合せた構成としており、特に２値ＣＭＯＳ回路にすると
素子数を削減でき、さらに高速化を図れる等の利点があ
る。

この回路においても、本発明の第１図（Ａ＞の表に示ず
２ビットの２値符号で表現した２進冗長ＳＤコードの１
桁分の加数および被加数人力と、隣接桁での中間桁上げ
信号および桁上げ予測信号の入出力を有し、第３図と対
応部に同一符号で指示している。なお、この回路構成に
おいては、第３図の場合と異なり、桁上げ予測信号及び
中間桁上げ信号を共に反転して接続しているがこれはけ
Ｏ３で回路を構成する場合に素子数を削減できる利点が
ある。以下、第４図の回路部分の機能を説明する。第５
図に第４図のａ　−ｉの各部の信号の値を加数、被加数
と関連付けて示している。

インバータ４２．４５、ＡＮＤ回路４３．４６及びＮＯ
Ｒ回路４４の回路部分は加数あるいは被加数のいずれか
一方が−１を抽出する回路であり、第２図（Ａ）表から
明らかなように、その出力ａは中間桁上げのＳビットの
反転信号になっている。この信号は同時に上位への桁上
げ予測信号の反転信号に兼用することができる。

次に、このａの中間桁上げのＳ信号の反転信号から中間
桁上げのＶ信号を生成する回路部分を以下に説明する。

第４図のＯＲ回路４７．４８及びＮＡＮＤＡＮＤ回路４
９下方に矢印で指示する回路と等価であり、加数、被加
数のどちらかが２進冗長ＳＤ：＋−）’の＋１　（ＳＶ
コ−Ｆ　（０，０））なら「１」がＮＡＮＤ回路の出力
すにでる。

中間桁上げのＳ信号の反転信号とこのＮＡＮＤＡＮＤ回
路４９すを入力とするＥＸＯＲ回路４１１の出力として
ｇを得る。

ａの中間桁上げのＳ信号の反転信号と下位からの桁上げ
予測信号とを入力とするＥＸＮＯＲ回路４１０の出力を
ｅとし、このｅと加数、被加数の■ビットを入力とする
ＥＸＯＲ回路４１の出力ｄをＡＮＤ回路４１２で積をと
り信号ｆを得る。そして、この信号ｆと前記ＥＸＯＲ回
路　４１１の出力ｇとの和りとして中間桁上げのＶビッ
トが得うレ、ＮＯＲ回路４１３の出力ｉとしてＶビット
の反転信号が得られる。

以上、本発明を用いることにより中間桁上げ信号の１つ
であるＳビットと桁上げ予測信号の論理構成を全く同一
として回路の共通化を行い、図中の部分回路（加数、被
加数の入力から信号ａを出力するまでの回路）で同時生
成を実現している。

次に第６図に前記第４図の回路に当該桁の加算最終結果
を出力する部分ＡＤを付加した回路（加算器の１桁分）
を示す。ここでＡＤにおいて、中間和は外部に出力する
必要がないので、隣接下位からの中間桁上げ及び桁上げ
予測信号入カフ、８とｄの信号から一気に最終加算結果
の加算出力のｖビット５及び加算出力のＳビット６を出
力する構成となっている。この加算部分ＡＤはインバー
タ６１．ＥＸＯＲ回路６２．ＣＭＯＳ）ランスファーゲ
ート６３．６４で構成されている。ＣＩ’ｌＯＳ　）ラ
ンスファーゲー）６３．６４の部分を論理回路で表すと
最終加算結果出力構成部分ＡＤは第７図と等価である。

ここで７１はインバータ（第６図の６１に相当）、７２
．７３はＡＮＤ回路、７４はＯＲ回路、７５はＥＸＮＯ
Ｒ回路（第６図の６２に相当）である。

前述したように、２進冗長ＳＤコードを用いた場合には
、最後の加算のステップ、即ち下位からの中間桁上げと
中間和の加算において桁上げは一切生じないことが証明
されている。このことがら、第８ａ図において、横に下
位からの中間桁上げ信号をとり、縦に中間和をとり論理
表で加算結果を表すとき、（Ａ）の論理表のｘ印の部分
（−１、−１）と（＋ｌ、＋１）の加算結果は、そのよ
うな入力があり得す、従って、ｘ印の部分にはどのよう
な出力をだしてもかまわない。そこで、（Ａ）の表を本
発明のＳｖコードで表すと（Ｂ）の表のようになる。φ
はそこが、１，０のどちらでも良いことを示す。そこで
φに適当に１．０を割り付け、Ｓビットとｖビットとを
分けて表示すると（Ｃ）、　　（Ｄ）の表が得られる。

なお、φを割付た箇所を（）で示す。

次に第８ｂ図に中間和の生成規則を図解している（第１
７図ケ参照）。２進冗長ＳＤコードによる加数、被加数
と下位からの中間桁上げ、中間和との関係は■に示す論
理構成である。これを本発明に係るＳｖコードの２値符
号で示すと■の表になる。これをＳビットとＶビットで
分けて示すと■、■の表になる。■の表を書き換ると■
の表になり、又■の表のφを０とすると■の表が得られ
る。なお、φを割付た箇所を（）で示す。

以上に示した第８ａ図の表と第８ｂ図の表とをもとにし
て加算最終結果出力回路部分ＡＤの動作について説明す
る。

先ずＶビットについてみることにする。

第８ｂ図の■の表（中間和のｖビット）は第５図ｄ（第
４図ｄの信号）の１と０とを反転した表と同一である。

そこで本実施例では第４図の信号ｄを利用し、第７図の
ＥＸＮＯＲ回路７５に下位からの中間桁上げ信号のＶピ
ントの反転信号と、。

ｄの信号（すなわち中間和のＶビットの反転信号）を入
力しその出力として第８ａ図ＣＤ）に示す加算最終結果
のＶビットを得ている。すなわち、中間桁上げ信号のｖ
ビットの反転信号と中間和のＶビットの反転信号は両者
がともにＯ（Ｖビットの反転信号は共にＯ）あるいは両
者が共にＯでない（Ｖビットの反転信号は共に１）のと
きのみ、両者を入力とするＥＸＮＯＲ回路の出力は１と
なり、第８ａ図（Ｄ＞と一致する。

次に、加算最終結果のＳビットの生成について説明する
。

第８ｂ図■表に示したように、中間和が−１であるのは
桁上げ予測信号Ｃバーが１であり、かつ加数、被加数が
（−１，０）、（０，−１）、（０、＋１）、（＋１．
０）の４通りのときのみである。先の第４図、第５図の
信号ｄは加数、被加数が（−１，Ｏ）、（０，−１）、
（０，＋１）、（＋１．　０）の４通りのときのみ「１
」になる。

そこで、本実施例では加算最終結果のＳビットの生成法
として中間和に代えてこのｄ信号と桁上げ予測信号Ｃバ
ーを用いる。一方、加算最終結果のＳビットを示す第８
ａ図の（Ｃ）表によれば、中間和が−１であるか、下位
からの中間桁上げが−１のときのみＳビットは「１」で
あることが分る。

またここで下位の桁上げ予ｉｌｌ信号Ｃバーと下位の中
＋’１桁上げのＳビットの反転信号とは等しい。そこで
、本実施例ではＡＮＤ回路７３でＣバー（＝Ｓバー）と
ｄ信号との積をＡＮＤ回路７３でとり、その出力ｒとし
て中間和が−１の場合「１」を出力する。また、ＡＮＤ
回路７２は下位からの中間桁上げが−１の場合を抽出す
るものである。下位からの中間桁上げが−１：ＳＶコー
ドで（１゜０）のとき、その反転信号が入力するからＶ
バーは１、Ｓバーは０となり、Ｓバーはインバータ７１
で反転されて１になりＡＮＤ回路７２の入力は（１，１
）となる。従って、ＡＮＤ回路７２は下位からの中間桁
上げが−１のとき「１」を出力する。従って、ＯＲ回路
７４でＡＮＤ回路７２．７３の和をとることにより、中
間和が−１であるか、又は下位からの中間桁上げが−１
のときに「１」となる出力、即ち加算最終結果の第８ａ
図（Ｃ）に示すＳビットを得ることができる。

第９図に第３図の回路に最終加算結果を出力する回路部
分ＡＤ’を付加した例を示す。この回路部分は、第３図
の回路の中間桁上げ信号出力及び桁上げ予測信号が反転
されずに接続している点が異なるが基本的には第７図の
加算最終結果を出力するＡＤと同様である。

実施例３ 第１０図は、本発明の第３の実施例を示すものであって
、２進冗長ＳＤコードを第１図の表の２値符号で表現し
、正負反転器の１桁分を構成している。第１０図におい
て、１１は正負反転入力のＳビット、１２は正負反転入
力のＶビット、１３は正負反転出力のＳビット、１４は
正負反転出力のＶビット、ＩＮＶはインバータ回路であ
る。この第１０図の回路によれば、各桁それぞれにおい
て正負反転（＋１→−１，−１→＋１．　０−〇）のみ
で実現できるという２進冗長ＳＤコードにおける正負反
転の特徴を生かして、本発明による２値符号表現で、各
桁についてＳビットをインバータ回路ＩＮＶのみで反転
（０→１．１−０）することにより実現している。

実施例４ 第１１図〜第１４図に本発明の適用例である正負判定器
の回路構成を示す。２進冗長ＳＤコードを第１図の表の
２値符号で表現し、正負判定器を複合ゲーｌ−を用いて
２値ＣＭＯ３回路に通した構成としている。図において
、上位桁より、それぞれの桁の入力をＶ３．　Ｓ３、Ｖ
２．　Ｓ２、Ｖｌ、Ｓｌ　、ＶＯ，Ｓ。

と指示している。第１１図は２桁分、第１２図は３桁分
、第１３図は４桁分（８ビット）の２進冗長ＳＤコード
を入力し、正負判定結果を本発明による第１図の表の２
値符号と等価なＳビットおよびＶビットで出力すること
を可能としている。すなわち、正負判定出力結果は、被
判定２進冗長ＳＤコードが０のときはＶビット（右側の
出力）が１となりＳビットはｄｏｎ’ｔ　ｃａｒｅとな
る。正のときはＶビット□が１．Ｓビット（左側の出力
）がＯ１負のときはＶビットがＯ１Ｓビットが１となる
。

２進冗長ＳＤコードによる数値の正負判定の論理は、上
位桁から正負を調べて、もしＯであれば隣接下位桁を調
べるという操作になる。本発明による２値符号では各桁
のＶビットのみを調べることによりその桁がＯであるか
否かの判定を容易に行えるため、最下位が＋１あるいは
−１でそれ以外はすべて０であってその結果全ての桁を
調べる必要がある場合でも、小規模な回路で高速動作が
可能である。

次に、第１３図の正負判定器について動作を説明すると
、被判定２進冗長ＳＤコードが０のときのみ、すべての
ｖビット（ＶＯ〜Ｖ３）が１になるので、出力結果のＶ
ビットに「１」が出力される。その他の場合は、出力結
果のＶビットに「０」が出力される。このとき最上位桁
が０でなければ■３が「０」なので、Ｓ３　　（正なら
ばＯ２負ならば１）が入力されるＡＮＤ回路からはＳ３
が出力され、その他のＡＮＤ回路からは０が出力される
ので、出力結果のＳビットに８３が出力される。

最上位桁が０ならばＳ３が入力されるＡＮＤ回路からは
Ｏが出力され、Ｓ３が入力されるＡＮＤ回路がない場合
と等価になる。正負判定出力回路は、次上位桁について
正負を調べることになる。そして、次上位桁がＯでなけ
れば、出力結果のＳビットに８２が出力される。次上位
桁がＯであれば、正負判定出力回路は順次下位のビット
を調べることにより、被判定２進冗長ＳＤコードの正負
を判定することができる。

第１４図及び第１５図の正負判定器の動作も第１３図の
場合と同様である。

さらに、第１１図に示す２桁分の正負判定器及び第１２
図に示す３桁分の正負判定器或いは第１３図に示す４桁
の正負判定器の３つの回路のみを♂ラミット状に接続す
ることにより、任意の桁数の２進冗長ＳＤコードに対す
る正負判定器を構成できる。第１４図に桁数６４の場合
に対する例を示す。第１４図において１５．１６．１７
．１Ｂ、１９，２０．２１．２２゜２３．２４，２５．
２６．２７は第１３図の正負判定器である。

本発明による２値符号を生かして桁数ｎの２進冗長ＳＤ
コードの正負判定を、小規模な回路の規則正しい接続に
より桁数がＮのとき略ｌｏｇ　Ｎに比例し、多桁の場合
にも小規模な回路構成で正負判定を行うことが可能であ
る。

以上の実施例で示すように、本発明では２進冗長ＳＤコ
ードを２値論理回路で構成する場合の２値符号化法を提
供し、これを用いた小規模な論理構成の演算器を提供で
きる。これにより、長語長の高速演算が可能な２進冗長
ＳＤコード系の特徴を生かして、加減算器を始めとする
演算器を構成する場合の素子規模の削減を図ることがで
きる。

その結果２進冗圏ＳＤコードを用した数値演算回路をよ
り小規模にＬＳＩ化することが可能となる。

〔発明の効果〕

２進冗長ＳＤコードによる演算器を２値論理回路で構成
する際に、本発明による２値符号化法を用いることによ
り、関数値発生器構成要素として重要な加算器、正負反
転器、正負判定器を始めとする各種演算器の素子規模を
削減できる。従って、このような演算器を含む回路のＬ
ＳＩ化を従来に比べてより容易に行うことができる。

【図面の簡単な説明】

第１図（’Ａ　）は、２進冗長ＳＤコードに対する本発
明の２値符号化法を示す図、 第１図（Ｂ）は、第１図（Ａ）に示す本発明による２値
符号化法を用いた中間桁上げ論理構成図、第１図（Ｃ）
は、第１図（Ｂ）の論理構成に含まれるφ（Ｄｏｎ’　
ｔ　ｃａｒｅ）を１ないしＯに特定化して書き替えた中
間桁上げのＳビットの論理構成図、第２図（Ａ）及び（
Ｂ）はそれぞれ本発明および従来の２値符号化法を適用
した２進冗長ＳＤコードで加算器を構成する場合の桁上
げ論理構成および中間桁上げ論理構成図、 第３図は、本発明の実施例１の加算器の１桁分の要部構
成を示す回路図、 第４図は、本発明の実施例２の加算器の１桁分の要部構
成を示す回路図、 第５図ａ　％　ｉは、第４図の回路部分ａ　ｗ　ｉに対
応する論理図、 第６図は、第４図の実施例２の回路に最終加算結果の出
力部を付加した回路図、 第７図は第６図の最終加算結果の出力部の等価回路図、 第８ａ図は中間和と下位からの中間桁上げの加算を示す
論理構成図、 第８ｂ図は中間和の生成規則を示す論理構成図、第９図
は第３図の実施例１の回路に最終加算結果の出力部を付
加した回路図、 第１０図は、第３の実施例である２進冗長ＳＤコ一ド正
負反転器の構成図、 第１１図〜第１３図はそれぞれ２進冗長ＳＤコ一ド正負
判定器の構成図、 第１４図は、２進冗長ＳＤコ一ド正負判定器（４桁）の
みを接続して構成した２進冗長ＳＤコ一ド正負判定器（
６４桁）の構成図、 第１５図は２進冗長ＳＤコードの従来の２値化法を示す
論理図、 第１６図は２進冗長ＳＤコードで加算器を構成する場合
の桁上げ予測論理構成図、 第１７図は従来の２値化中間桁上げと中間和論理構成図
、 第１８図は従来の２値化法を用いた中間桁上げ論理構成
図である。 １・・・・・・加数人力のＶビット ２・・・・・・被加数入力のＶビット ３・・・・・・加数人力のＳビット ４・・・・・・被加数入力のＳビット ５・・・・・・加算出力のｖビット ６・・・・・・加算出力のＳビット ７．８・・・・・・隣接下位桁からの中間桁上げおよび
桁上げ予測信号入力 ９．１０・・・・・・隣接上位桁への中間桁上げおよび
桁上げ予測信号出力 １１・・・・・・正負反転入力のＳビット１２・・・・
・・正負反転入力のｖビット１３・・・・・・正負反転
出力のＳビット１４・・・・・・正負反転出力のＶビッ
ト１５、１６．１７．１８．１９．２０．２１．２２，
２３；２４，２５．２６．２７・・・・・・第１３図の
正負判定器 特許出願人　日本電信電話株式会社 代理人弁理士　工具　久五部（外２名）φ　Ｄｏｎ’ｔ
　ｃａｒｅ 本発明の２道冗長ＳＤコードの２イ［符号化法を示す図
（Ａ） 第１図 本発明の２値付号化法による中間材上Ｌヂのｖｋ理樽成
図（Ｂ） 第１図 本発明の２イ直符号化１；よる中間桁上げのＳビットの
論理構成図（’Ｃ） 第１図 １寸分のｂΩ算器への入力　　　　　　出　力本兜明の
２値符号化を適用しＴ：１０算器の論理構成図第　２　
図　′（Ａ） １４ｆｆ分の加算器への入力　　　　　　出　力従来の
２４ｆＬ−９号化法を適用した力ｑ算器の論Ｉ１１構成
図第２図（Ｂ） 隣墳下４立からの桁よ１ｆ予源言号 本発明の実施例２の加算器の要部［！回路図系４図 力ロ歓 系　５　図 第　７　図 下位からの中間桁上（デ　　　　　　　　　　　下位か
らの中間桁上（デ加算倉Ｊｌ結果の生成を示す圏 第８ａ図 力Ｑ＠ 下枠はτ−０のとさ 中間和の生Ｊｆと続明する図 第８ｂ図 実施伊Ｊ１の回路に加算最終Ｐｓ県比出力部含む回路構
成図剤　９　図 実施例３の正負反転器の回路図 ＊　　１０　図 実施例４の正負判定器（２桁）　　　　実施例４の正負
判定＃（３析）第１１図　　　　　′Ｍ１２図 入力（４桁） Ｖ３Ｓ３　　Ｖ２Ｓ２　　　ＶＩ　　ＳＩ　　　ＶＯＳ
。 実施例４の正負判定器（４桁） 第１３図 従来の２道冗長ＳＤコードの２１直符号化法を示す固剤
１５図 桁上げ予測信号の生成を示す図 第　１６　図 中間桁上げと中間和の′１：成を示す図第１７図 （）内は２道冗長ＳＤコード 従来の２値？Ｔ号化法１こよゐ中間桁上ｔヂの論理積５
！図′Ｍ　１８　　図

Claims (1)

1. 【特許請求の範囲】 各桁が０、＋１、−１の３値で表現される２進冗長ＳＤ
   コードの２値符号化方式において、 各桁を、正であるか負であるかを示すビットと、０であ
   るか否かを示すビットとの２値２ビットで表現する符号
   系を用いて構成することを特徴とする２進冗長ＳＤコー
   ドの２値符号化方式。