JPS6369325A - ２進化１０進符号からの変換回路 - Google Patents
２進化１０進符号からの変換回路Info
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- JPS6369325A JPS6369325A JP21482186A JP21482186A JPS6369325A JP S6369325 A JPS6369325 A JP S6369325A JP 21482186 A JP21482186 A JP 21482186A JP 21482186 A JP21482186 A JP 21482186A JP S6369325 A JPS6369325 A JP S6369325A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 25
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２進化１０進符号（ＢＣＤ）から他の符号へ
変換する変換回路に関するものである。
変換する変換回路に関するものである。
ＢＣＤからの変換のうち最も多く用いられる変換は純２
進符号への変換である。ＢＣＤから純２進符号への変換
のため通常用いられている一般的な回路は従来よく知ら
れている所であるが、特別の場合、たとえば、変換すべ
きＢＣＤの１０進の桁数が小さいような場合には、簡便
な変換回路が用いられることがある。
進符号への変換である。ＢＣＤから純２進符号への変換
のため通常用いられている一般的な回路は従来よく知ら
れている所であるが、特別の場合、たとえば、変換すべ
きＢＣＤの１０進の桁数が小さいような場合には、簡便
な変換回路が用いられることがある。
第３図に示す回路は鈴木へ十二著： ＣＭＯＳデバイス
の徹底入門に示される回路であって、（１−１）。
の徹底入門に示される回路であって、（１−１）。
（１−２）、（１−３）、（１−４）は４ビット全加算
器、図の左側は変換すべきＢＣＤ （１０進の桁を１び
、１ｏ１ で表わす）、右側は変換済みの２進数（２
進の桁を−〜２７ で表わす）である。第４図は４ビ
ット全加算器（１−１）の接続を示す接続図であるが、
他の全加算器（１−２）〜（１−４）も同様な接続であ
る。全加算器（１−１）においてＡ１へＡ４は被加数４
ビット、Ｂ１〜Ｂ４は加数４ビットの入力端子で、Ａ４
． Ｂ４゜Ｂ２にはキャリ入力端子Ｃと共に論理「０」
の信号が与えられている。ＳｌへＳ４は和の出力端子で
あり、Ａ４とＢ４の論理が「０」であるから全加算器（
１−１）外へのキャリが出ることはない。
器、図の左側は変換すべきＢＣＤ （１０進の桁を１び
、１ｏ１ で表わす）、右側は変換済みの２進数（２
進の桁を−〜２７ で表わす）である。第４図は４ビ
ット全加算器（１−１）の接続を示す接続図であるが、
他の全加算器（１−２）〜（１−４）も同様な接続であ
る。全加算器（１−１）においてＡ１へＡ４は被加数４
ビット、Ｂ１〜Ｂ４は加数４ビットの入力端子で、Ａ４
． Ｂ４゜Ｂ２にはキャリ入力端子Ｃと共に論理「０」
の信号が与えられている。ＳｌへＳ４は和の出力端子で
あり、Ａ４とＢ４の論理が「０」であるから全加算器（
１−１）外へのキャリが出ることはない。
ところで、１０進の１０は１Ｏ−５Ｘ２で、これは偶数
であるので、１０の４ビットＡｌ〜Ｄ□ がどのような
ものであってもｌＯｏのＡＱ ビットに影響を及ぼすこ
となく Ａｏは２°として出力される。次にＢ。
であるので、１０の４ビットＡｌ〜Ｄ□ がどのような
ものであってもｌＯｏのＡＱ ビットに影響を及ぼすこ
となく Ａｏは２°として出力される。次にＢ。
に対してはＢ工〜Ｄ１は影響を及ぼすことがないので、
Ｂｏ〜Ｄｏの３ビットとＡＩビットとを全加算器（１−
１）のＡＢＣＤ端子を経てＡ１−Ａ３及びＢ３とＢ１に
並列に接続する。１０ 桁のＡよは１０ 桁の１ｏ（
−８＋２）に相当するが、全加算器（１−１）では１０
０ 桁のＢ。がＡ１に接続され、１００桁のＣ８，Ｄｏ
が２進で１桁下げた位ｔ（’Ａにした位ｅ ） Ａ２
、 Ａ３に接続されているので１０を表すＡ１も捧にし
て５（＝４＋１）としてＢ３ 、 Ｂｌに接続する。も
ちろん１０１のＡ１ビットが論理「０」ならＢ３ 、
Ｂｌへも論理「０」が与えられるから全加算器（１−１
）は数値０の加算を行い、Ｂｇ ｅ Ｃｏ ｔ Ｄｏを
そのままＳｌ、 Ｂ２．８３に出力し、Ａｌ ビット
が論理ｒｌＪの場合だけ数値５が加算されて８１〜Ｓ４
として出力される。このようにして２１ビットの論理が
決定され、次は全加算器（１−２）により、全加算器（
１−１）の出力ＦＧＨとＢ１とにより２２ビットの論理
を決定する。Ｂ１ ビットは数値加を意味するが全加
算器（１−２）では２ビットシフトされているので２０
／ ４−５として第４図に示すと同様な加算を行えばよ
い。
Ｂｏ〜Ｄｏの３ビットとＡＩビットとを全加算器（１−
１）のＡＢＣＤ端子を経てＡ１−Ａ３及びＢ３とＢ１に
並列に接続する。１０ 桁のＡよは１０ 桁の１ｏ（
−８＋２）に相当するが、全加算器（１−１）では１０
０ 桁のＢ。がＡ１に接続され、１００桁のＣ８，Ｄｏ
が２進で１桁下げた位ｔ（’Ａにした位ｅ ） Ａ２
、 Ａ３に接続されているので１０を表すＡ１も捧にし
て５（＝４＋１）としてＢ３ 、 Ｂｌに接続する。も
ちろん１０１のＡ１ビットが論理「０」ならＢ３ 、
Ｂｌへも論理「０」が与えられるから全加算器（１−１
）は数値０の加算を行い、Ｂｇ ｅ Ｃｏ ｔ Ｄｏを
そのままＳｌ、 Ｂ２．８３に出力し、Ａｌ ビット
が論理ｒｌＪの場合だけ数値５が加算されて８１〜Ｓ４
として出力される。このようにして２１ビットの論理が
決定され、次は全加算器（１−２）により、全加算器（
１−１）の出力ＦＧＨとＢ１とにより２２ビットの論理
を決定する。Ｂ１ ビットは数値加を意味するが全加
算器（１−２）では２ビットシフトされているので２０
／ ４−５として第４図に示すと同様な加算を行えばよ
い。
第３図に示す回路は１０進２桁の変換を行うのに４ビッ
ト全加算器４個を必要とし、かつこのままの回路では１
０進３桁以上に拡張することができないという問題点が
ある。たとえば、第５図の左側に１０２ の桁がＡ２
Ｂ２Ｃ２Ｄ２ として存在したとするとＡ２ビットが
論理ｒｌＪであることは１００（＝ ６．ｉ＋３２ ＋
４）を意味し、全加算器（１−１）と（１−２）によ
って決定したと考えていた２ ビットの論理がＡ２ビッ
トの論理によって影響を受けるからである。
ト全加算器４個を必要とし、かつこのままの回路では１
０進３桁以上に拡張することができないという問題点が
ある。たとえば、第５図の左側に１０２ の桁がＡ２
Ｂ２Ｃ２Ｄ２ として存在したとするとＡ２ビットが
論理ｒｌＪであることは１００（＝ ６．ｉ＋３２ ＋
４）を意味し、全加算器（１−１）と（１−２）によ
って決定したと考えていた２ ビットの論理がＡ２ビッ
トの論理によって影響を受けるからである。
この発明は上述の問題点を解決するためになされたもの
で、特定の範囲の条件下では従来の回路よりも簡単な回
路によって同様な変換を可能にすることを目的としてい
る。
で、特定の範囲の条件下では従来の回路よりも簡単な回
路によって同様な変換を可能にすることを目的としてい
る。
この発明ではＢＣＤに対する第１段の変換として１０進
各桁の内容を０〜９に限定せずθ〜１５にして、できる
だけＢＣＤの上位桁から下位桁への桁下げを行い上位桁
のビット論理を「０」にして、其の後の変換を容易にし
た。たとえば１０進数の１２５はＢＣＤ では（００
０１）（００１０）（０１０１） で表わすことがで
きるが、１０進各桁の内容数字を０−１５まで許すとき
は（ＩＯＩＩＸＩＩＩＩ） −１１Ｘ １０ ＋ １５
夕１２５の如く表わすことができ、場合によっては１０
進２桁である如く取扱うことができる。
各桁の内容を０〜９に限定せずθ〜１５にして、できる
だけＢＣＤの上位桁から下位桁への桁下げを行い上位桁
のビット論理を「０」にして、其の後の変換を容易にし
た。たとえば１０進数の１２５はＢＣＤ では（００
０１）（００１０）（０１０１） で表わすことがで
きるが、１０進各桁の内容数字を０−１５まで許すとき
は（ＩＯＩＩＸＩＩＩＩ） −１１Ｘ １０ ＋ １５
夕１２５の如く表わすことができ、場合によっては１０
進２桁である如く取扱うことができる。
この発明による第１段変換処理を施すと其後の変換が容
易になる場合があり、そのような場合には、この発明の
回路による変換を実行した後で必要な後処理を施すこと
にすればよい。
易になる場合があり、そのような場合には、この発明の
回路による変換を実行した後で必要な後処理を施すこと
にすればよい。
以下図面についてこの発明の詳細な説明する。
第１図及び第２図はこの発明の一実施例を示す回路図で
、第１図は減算回路、第２図は加算回路であり、これら
の回路はＢＣＤ １０進１桁の２進４ビットに対してそ
れぞれ設けられる。図においてＡｖ−Ｄｏは変換すべき
ＢＣＤの４ビット、Ａｏｚ〜ＤＢは変換後の４ビット、
Ａｏ１〜ＤＯＩ％ＢＯは減算回路の出力で加算回路の入
力となる。ＢＩは１桁下位の１０進の桁からの桁下げ（
ボロー）要求、Ｂｏは１桁上位の１０進の桁への桁下げ
要求である。またＴＯＰはその桁が１０進の最上位桁で
ある場合論理「１」となる信号である。
、第１図は減算回路、第２図は加算回路であり、これら
の回路はＢＣＤ １０進１桁の２進４ビットに対してそ
れぞれ設けられる。図においてＡｖ−Ｄｏは変換すべき
ＢＣＤの４ビット、Ａｏｚ〜ＤＢは変換後の４ビット、
Ａｏ１〜ＤＯＩ％ＢＯは減算回路の出力で加算回路の入
力となる。ＢＩは１桁下位の１０進の桁からの桁下げ（
ボロー）要求、Ｂｏは１桁上位の１０進の桁への桁下げ
要求である。またＴＯＰはその桁が１０進の最上位桁で
ある場合論理「１」となる信号である。
第１図の回路においてＢＩの論理が「０」（下位桁から
の桁下げ要求なし）の場合はゲー） （１８）の出力は
論理「１」、したがってゲート（１１）。
の桁下げ要求なし）の場合はゲー） （１８）の出力は
論理「１」、したがってゲート（１１）。
（１２）、（１３）の出力は論理「０」でＡＱ−Ｄ、が
そのままＡＯＩ ””’ ＤＯＩとして出力される。Ｂ
Ｉの論理が「１」の場合はＡ、−Ｄ、で表わされる数値
から数値１ （Ａｏビットの位置）を減算した結果がＡ
ｏｌ −Ｄ□ｌとして出力されることは容易に理解でき
る所である。ゲー）（１９）、（２０）はＡＯＩ〜ＤＯ
Ｉで表わされる数値が５以下の時は信号ＢＯを論理ｒｌ
Ｊにして１桁上位の１０進桁に対し桁下げ要求を出す。
そのままＡＯＩ ””’ ＤＯＩとして出力される。Ｂ
Ｉの論理が「１」の場合はＡ、−Ｄ、で表わされる数値
から数値１ （Ａｏビットの位置）を減算した結果がＡ
ｏｌ −Ｄ□ｌとして出力されることは容易に理解でき
る所である。ゲー）（１９）、（２０）はＡＯＩ〜ＤＯ
Ｉで表わされる数値が５以下の時は信号ＢＯを論理ｒｌ
Ｊにして１桁上位の１０進桁に対し桁下げ要求を出す。
但し信号ＴＯＰの論理が「１」であれば信号ＢＯは論理
「０」となる。
「０」となる。
第２図において信号ＢＯの論理が「Ｏ」のときはＡＯＩ
−ＤｏｔはそのままＡＯＺ〜１）ｏ２として出力され
るが、信号ＢＯの論理がｒｌＪのときはＡＯＩ〜ＤＯＩ
に２＋８−１０が加算された結果がＡＯ２〜Ｄｏｇとな
りて出力されることは容易に理解できる所である。
−ＤｏｔはそのままＡＯＺ〜１）ｏ２として出力され
るが、信号ＢＯの論理がｒｌＪのときはＡＯＩ〜ＤＯＩ
に２＋８−１０が加算された結果がＡＯ２〜Ｄｏｇとな
りて出力されることは容易に理解できる所である。
信号ＢＯの論理が「１」のときはＡ□ｔ〜ＤＯＩの表わ
す数頭は５以下であるから上位桁へのキャリは出ない。
す数頭は５以下であるから上位桁へのキャリは出ない。
たとえば、１０進数８５はＢＣＤでは（１０００）（０
１０１）で表わされるが、この発明の変換を施すと（０
１１１）（ｌｌｉｌ） となり最上位ビットが論理「
０」になるので、其後の処理が一般的には容易になる。
１０１）で表わされるが、この発明の変換を施すと（０
１１１）（ｌｌｉｌ） となり最上位ビットが論理「
０」になるので、其後の処理が一般的には容易になる。
たとえば第３図の回路を使用して純２進数に変換する場
合は今加′Ｊ４器（１−４）を省略することができる。
合は今加′Ｊ４器（１−４）を省略することができる。
但し、この発明の変換はあくまでも第１次の変換で、た
とえば上記の数値例では８５−７ ｘ １０＋１５の如
く表現したにすぎず、純２進符号には更に変換処理を必
要とする。一般に１０進の第Ｎ桁の中の２進のｍｍ番ビ
ット（ｍ＝１．２．３−４）、すなわち２ ビットから
数えて第ｎ番目のビットに： コｌ−ｎ−４（Ｎ−１）
＋ ｍ （！： す６ ） ハ２ＩＴ１−” ・１Ｏ
Ｎ−”、＝ ２ｍ−１（２３＋ ２１ ）Ｎ−１ｘ ２
（ｍ−１）＋（Ｎ−１） ×（２２＋１）Ｎ−”・ｔｌ
ｌを意味するから、この変換を実行しなければならぬ。
とえば上記の数値例では８５−７ ｘ １０＋１５の如
く表現したにすぎず、純２進符号には更に変換処理を必
要とする。一般に１０進の第Ｎ桁の中の２進のｍｍ番ビ
ット（ｍ＝１．２．３−４）、すなわち２ ビットから
数えて第ｎ番目のビットに： コｌ−ｎ−４（Ｎ−１）
＋ ｍ （！： す６ ） ハ２ＩＴ１−” ・１Ｏ
Ｎ−”、＝ ２ｍ−１（２３＋ ２１ ）Ｎ−１ｘ ２
（ｍ−１）＋（Ｎ−１） ×（２２＋１）Ｎ−”・ｔｌ
ｌを意味するから、この変換を実行しなければならぬ。
式（１）の変換はＮが小さな値である場合は比較（ｍ−
１） 的容易である。Ｎ−１の場合式（１）は２ となり変
換を必要としないことを意味し、Ｎ＝２の場合、式１１
））ｔ ２ｍｃ２２＋１） −２”” ＋ ２” トｆ
ｘ ル。１０進ａ８５をこの発明の回路により（０１１
１）（１１１１） の如く変換したとすれば、これを
更に純２進数に変換するには００００１１１１ （１０
進第１桁） ＋ ００００１０１０ ＋ ０００１０１
００ ＋ ００１０１０００−０１０１０１０１の演算
を必要とする。
１） 的容易である。Ｎ−１の場合式（１）は２ となり変
換を必要としないことを意味し、Ｎ＝２の場合、式１１
））ｔ ２ｍｃ２２＋１） −２”” ＋ ２” トｆ
ｘ ル。１０進ａ８５をこの発明の回路により（０１１
１）（１１１１） の如く変換したとすれば、これを
更に純２進数に変換するには００００１１１１ （１０
進第１桁） ＋ ００００１０１０ ＋ ０００１０１
００ ＋ ００１０１０００−０１０１０１０１の演算
を必要とする。
以上のようにこの発明によればＢＣＤから簡単な回路を
用いて第１次の変換を行い、其の後の変換を容易にする
ことができる。
用いて第１次の変換を行い、其の後の変換を容易にする
ことができる。
第１図及び第２図はこの発明の一実施例を示す回路図、
第３図及び第４図は従来の回路を示すブロック図、 Ａｏ−ｉ）Ｑは１０進の１桁を表す２進の４ビット入力
、ＡＯ２〜Ｄ０２は入力Ａｏ −Ｄｏに対応する出力、
ＢＩ は１０進の下位桁からの桁下げ要求信号、ＢＯ
は１０進の上位桁への桁下げ要求信号、ゲー） （１１
）〜（２３）は数値１の減算回路、ゲー）（２４）〜（
２８）は数値５の加算回路。
第３図及び第４図は従来の回路を示すブロック図、 Ａｏ−ｉ）Ｑは１０進の１桁を表す２進の４ビット入力
、ＡＯ２〜Ｄ０２は入力Ａｏ −Ｄｏに対応する出力、
ＢＩ は１０進の下位桁からの桁下げ要求信号、ＢＯ
は１０進の上位桁への桁下げ要求信号、ゲー） （１１
）〜（２３）は数値１の減算回路、ゲー）（２４）〜（
２８）は数値５の加算回路。
Claims (1)
- 【特許請求の範囲】 複数桁の１０進の各桁がそれぞれ４ビットの２進数で表
わされる２進化１０進符号の１０進の各桁ごとに、当該
桁内の２進４ビットと、当該桁より１桁下位の１０進の
桁からの桁下げ要求信号（当該桁が最下位の場合を除く
）とを入力し、桁下げ要求信号が論理「１」の場合は上
記２進４ビットが表わす数値から数値１を減算した結果
を２進４ビットで出力し、上記要求信号が論理「０」の
場合は入力した２進４ビットをそのまま出力する減算回
路、この減算回路の出力の２進４ビットの表わす値が数
値５より小さいとき、当該桁が１０進の最上位の桁であ
る場合を除き、当該桁より１桁上位の１０進の桁に対し
桁下げ要求信号を論理「１」にして出力し、かつ当該桁
の２進４ビットに対し数値１０を加算した結果を２進４
ビットで出力する加算回路、 を備えたことを特徴とする２進化１０進符号からの変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21482186A JPS6369325A (ja) | 1986-09-10 | 1986-09-10 | ２進化１０進符号からの変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21482186A JPS6369325A (ja) | 1986-09-10 | 1986-09-10 | ２進化１０進符号からの変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6369325A true JPS6369325A (ja) | 1988-03-29 |
Family
ID=16662083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21482186A Pending JPS6369325A (ja) | 1986-09-10 | 1986-09-10 | ２進化１０進符号からの変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369325A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164130A (ja) * | 1988-12-19 | 1990-06-25 | Fuji Electric Co Ltd | コード変換装置 |
| US5000546A (en) * | 1988-10-13 | 1991-03-19 | Nec Corporation | Optical device with optical polarizer/analyzer formed of yttrium vanadate |
| US5939710A (en) * | 1996-09-30 | 1999-08-17 | Daewoo Electronics Co., Ltd. | Optical pickup system incorporating therein a beam splitter having a phase layer |
-
1986
- 1986-09-10 JP JP21482186A patent/JPS6369325A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5000546A (en) * | 1988-10-13 | 1991-03-19 | Nec Corporation | Optical device with optical polarizer/analyzer formed of yttrium vanadate |
| JPH02164130A (ja) * | 1988-12-19 | 1990-06-25 | Fuji Electric Co Ltd | コード変換装置 |
| US5939710A (en) * | 1996-09-30 | 1999-08-17 | Daewoo Electronics Co., Ltd. | Optical pickup system incorporating therein a beam splitter having a phase layer |
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