JPH03186924A

JPH03186924A - 除算装置

Info

Publication number: JPH03186924A
Application number: JP2310108A
Authority: JP
Inventors: Brian J Sprague; ブライアン　ジェイ．スプラグ; Gregory A Portanova; グレゴリー　エイ．ポルタノヴァ
Original assignee: United Technologies Corp
Current assignee: RTX Corp
Priority date: 1989-11-15
Filing date: 1990-11-15
Publication date: 1991-08-14
Also published as: GB2239536A; US5016210A; GB2239536B; GB9024395D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理システムに関し、特に、データ処
理システムで使用される数値演算を実行するための装置
に関する。

〔従来の技術〕

従来の復帰除算は再帰的な手順であり、そこでは、各々
の再帰が、結果の値が負になるまでの部分的な被除数か
ら除数を引くことによって商のビット（桁）の数字を決
定するステップを含んでいる。

商のビットの数字は、減算回数から１を引いた値に等し
い。「部分剰余」と呼ばれる結果値は、次の繰り返しの
ための新たな部分被除数を形成するために用いられる。

この処理は、被除数の全てのビットの数字が部分被除数
を形成するために使用され終わった時に終了する。復帰
除算は、新たな部分被除数を形成する際にこの第１のス
テップによって、除数を再び加算することによって負の
部分剰余を正の値に復帰させることから、この様に呼ば
れる。

例えば、この復帰除算は、７８を３で割った値を決定す
るために用いることが出来る。最初に、７（部分被除数
）から３（除数）が３回引かれる（すなわち、結果が負
になるまで）。商ビットの数字は２（すなわち、減算数
からｌを引いた数）である。３（除数）が負の部分剰余
である−２に加算され、もって、１の値を得る。新たな
部分被除数である１８が、その■に対して８（次の被除
数のビット数）を添えることによって形成される。

商の最後のビットの数字である６は、３（除数）を１８
（部分被除数）から７回引き（すなわち、結果が負にな
るまで、）それから、７から１を弓くことによって決定
されている。この６は、以前の再帰から得られた２に添
えられ、もって、７８割る３は商２６となる。この処理
は、被除数の全てのビットの数字が部分被除数の形成に
使用されて終わった段階で、終了される。

この復帰除算法のアルゴリズムは、二進法の除算に使用
する場合に有用である。それぞれの商のビットの数字は
１かあるいは０であることから、除数は、各再帰のため
に、それぞれの部分被除数から一回だけ減算される。も
し、部分剰余が負の値であれば、その繰り返しに対する
商のビットの数字はＯであり、除数を再び加算すること
によって負の部分剰余が復帰する。もし部分剰余が正で
あれば、その繰り返しに対する商ビットの数字は１であ
る。

二進法の非復帰除算では、負の部分剰余が生じた回の次
の回の繰り返しにおいて、減算の代わりに除数を部分非
除数に加算することによって復帰除算の復帰ステップを
取り除いている。この場合、次の繰り返しでの部分非除
数は、以前の回の負の非復帰部分剰余から形成されてお
り、負であることから、加算を行うことが適当である。

これら二進法の復帰除算及び二進法の非復帰除算は、両
者共に正の被演算数にのみ適用され得るという欠点を有
している。負の被演算数の除法では、負の被演算数は除
算に先立って正の値に変換されなければならず、また、
除算の結果は、場合によっては、正の値から負の値に変
換されなければならない。

被演算数及び結果を変換することは、それぞれの除算動
作に時間がかかるとともに、二進法の復帰除法のために
設計された回路用として、さらに多くのハードウェアを
要求することともなってしまう。

もし、それぞれの被演算数が符号の内二進法であり符号
のビットを別に持っているのであれば、余分な符号変換
を排除することが出来る。復帰あるいは非復帰除算は、
非符号化二進法の結果を得るために非符号化二進法の被
演算数にのみ直接的に適用することが出来る。結果にお
ける符号ビットは、被演算数の符号ビットの排他的オア
に等しい。例えば、符号ビットを別に有する非符号二進
値の復帰除算は、ＩＥＥＥ（アイ・トリプル・イー）の
スタンダード・フォア・バイナリ・フローティング−ポ
イント・アリスマティック（二進浮動小数点演算のため
の基準）と題するＡＮＳＩ／ＩＥＥＥ　　Ｓｔｄ、７５
４−１９８５に記載されている。このＩ　ＥＥＥ基準を
実施する装置が、「浮動小数点数値データ演算装置（フ
ローティング・ポイント・ニューメリック・プロセッサ
ー）」と題する米国特許第４，７７７．６１３号（シャ
ハン等（Ｓ　ｈａｈａｎ　ｅｔ　ａｌ、）に開示されて
いる。

〔発明が解決しようとする課題〕

しかしながら、非符号の二進法の表示は、二進の除算の
ステップを減少する一方、被演算数が加算されあるいは
減算される前にはそれぞれの被演算数の符号ビットが調
べられなければならないことから、加算や減算のために
要求されるステップの数は増加する。それ故、値を符号
ビットとは別に有する非符号二進法として記憶すること
は、二進法の値の加算や減算のために必要とされる時間
やハードウェアを増大させてしまう。

本発明の目的は、第１に被演算数を変換する必要なく、
二進の除算を負の２の補数の二進法演算数に適用するた
めの改良された装置を提供することである。

〔課題を解決するための手段〕及び〔作用〕本発明によ
れば、被除数信号と除数信号の二進の除算を行う装置は
、除数信号を、その被除数信号と同じ符号を持ち、それ
ぞれ反復的に発生される部分被除数信号に、加算する。

さらに、本発明によれば、負の被除数信号の二進除算を
行う装置は、反復的に発生される部分剰余信号が０であ
る時はいつも、被除数信号のビットをテストする。

さらに、本発明によれば、負の被除数信号の二進除算を
行うための装置は、負の部分剰余信号の発生に応答し、
繰り返しのための商の信号ビットを１にセットする。

本発明になる除算装置は、負の値をまず第１に正の値に
変換する必要なく、固定あるいは浮動小数点の負の二進
法の除算を行える。これは復帰あるいは非復帰の除算に
も使用され得るであろう。

変換ステップを取り除いたことにより、除算処理におけ
る時間を節約でき、また、要求されるハードウェアも少
なくなる。

〔実施例〕

第１図を参照する。マイクロプロセッサ１２は、中央処
理／インターフェース装置１３、マスクコントローラ１
４、及び除算器回路１６及び除算器コントローラ１７を
有する除算装置Ｉ５から構成されている。中央処理／イ
ンターフェース装置１３は、マスクコントローラ１４に
よって制御されるとともに、そのマスクコントローラと
制御情報を交換するようになっている。また、中央処理
／インターフェース装置１３は、レジスタ、移相器、及
び一般にマイクロプロセッサと共通である他の素子を含
んでいる。さらに、この中央処理／インターフェース装
置１３は、プロセッサインターフェース１８を介する電
子的通信によって、そのプロセッサに対して外部通信を
提供するためのロジックを含んでいる。

除算装置１５は、被除数信号を除数信号で割って、商信
号及び多分出るであろう剰余信号を計算で求める。それ
らの被除数信号及び除数信号は、マイクロプロセッサ１
２の内部にあって、かつ除算装置１５を中央処理／イン
ターフェース装置Ｉ３に接続しているデータバスＪ９を
介して、中央処理／インターフェース装置１３によって
除算装置１５に与えられる。除算装置１５は、商信号及
び剰余信号をバス１９を介して中央処理／インターフェ
ース装置１３に転送する。

制御信号は、マイクロプロセッサ１２内にあって、かつ
マスクコントローラ１４を除算器コントローラ１７に接
続しているコントローラバス２０を介して、マスクコン
トローラ１４と除算装置１５の間で交換される。

第２図は、除算装置１５を詳細に示している。

除算器回路１６は、加減算装置２２．０符号検出器装置
２３、Ｍｕｘ（ｖルチプレクサ）２４、ＤＶ（除数信号
）レジスタ２７、及びＤＤ（被除数信号）レジスタ２８
から構成されている。ＤＤレジスタ２８は、ＤＤＨ（被
除数信号商信号高位ビット）レジスタ２９と、ＤＤＬ　
（被除数信号低位ビット）レジスタ３０から構成されて
いる。ＤＤＨレジスタ２９を読み込みすなわち記憶させ
ることは、ＤＤレジスタ２８の最も重要なビットを読み
込み記憶することである。同様に、ＤＤＬレジスタ３０
を読み込みすなわち記憶することは、ＤＤレジスタ２８
の最も重要度の低いビットを読み込みすなわち記憶する
ことである。

データは、データ信号であるＤＶ　Ｄａｔａ　ＩｎＤＤ
ＨＤａｔａ　　Ｏｕｔ、ＤＤＨＤａｔａ　　丁ｎ、ＤＤ
ＬＤａ、ｔａ　Ｏｕｔ及びＤＤＬ　Ｄａｔａ　Ｉｎから
構成されているバス１９を介して、除算器回路１６と中
央処理／インターフェース装置１３との間で交換される
。ＤＶ　Ｄａｔａ　Ｉｎ信号は、中央処理／インターフ
ェース装置１３からＤＶレジスタ２７にデータを転送す
るためのものである。

ＤＤＨＤａｔａ　Ｏｕｔ信号は、ＤＤＨレジスタ２９か
ら中央処理／インターフェース装置１３ヘデータを転送
するためのものである。ＤＤＨＤａｔａＩｎ信号は、中
央処理／インターフェース装置１３からＤＤＨレジスタ
２９ヘデータを伝送するためのものである。ＤＤＬ　Ｄ
ａｔａ　Ｏｕｔ信号は、ＤＤＬレジスタ３０から中央処
理／インターフェース装置１３ヘデータを転送するため
のものである。

ＤＤＬ　Ｄａｔａ　Ｉｎ信号は、中央処理／インターフ
ェース装置１３からＤＤＬレジスタ３０ヘデータを転送
するためのものである。

除算器回路１６の動作を制御する制御信号は、除算器コ
ントローラ１７によって与えられる。その制御信号は、
バス２１の一部分であって、信号であるＬｏａｄ　ＤＶ
　（ＤＶ読み込み）Ａｄｄ（加算）。

Ｓ　ｅｌｅｃｔ　Ｉ　Ｎ　１　（Ｉ　Ｎ　Ｉ選択）、　
　Ｑｕｏｔｉｅｎｔ　Ｂｉｔ（商ビット）、　　５ｅｌ
ｅｃｔ　Ｍｕｘ　（Ｍｕｘ選択）、　　ＬｏａｄＤＤＨ
（ＤＤＨ読み込み）、　　Ｌｏａｄ　ＤＤＬ　（ＤＤＬ
読み込み）及び５ｈｉｆｔ（シフト）を含んでいる。Ｌ
ｏａｄＤＶ信号の付与によって、Ｄｖレジスタ２７の内
容がＤＶ　Ｄａｔａ　Ｉｎ信号に等しくさせられる。Ｌ
ｏａｄＤＶ信号が付与されない場合には、ＤＶ　Ｄａｔ
ａ　Ｉｎ信号は、ＤＶレジスタ２７の内容に影響を与え
ない。同様に、ＬｏａｄＤＤＬ信号の付与によって、Ｄ
ＤＬレジスタ３０の内容がＤＤＬ　Ｄａｔａ　Ｉｎ信号
に等しくさせられる。

方、ＤＤＬレジスタ３０の内容に影響を与えない。

Ａｄｄ信号は、加減算装置２２の動作を制御する。

Ａｄｄ信号が確認されると、加減算装置２２は、ＤＤＨ
レジスタ２９の内容の信号値を、ＤＶレジスタ２７の内
容の信号値に加算し、合算結果Ｓを確認する。（以下、
レジスタＸの内容の信号値は、単に「レジスタＸ」とし
て参照される）。加算信号が確認されないとき、加減算
装置２２は、ＤＤＨレジスタ２９からＤＶレジスタ２７
を減算することにより、差結果Ｓを確認する。

Ｃｏｕｎｔ信号は、実行された除算繰り返し数を示す繰
り返しカウンタの値である。２進法除算は、要求される
繰り返し数が被除数信号のビット数に等しい繰り返しプ
ロセスである。

Ｓ　ｅｌｅｃｔ　Ｉ　ｎ　１信号は、Ｍｕｘ２４に対す
る制御入力である。Ｍｕｘ２４の出力は、２個の可能な
値すなわちＩＮＩデータ入力またはＩＮ２データ入力の
内の１個に等しい。Ｓ　ｅｌ、ｅｃｔ　Ｉ　ｎ　１信号
が与えられる時、Ｍｕｘ２４の出力は、ＤＤＨレジスタ
２９のデータ出力に結合されるＩ　Ｎ１入力に等しい。

Ｓ　ｅｌ、ｅｃｔ　Ｉ　Ｎ　ｌ信号が与えられない時、
Ｍｕｘ２４の出力は、加減算装置２２のＳ出力に結合さ
れるＭｕｘ２４へのＩＮ２出力に等しい。　　Ｓ　ｅｌ
ｅｃｔＭｕｘ信号とＬｏａｄＤＤＨ信号は、ＤＤＨレジ
スタ２９ヘデータを読み込むために結合する。ＤＤＨレ
ジスタ２９ヘデータを読み込むために結合する。ＤＤＨ
レジスタ２９に対するデータに対して、２個の可能なソ
ースがある。すなわち、それは、Ｍｕｘ２４の出力とＤ
ＤＨＤａｔａ　Ｉｎ信号である。

５ｅｌｅｃｔ　Ｍｕｘ信号とＬｏａｄＤＤＨ信号の同時
付与によって、ＤＤＨレジスタ２９の内容がＭｕｘ２４
の出力に等しくさせられる。同時に付与されないＳ　ｅ
ｌ、ｅｃｔ　Ｍｕｘ信号と結合されたＬｏａｄＤＤＨ信
号の付与によって、ＤＤＨレジスタ２９の内容がＤＤＨ
Ｄａｔａ　Ｉｎ信号に等しくさせられる。Ｌ　ｏａｄＤ
　Ｄ　Ｈ信号が付与されない時、ＤＤＨレジスタ２９は
、ＤＤＨＤａｔａ　Ｉｎ信号の状態またはＭｕｘ２４の
出力の状態のいずれか一方によって影響を受けない。

Ｓ　ｈｉｆｔ信号の付与により、ＤＤレジスタが１ビッ
ト左へシフトせしめられる。すなわち、ＤＤレジスタ２
８の各ビットは隣接するより重要度の低いビットに等し
くなる。Ｑ　ｕｏｔｉｅｎｔ　Ｂ　ｉ　を信号は、ＤＤ
レジスタ２８に結合され、Ｓ　ｈｉｆｔ信号がＤＤレジ
スタ２８の最も重要度の低いビットをＱ　ｕｏｔｉｅｎ
ｔ　Ｂ　ｉｔ倍信号等しくせしめる。ＤＤレジスタ２８
を左へ１ビットだけシフＩ・することによって、ＤＤＬ
レジスタ３０の最も重要なビットが、ＤＤＨレジスタ２
９の最も重要でないビットになることに留意されたい。

ゼロ／符号検出装置２３は、ＤＤＨレジスタ２９の内容
、ＤＤＬレジスタ３０の内容、Ｃａｕｎｔ信号及び加減
算装置２２のＳ出力を人力として有する。検出装置２３
は、４個の信号を確認する。すなわち、それらは、バス
２１の一部であって、かつ除算器コントローラ１７に結
合されるところのＤＤＨ＜Ｏ，Ｓ＝Ｏ，Ｓ＜Ｏ，及びｄ
ｄ＝０である。ＤＤＨレジスタ２９の内容がＯよりも小
さいときはいつでも、ＤＤＨ＜Ｏ信号が確認される。

加減算装置２２のＳ出力値が０に等しいときはいつでも
、Ｓ−０信号が確認される。加減算装置２２のＳ出力値
がＯよりも小さいときはいつでも、ＳくＯ信号が確認さ
れる。左に多数回シフトした後（被除数信号ビットの最
初の数マイナス係数に等しい数）　、ＤＤＬレジスタ３
０に残っている被除数信号ビットが０に等しいときはい
つでも、ｄｄ＝ｏ信号が確認される。これらの信号を確
認させる条件及びこれらの信号の持つ意味については、
いかに−層詳細に説明する。

除算器コントローラ１７は、順列組み合わせ論理アレイ
３１とカウンタ３２から構成されている。

第２図において、論理アレイ３１の入力は、論理アレイ
３１の右手側に示されている。また、除算器コントロー
ラ１７の制御出力である論理アレイ３１の出力は、論理
アレイ３１の左手側に示されている。論理アレイ３１の
人力は、除算器コントローラ１７の状態を決定する。そ
れら入力は、除算器回路１６のセロ／符号検出装置２３
からの状態入力、マスタコントローラ１４からの制御信
号、及びカウンタ３２の出力から構成されている。カウ
ンタ３２は、そのカウンタ３２を増分させ、それによっ
て除算器コントローラ１７を種々の状態を通して配列せ
しめる順列組み合わせ論理３１に対する入力を変化させ
るところの外部クロック（図示せず）によって駆動され
る。この型のデジタルコントローラの設計及び製作は、
技術的に公知である。例えば、Ｃ、Ａ　、　Ｗ　ｉａｔ
ｒｏｗｓｋｉ及びＣ，Ｈ。

Ｈｏｕｓｅ著のマグロウヒル・ブック・カンパニにニュ
ーヨーク、ニューヨーク）から１９８０年に発行された
「ロジックとマイクロコンピュータシステムズ」の１０
２頁から１０６頁を参照されたい。

さらに、論理アレイ３１は、特定時間における出力状態
が同時入力の状態のみの関数である。非決定論理的順列
組み合わせ論理からなる。従って、論理アレイ３１は、
ＲＯＭ（読み出し専用メモリ）、ＰＬＡ、（プログラマ
ブル論理アレイ）または、この装置におけるように、デ
ィスクリートＯデジタル論理ゲートであり得る。ＲＯＭ
またはＰＬＡの代わりに、ディスクリートなデジタル論
理アレイを使用するやり方は、公知である。例えば、上
述の「ロジックとマイクロコンピュータシステムズ」の
６５頁から６７頁を参照されたい。除算動作は、制御信
号をバス２０を介して除算器コントローラ１７に伝送す
るマスクコントローラによって開始される。カウンタ３
２の出力を２値の０にセットせしめる。除算動作のスタ
ート及びオペランドの初期符号などの状態を指示するマ
スクコントローラ１４からの信号の残りは、論理アレイ
３１の人力に結合され、さらにアレイ３１の出力を除算
動作に対する制御シーケンスを開始せしめるような方法
で、セットされる。

カウンタ３２が増分すると、除算器コントローラ１７に
よって付与される制御信号の状態が変化する。これは、
カウンタを増分させることで、論理アレイ３１に対する
入力の状態が変化するためである。さらに、０／符号検
出器装置２３の出力が、論理アレイ３１の入力に結合さ
れるため、除算器コントローラ１７の次の状態に、除算
器回路網１６内の条件によって決定されるようにさせる
準備がある。Ｏ／符号検出器装置２３による特定信号の
付与または非付与は、論理アレイ３１の入力状態を変化
させ、それ故、出力状態を変化させる。

除算動作の最終段階の後、カウンタ２２は論理アレイの
人力を増分する。その結果、バス２０に結合され、かつ
除算プロセスが終了したことを指示する信号が、除算器
コントローラ１７から出力される。

第３図は、正の除数信号による正の被除数の固定小数点
２値除算に対して使用される第２図の除算回路を説明し
ている制御フロー図である。除算技術は、復帰除算か非
復帰除算のいずれかである。

初期ステップ３３で、繰り返しカウンタ（除算器コント
ローラ１７からの計数信号）がＯにリセットされる。除
算器コントローラ１７は、ステップ３４で除数信号をＤ
Ｖレジスタ２７に入力するために、Ｌｏａｄ　ＤＶ信号
を確認する。ＤＤレジスタ２８は、２つのステップ３５
．３６で被除数信号を入力される。ステップ３５は、す
べてのビットを０にセットすることにより、ＤＤレジス
タ２８を始動させる。除算器コントローラ１７は、ステ
ップ３６でＬｏａｄＤＤＬ信号を付与することによって
、被除数信号をＤＤＬレジスタ３ｏに読み込ませる。ス
テップ３５で、ＤＤＨレジスタ２９が、０を持たされる
ことに留意されたい。被除数信号はＤＤＬレジスタ３０
のみに読み込まれるので、ステップ３５が取り除かれた
場合にはその様にならない。

ステップ３７では、除算器コントローラ１７が、Ａｄｄ
信号を確認せずに減算を行うために加減算装置２２をセ
ットする。加減算装置、被除数信号及び除数信号の符号
が同じ場合には、加減算装置２２が減算を行うようにセ
ットされる。それらの符号が同じでない場合には、加減
算装置２２は加算を行うようセットされる。復帰除算に
対して、このセットが、除算の全ての繰り返しに対して
効果的に維持される。非復帰除算に対しては、Ａｄｄ信
号の状態、それ故加減算装置２２が加算をするかが、全
ての繰り返しに対して変化し得る。部分剰余信号Ｓは、
ステップ３８で決定される。ここで、Ｓは、ＤＤＨレジ
スタ２９に含まれた部分被除数信号からＤＶレジスタ２
７に含まれた除数信号を引いたものに等しい。除算器コ
ントローラ１７によってＡｄｄ信号が付与された場合、
結果Ｓは、ステップ３８でＤＤＨレジスタ２９とＤＶレ
ジスタ２７の合計に等しくなる。

部分剰余信号Ｓの符号は、ステップ３９で調べられる。

ここで、Ｏ／符号検出器装置２３からのＳくＯ信号は、
伺与または非付与のいずれかである。Ｓが負（すなわち
、Ｓく０値号が付与される）の場合、制御がステップ４
０に移る。ここでＱｕ。

ｔｉｅｎｔ　Ｂ　ｉｔ倍信号確認されない（すなわち、
現時点の繰り返しに対する商信号ビットが０である）。

復帰除算に対して、部分剰余信号の復帰がステップ４１
で生ずる。ここで、除算器コントローラは、Ｓ　ｅｌｅ
ｃｔ　Ｉ　Ｎ　１値号を確認し、Ｍｕｘ２４の出力をＩ
ＮＩにセットする。そのＩＮＩは、ＤＤＨレジスタ２９
に結合されているので、元の部分被除算信号に等しい。

復帰は、除数を部分剰余信号Ｓの後に実際に加える必要
なしに起こることに留意されたい。ＳはＤＤＨレジスタ
２９からＤＶレジスタ２７を引いたものに等しいので、
Ｓ及びＤＶレジスタ２７の合計（すなわち、復帰後の部
分剰余信号）は、単にＤＤＨレジスタ２９に等しい。こ
の型の復帰除算は、「非実行」復帰除算と呼ばれる。

部分剰余信号は、除算信号を負の部分剰余信号に実際に
加算する必要なしに、正の値に復帰される。

非復帰除算に対して、除算コントローラ１７は、決して
５ｅｌｅｃｔ　ＩＮＩ信号を確認しない。従って、Ｍｕ
ｘ２４の出力は、常に加減算装置２２のＳ出力に結合さ
れているＩＮ２人力に等しい。これは次の理由で生ずる
。すなわち、非復帰除算では、復帰ステップが存在しな
いためである。その代わり、非復帰除算では、ステップ
４１Ａが復帰ステップ４１に取って代わる必要がある。

２つの制御路４ＯＡ、４０Ｂは、ステップ４１及びステ
ップ４１Ａの両方に及びそれらの両方から導かれる。ス
テップ４１Ａで、加減算装置２２は、加算に対して、セ
ットされる（すなわち、Ａｄｄ信号は除算器コントロー
ラれ１７によって確認される）。その結果、次の繰り返
しに関して、Ｓは、ＤＶレジスタ２７及びＤＤＨレジス
タ２９の合計となる。テストステップ３９で、部分剰余
信号Ｓが負でない場合（すなわちＳ〈０信号が与えられ
ない）、制御はテストステップ３９からＱｕｏｔｉｅｎ
ｔ　Ｂｉｔ信号が与えられるステップ４２に移る（すな
わち、現時点の繰り返しに対する商信号ビットは「１」
である）。

Ｓは正であって、除算器コントローラ１７はＭｕｘ２４
の出力を、ステップ４３で５ｅｌｅｃｔ　ＩＮＩを付与
しないことによって、Ｓに等しいＩＮ２にセットするの
で、復帰除算に対しては部分剰余信号の復帰が現時点の
繰り返しに対して要求されない）。

非復帰除算に対しては、ステップ４３Ａがステップ４３
に取って代わられる。２つの制御路が、ステップ４３と
ステップ４３Ａの両方へ及びそれらの両方から導かれて
いることに留意されたい。ステップ４３Ａで、除算器コ
ントローラ１７は、Ａｄｄ信号を与えないことによって
、次の繰り返しに関する減算に対して、加減算装置２２
をセットする。

テストステップ３９からの両方のブランチは、ステップ
４４に集まる。ここで、除算器コントローラ１７は、５
ｅｌｅｃｔ　Ｍｕｘ信号及びＬｏａｄＤＤＨ信号を確認
することによって、Ｍｕｘ２４からのデータをＤＤＨレ
ジスタ２９に転送させる。ステップ４５で、除算器コン
トローラ１７は、Ｓ　ｈｉｆｔ信号を確認し、ＤＤレジ
スタ２８を左へ１ビツトだけシフトさせる。ＤＤレジス
タ２８を左へ１ビツトだけシフトさせることは、Ｑｕｏ
ｔｉｅｎｔ　Ｂｉｔ信号をＤＤＬレジスタ３０の最も重
要でないビット位置にシフトすることであり、ＤＤＨレ
ジスタ２９内に新しい部分被除数信号を形成する。

ステップ４６で、繰り返しカウンタの計数が増分される
。ステップ４６の後、計数は、ステップ３３で０に初期
化されるので、計数は繰り返し数に等しい。除算繰り返
しが実行されるかどうかが、ステップ４７で決められる
。ここで、計数値が被除数信号のビット数よりも大きい
かそれに等しい場合には、除算繰り返しが実行される。

例えば、被除数信号が１６ビツトである場合、計数が１
６以上である時、除数繰り返しが実行される。除算繰り
返しが実行されない場合、制御はステップ３８に戻され
る。そこでは、新しい部分剰余信号が計算される。除算
繰り返しが実行される場合、制御はテストステップ４９
に行く。そこでは、ＤＤＨレジスタ２９の内容値がＯよ
りも小さいかどうかが決定される。ゼロ／符号検出器２
３は、ＤＤＨレジスタ２９の内容値が０よりも小さいと
きはいつでも、信号ＤＤＨ＜Ｑを確認する。

復帰除算に対して、ステップ４９のテストは常に誤りで
ある。すなわち、ＤＤＨレジスタ２９の内容値は、常に
復帰除算に対して０に等しいかそれよりも大である。こ
れは、復帰除算に対しては、除算器コントローラ１７が
、加減算装置２２の出力であるＳの符号に応答して５ｅ
ｌｅｃｔ　ＩＮＩ信号を確認しまたは確認しないために
起こる。復帰除算プロセスに対して、換言すれば、除算
器コントローラ１７は、ＤＤＨレジスタ２９の内容値が
ゼロに等しいかそれよりも大きくなるようにする。

しかし、非復帰除算に対してＭｕｘ２４の出力を選択す
るための復帰ステップがないため、非復帰除算に対して
は、ＤＤＨレジスタ２９が０よりも小さい値を含み得る
。ＤＤＨレジスタ２９の内容値が０よりも小さい場合、
制御が、ステップ５０に移り、ＤＶレジスタ２７がＤＤ
Ｈレジスタ２９に加算される。

復帰または非復帰除算のいずれかに対して、除算プロセ
スの実行時に、除算器コントローラ１７は、除算プロセ
スが終了し、ＤＤＬレジスタ３０が商信号を含み、そし
てＤ　Ｄ　Ｈレジスタが剰余信号を含むことを示す信号
を確認する。

第４図は、負の固定小数点２進除数信号によって、正の
固定小数点２進被除数信号を除算するための制御フロー
図を示している。４つの初期化ステップ５３−５６にお
いて、繰り返しカウンタの計数は、０にセットされ、除
数信号はＤＶレジスタ２７に読み込まれ、ＤＤレジスタ
２８は、全てのビットを０にセットすることにより初期
化され、そして被除数信号はＤＤＬレジスタ３０に読み
込まれる。ステップ５３−５６、よって、除算器コント
ローラ１７によって付与された制御信号は、まさに第３
図の各対応ステップ３３−３６と同じである。ステップ
５７において、除算器コントローラ１７は、Ａｄｄ信号
を確認することによって加減算装置２２を加算用にセッ
トする。上記されたように、被除数信号の符号が除数信
号の符号に等しくないときはいつでも、除算器コントロ
ーラ１７は加減算装置２２を加算用にセットする。部分
剰余信号Ｓは、ＤＤＨレジスタ２９に含まれた部分被除
数信号をＤＶレジスタ２７に含まれた除数信号に加算す
ることによって、ステップ５８で決定される。Ｓの符号
は、ステップ５９で調べられる。Ｓが０よりも小さい場
合には、ゼロ／符号検出器２３が、ステップ６０で除算
器コントローラ１７にＱｕｏｔｉｅｎｔ　Ｂｉｔ信号（
すなわち、現時点の繰り返しに対する商信号は１である
）を確認させるＳ〈０信号を、確認する。復帰除算に対
し、Ｓｅ１．ｅｃｔ　ＩＮＩ信号を確認し、Ｍｕｘ２４
の出力をＩＮｌにセットすることによって、ステップ６
１において、除算器コントローラ１７は部分剰余信号を
正の値に復帰させる。非復帰除算に対しては、２つの制
御路６０Ａ、　　６０Ｂではずされたステップ６１Ａが
、ステップ６１に取って替えられる。ステップ６１Ａに
おいて、加減算装置２２は、次の繰り返しに対して減算
用にセットされる。

Ｓが０よりも小さい場合（すなわち、ゼロ／符号検出器
２３がＳくＯ信号を確認しない）、除算器コントローラ
１７は、ステップ６２でＱ　ｕｏｔｉｅｎｔＢｉｔ信号
を確認しない。復帰除算に対しては、ステップ６３にお
いて、除算器コントローラ１７が、Ｍｕｘ２４のＳ　ｅ
ｌ、ｅｃｔ　ＩＮ１制御入力を確認しないことによって
、Ｍｕｘ２４の出力をＩＮ２人力、すなわち、非復帰の
正の部分剰余信号Ｓにセットする。非復帰除算に対して
は、制御路６２Ａ、６２Ｂではずされたステップ６３Ａ
が、ステップ６３に取って替えられる。ステップ６３Ａ
において、加減算装置２２は、次の繰り返しに対して加
算用にセットされる。

テストステップ５９からの量のブランチは、ステップ６
４に集まる。そこでは、除算器コントローラ１７が、Ｓ
　ｅｌ、ｅｃｔ　Ｍｕｘ信号及びＬｏａｄＤＤＨ信号の
両方を確認することによって、Ｍｕｘ２４の出力をＤ　Ｄ　Ｈレジスタ２９に読み込む
。

ステップ６５において、除算器コントローラ１７は、Ｄ
Ｄレジスタ２８を左へ１ビツトだけシフトさせる。繰り
返しカウンタの計数は、ステップ６６で増分され、そし
て、ちょうど第３図のフロー図におけるごとく、ステッ
プ６７でテストが実行され、除算繰り返しが実行される
かどうかが決定される。除算繰り返しが実行されない場
合、制御は、ステップ５８に戻される。

繰り返しが、ステップ６７で実行されるべきであると決
定される場合、制御はステップ６８に移され、そこでＤ
Ｄレジスタ２８が増分される。被除数信号を逆符号を持
つ除数信号で除算することは、結果の１つの相補表現を
形成することを含む。

すなわち、ステップ６８実行直前のＤＤＬレジスタ３０
３０の値は、商信号のｊつの相補表現である。ステップ
６８は、ＤＤＬレジスタ３０の値を適切な２つの相補表
現に変換する。

ステップ６８に続いて、ＤＤＨレジスタ内にある剰余信
号が適切な符号を持つかどうかをテストするテストステ
ップ６９がある。もしもそうでない場合には、制御がス
テップ７０に移る。そこでは、ＤＶレジスタ２７に記憶
された負の除数信号か、ＤＤＨレジスタ２９内にある剰
余信号から減算される。第３図で説明したごとく、復帰
除算に対しては、ＤＤＨレジスタ２９か常に、適切な符
号を有する信号を含む。従って、ステップ６９゜７０は
、非復帰除算に対してのみ有益である。除算プロセスの
実行において、除算器コントローラ１７は、除算プロセ
スが終了し、商信号の２つの相補表現がＤＤＬレジスタ
に含まれ、そして剰余信号がＤＤＨレジスタ２９に含ま
れることを示す信号を確認する。

第５図は、負の固定小数点２進除数信号を正の固定小数
点２進被除数信号によって除算するための制御フロー図
である。ステップ７３で、繰り返しカウンタの計数は０
にセットされ、ステップ７４で、除算器コントローラ１
７は、ＬｏａｄＤＶ信号を確認することいよって、除数
信号をＤＶレジスタ２７に読み込む。ＤＤレジスタ２８
はステップ７５で初期化される。しかし、ステップ７５
に対して、ＤＤレジスタ２８の全てのビットは１にセッ
トされ、０には、セットされない。これは、被除数信号
がＤＤＬレジスタ３０に読み込まれる後、ＤＤレジスタ
２８が被除数信号の符号拡張表現を含む必要があるため
である。この場合、被除数信号は負であるので、負の被
除数信号の符号を拡張することは、ＤＤＨレジスタ２９
にすく数の１を含ませることである。ステップ７６にお
いて、除算器コントローラ１７は、ＬｏａｄＤＤＬ信号
を確認することによって負の被除数信号をＤＤＬレジス
タ３０に取り込む。

ステップ７７で、被除数信号ビットは除数信号の符号と
等しくないため、除算器コントローラれ１７はＡｄｄ信
号を確認して加減算装置２２を加算用にセットする。部
分剰余信号Ｓは、ＤＤＨレジスタ２９に含まれたその部
分剰余信号をＤＶレジスタ２７に含まれた除数信号を加
算することによって、ステップ７８で決定される。

もし、Ｓが負であれば、Ｓ〈０信号が確認され、制御が
ステップ８０に移される。そこでは、除算器コントロー
ラ１７　Ｑｕｏｔｉｅｎｔ　Ｂｉｔ信号を確認しない。

復帰除算に対して、ステップ８０に続くステップ８１で
、除算器コントローラ１７がＳ　ｅｌｅｃｔ　ＩＮＩ信
号を与えないことで、Ｍｕｘ２４の出力をＳに等しいＩ
Ｎ２にセットする。

負の部分剰余信号は、復帰されないということに留意さ
れたい。これは、復帰除算の負の被除数信号への適用は
、部分被除数信号が負であることを必要とするために起
こる。非復帰除算に対して、２つの制御路８０Ａ、８０
Ｂではずされたステップ８１Ａが取ってかえられる。ス
テップ８１Ａで、加減算装置２２は、次の繰り返しに対
して加算にセットされる。Ｓが負でない場合には、制御
がテストステップ７９Ａに移される。そこで、Ｓが０に
等しいかテストされる。Ｓが０に等しくない場合（すな
わち、部分剰余信号が正、すなわち非零値である）、ス
テップ８２に移される。復帰除算に対しては、ステップ
８２の後にステップ８３が来る。ステップ８３では、正
の部分剰余信号を負の値に復帰させるために、除算器コ
ントローラ１７が５ｅｌｅｃｔ　ＩＮＩ信号を確認し、
Ｍｕｘ２４の出力をＩＮＩ　（ＤＤＨレジスタに等しい
）にセットする。非復帰除算に対しては、２つの制御路
８２Ａ、８２Ｂで離されたする８３Ａが、する８３に取
って代えられる。ステップ８３Ａにおいて、加減算器２
２が、次の繰り返しに対して、減算にセットされる。

部分剰余信号、すなわちＳがＯに等しい場合、Ｓ＝０信
号が確認され、制御がテストステップ７９Ｂに移される
。ステップ７９Ｂで、ＤＤＬレジスタ３０からまだシフ
トされていない被除数信号ビットが、０に等しいかテス
トされる。被除数信号は初めにＤＤＬレジスタ３０に記
憶され、繰り返し毎に被除数信号の■ビットがＤＤＬレ
ジスタ３０からＤ　Ｄ　Ｈレジスタ２９にシフトされる
ことに留意されたい。従って、例えば、１６ビツト被除
数信号の除算に対する５回目の繰り返しにおいて、テス
トステップ７８Ｂは、原被除数信号の０から１】ビット
（すなわち、ＤＤＬレジスタ３０内に残っている被除数
信号の部分）を調べる。ｄｄ＝０信号を確認するゼロ／
符号検出器２３は、実行された繰り返し数を示す計数信
号を用いて、ＤＤＬ３０のどのビットを調べるかを決め
る。

ＤＤＬレジスタ３０に残っている原被除数信号の部分の
全てのビットが０に等しい場合には、ゼロ／符号検出器
２３によって、ｄｄ＝０信号が確認され、制御がテスト
ステップ７９Ｂからステップ８０に移される。そうでな
い場合には、制御がステップ７９Ｂからステップ８２に
移される。ステップ７９．７９Ａ及び７９Ｂからの種々
の制御ブランチは、全てステップ８４に集中する。そこ
では、除算器コントローラ１７は、５ｅｌｅｃｔ　Ｍｕ
ｘ信号及びＬｏａｄＤＤＨ信号を確認することによって
、Ｍｕｘ２４の出力をＤＤＨレジスタ２９に読み込む。

続くステップ８５において、除算器コントローラ１７は
、ＤＤレジスタ２８を左へ１ビツトだけシフトさせる。

ステップ８６で、繰り返しカウンタの計数が増分される
。そして、ステップ８７は、除算繰り返しが実行される
かどうかを決定する。除算繰り返しが実行されない場合
、制御がステップ７８に戻される。そこでは、新しい部
分剰余信号が計算される。

除算繰り返しが実行される場合、制御がステップ８８に
移され、そこでＤＤレジスタ２８が増分される（被除数
信号の符号が除数信号の符号と等しくないため）。ステ
ップ８８の後、２つのステップ８９．９０が実行される
。ここで、ステップ８９は、ＤＤＨレジスタ２９の内容
値がＯよりも小さいかどうかを決定するテストステップ
である。

またステップ９０では、Ｄ　Ｄ　Ｈレジスタ２９から除
数信号を減算する。第３図及び第４図のフロー図と全く
同様に、ステップ９０に対する制御の転移は、非復帰除
算に対してのみ可能である。また、ステップ８９．９０
は剰余信号を負にすることについても留意されたい。こ
れは、負の被除数信号が負の剰余信号を要求するために
起こる。

除算の実行において、除算器コントローラ１７は、除算
プロセスが終了し、商信号がＤＤＬレジスタ内に記憶さ
れ、さらに剰余信号がＤＤＨレジスタ内に記憶されるこ
とを示す信号を確認する。

第６図は、負の固定小数点２進除算信号によって負の固
定小数点２進被除数信号を除算するための制御フロー図
を表している。ステップ９３で、繰り返しカウンタの計
数はＯにセットされ、ステップ４４で除数信号がＤＶレ
ジスタ２７に読み込まれる。ＤＤレジスタ２８は、ステ
ップ９５で初期化される。しかし、ステップ７５に関す
るものと同様に、ステップ９５で、ＤＤレジスタ２８の
全てのビットが１にセットされる。これは、ＤＤレジス
タ２８が負の被除数信号を符号延長表現を含まねばなら
ないためである。全ての９６で、被除数信号がＤＤＬレ
ジスタに読み込まれる。

ステップ９７において、被除数信号の符号は除数信号の
符号に等しいので、除算器コントローラ１７は加減算装
置２２を減算にセットする。部分剰余信号Ｓは、ＤＶレ
ジスタ２７に含まれた除数信号をＤＤＨレジスタ２９に
含まれた部分剰余信号から減算することによって、ステ
ップ９８で決定される。部分剰余信号Ｓの符号は、テス
トステップ９９でテストされる。

Ｓが負の場合、ゼロ／符号検出器２３はＳ＜０信号を確
認し、制御がステップ１００に移される。

ステップ１００において、Ｑｕｏｔｉｅｎｔ　Ｂｉｔ信
号が確認される。復帰除算に対しては、ステップ１００
の後のステップ１０１で除算器コントローラ１７が、Ｓ
　ｅｌｅｃｔ　ＩＮＩ信号を確認しないことによって、
ＭｌＩＸ２４の出力をＳに等しいＩＮ２にセットする。

ステップ８１に関するものと全く同様に、負の部分剰余
信号は復帰されないことに留意されたい。非復帰除算に
対しては、２つの制御路１００Ａ、１００Ｂではずされ
たステップｌ０ＩＡにおいて、加減算装置２２は、次の
繰り返しに対して減算にセットされる。

もしＳか負でない場合、Ｓく０信号が確認されず、制御
がテストステップ９９Ａに移される。ここでは、ＳがＯ
と等価であるかテストされる。もしＳがＯに等しくなけ
れば、ゼロ／符号検出器２３はＳ−Ｏ信号を確認せず、
制御がステップ１０２に移される。そこでは、商信号ビ
ット信号は確認されない。復帰除算に対しては、ステッ
プ１０２の後にステップ１０３がくる。ステップ１０３
では、Ｍｕｘ２４の出力を（ＤＤＨレジスタに等しい）
ＩＮＩにセラｌ−Ｌ、正の部分剰余信号が負値に復帰さ
れるように、除算器コントローラ１７が５ｅｌｅｃｔ　
ＩＮＩ信号を確認する。非復帰除算に対しては、２つの
制御路１０２Ａ、１０２Ｂではずされたステップ１０３
Ａが、ステップ１０３に取って代わる。ステップ１０３
において、加減算装置２２は次の繰り返しに対して加算
にセットされる。

部分剰余信号ＳがＯに等しい場合、Ｓ−０信号か確認さ
れ、制御がテストステップ９９Ｂに移される。ステップ
９９Ｂで、（計数シフト動作後）９ＤＤＬレジスタ３０に残っている被除数信号ビットが、
０に等しいかテストされる。ＤＤＬレジスタ３０に残っ
ている原波除数信号の部分の全ビットが、０に等しい場
合には、ゼロ／符号検出器２３によってｄｄ＝０信号が
確認され、制御がテストステップ９９Ｂからステップ１
００に移される。

そうでない場合には、ｄｄ＝ｏ信号が確認されず、制御
はステップ９９Ｂからステップ１０２に移される。

ステップ９９．９９Ａ及び９９Ｂからの種々の制御ブラ
ンチのすべてが、ステップ１０４に集中している。ステ
ップ１０４では、除算器コントローラ１７がＳ　ｅｌｅ
ｃｔ　Ｍｕｘ信号及びＬｏａｄＤＤＨ信号を確認するこ
とによって、Ｍ　ｕ　ｘ　２４の出力をＤＤＨレジスタ
２９に読み込ませる。ステップＩ０５で除算器コントロ
ーラ１７除算器コントローラれＤＤレジスタ２８を左へ
１ビットだけシフトさせる。次のステップ１０６におい
て、繰り返しカウンタの計数が増分される。さらに、テ
ストステップ１０７は、除算繰り返しが実行されるかど
０うかを決定する。もし、除算繰り返しが、実行されない
場合には、制御がステップ９８に戻される。

そこでは新しい部分剰余信号が計算される。

除算繰り返しが行われる場合には、制御がステップ１１
０を伴うステップ１０９に移される。ステップ１０９、
ＤＤＨレジスタ２９の内容値がＯよりも小さいかどうか
を決定するためのテスト出ある。

ステップ１１０は、除数信号をＤＤＨレジスタ２９に加
算する。第３図、第４図、及び第５図のフロー図に対す
るものと全く同様に、ステップ１１０への制御の移行は
、非復帰除算に対してのみ可能である。

除算プロセスが終了した後、除算器コントローラ１７が
、除算プロセスが終了し、商信号がＤＤＨレジスタ３０
内にあり、さらに剰余信号がＤＤＨレジスタ２９内にあ
ることを示す信号を確認する。

第３−６図は、固定小数点２進値の除算を表している。

浮動小数点２進値の除算に対して除算器装置１５を用い
ることもまた可能である。

浮動小数点２進数は、仮数、指数、及び可能なら符号ビ
ットから構成されている。仮数は、最も重要なビットと
２番目に重要なビットとの間に含有小数点（ｉｍｐｌｉ
ｅｄ　ｄｅｃｉｍａｌ　ｐｏｉｎｔ）を有する。

従って、最も重要なビット位置で始まり、最も重要でな
いビット位置方向に作用する仮数の各ビット位置は、２
°、２−１．２−２などを表わす。さらに、符号化浮動
小数点２進値が、上述のＩ　ＥＥＥ基準を持つ等の分離
符号ビットを持つか、仮数が２つの相補値として表され
得る。従って、最も重要なビット位置は、２°の代わり
に−２０を表わす。

浮動小数点２進値の除算は、被除数信号指数から除数信
号指数を減算して商信号仮数を得ることによって、実行
される。いかなる分数結果も仮数の一部になるので、剰
余信号は確認されない。

商信号仮数は分数値であって、整数値ではないので、固
定２進除算は、除数信号仮数によって被除数信号仮数を
除算するのには使用されない。例えば、００１　（小数
）の仮数によって００１　（小数、２５）を除算するこ
とは、０１０（小数、５）の仮数を与える。しかし０１
０で００１を除算するために固定小数点除算を適用する
と、Ｏが与えられる。固定小数点２進除算を用いて、適
合した被除数信号仮数が、除数信号仮数によって除算可
能なように、被除数信号仮数を適合させることは可能で
ある。これは、被除数信号仮数を左へ、仮数のビットに
等しいビット数シフトさせることによってなされる。

例えば、第３図の制御フロー図は、正の浮動小数点除数
信号仮数による正の浮動小数点被除数信号仮数の除算の
説明のために使用できる。ステップ３６で、被除数信号
がＤＤレジスタ３０に読み込まれる。除算器コントロー
ラ１７がＤＤＬレジスタ３０の代わりにＤＤレジスタ２
８のＤＤＨレジスタ２９部分に、被除数信号を読み込む
。除算が実行されるとき、商信号仮数がＤＤＬレジスタ
３０に記憶さる。しかし、非復帰除算剰余信号が正であ
ることを確信するために、除数信号を負の剰余信号に加
算するステップ４９．５０は、剰余信号を確認しない浮
動小数点除算に対しては必要とされないことに留意すべ
きである。

同様に、第４図は、負の浮動小数点除数信号仮数による
正の浮動小数点被除数信号仮数の除算を説明するために
使用できる。ステップ５６で、除算器コントローラ１７
は被除数信号をＤＤＬレジスタ３０の代わりにＤＤＨレ
ジスタ２９に読み込む。ちょうど第３図を用いて説明し
たと同じように、浮動小数点除算に対しては、第４図の
ステップ６９．７０が必要とされない。

第７図は、負の２進浮動小数点の被除数信号仮数を正の
２進浮動小数点の除数信号仮数で除算するための制御フ
ローダイアグラムを示している。

ステップ１１３では、繰り返しカウンターの計数が０に
セットされ、ステップ１１４では、除算器コントローラ
１７がＬｏａｄＤＶ信号を確認し、除数信号をＤＶレジ
スタ２７内へ読み込む。ＤＤレジスタ２８は、ステップ
１１５において、全てがＯに初期化される。ステップ１
１６では、除算器コントローラ１７が、５ｅｌｅｃｔ　
　Ｍｕｘ信号を確認せず、かつＬｏａｄ　　ＤＤＨ信号
を確認することによって、被除数信号をＤＤＨレジスタ
２９に読み込む。被除数信号をＤＤＨレジスタ２９に読
み込むことは、被除数信号の最も重要なビットをＤＤレ
ジスタ２８の最も重要なビット位置に置くことであるの
で、被除数信号の符号延長はあり得ないことに留意すべ
きである。ステップ１１７では、被除数信号の符号が除
数信号の符号と同じでないことから、除算器コントロー
ラ１７が加減算装置２２を加算にセットするために、Ａ
ｄｄ信号を確認する。

ステップ１１８では、ＤＤＨレジスタ内に保持された部
分被除数信号をＤＶレジスタ２７内に保持された除数信
号に加算することによって、部分剰余信号Ｓが形成され
る。Ｓの符号は、ステップ１１９で検査される。もしも
、ＳがＯ以下であれば、Ｓ〈０信号であることが確認さ
れ、制御は商のビット信号が判断されるステップ１２０
へ移る。

復帰除算に対しては、ステップ１２１がステッ、プ１２
０に続き、ここでは除算器コントローラ１７はＳ　ｅｌ
、ｅｃｔ　Ｉ　Ｎ　１信号を確認せず、非復帰部分除数
であるＳと同じところのＭｕｘ２４の出力をＩＮ２にセ
ットする。上記された様に、被除数信号が負のとき、負
の部分剰余信号は復帰されず、正の部分剰余信号が復帰
される。非復帰除算のためには、二つの制御路１２０Ａ
と１２０Ｂとで切り離されたステップ１２１Ａがステッ
プ１２１に取って代わることとなる。ステップ１２１Ａ
では、加減算ユニット２２が次の繰り返しのための加算
にセットされる。

もしもＳが負でない場合には、ゼロ／符号検出器２３は
Ｓ〈０信号を確認せず、制御はテストステップ１１９か
ら、ＳがＯであることを検査するためのテストステップ
１１９Ａへ移動される。もしＳが０でなければ、Ｓ−０
信号が確認されず、制御は、商ビット信号が判断される
ステップ１２２へ移動される。復帰除算に対しては、ス
テップ１２２の後にステップ１２３が続く。そのステッ
プでは、Ｍｕｘ２４の出力をＤＤＨレジスタ２９のＩＮ
ｌヘセットすることによって部分剰余信号を復帰させる
ために、除算器コントローラ１７がＳｅｌ、ｅｃｔ　Ｉ
　Ｎ　ｌ信号を確認する。非復帰除算に対しては、２つ
の制御路１２２Ａと１２２Ｂで切り離されているステッ
プ１２３Ａがステップ１２３に取って代わることとなる
。ステップ１２３Ａでは、加減算装置２２が次の繰り返
しのため加算にセットされる。

もしもＳがＯであれば、Ｓ＝０信号が確認され、制御は
ステップ１２０へ移動する。

テストステップ１１９．１１９Ａからの種々の枝は、全
て、ステップ１２４に集中している。そこでは、Ｌｏａ
ｄＤＤＨ信号及びＳ　ｅｌｅｃｔ　Ｍｕｘ信号を確認す
ることによって除算器コントローラ１７がＭｕｘ２４の
出力をＤ　Ｄ　Ｈレジスタ２９へ読み込む。ステップ１
２５では、除算器コントローラ１７が、ＤＤレジスタ２
８を左に１ビットだけシフトさぜる。計数値はステップ
１２６で増加され、除算の繰り返しが完了したか否かが
ステップ１２７で検査される。もし、除算の繰り返しが
完了していなければ、制御はステップ１１８へ戻される
。

そうでない場合には、除算処理が終了し、商信号７がＤＤＬレジスタ２９の中に存在することを示す信号が
確認される。剰余信号は確認されない。

第８図は、負の２進浮動小数点の被除数信号仮数を負の
２進浮動小数点の除数信号仮数で除算するための制御フ
ローダイアグラムを示している。

ステップ１３３では、繰り返しカウンターであるＣ　ｏ
ｕｎｔがＯにセットされ、ステップ１３４では、除算器
コントローラ１７が除数信号をＤＶレジスタ２７内へ読
み込む。ＤＤレジスタ２８は、ステップ１３５において
、全てがＯに初期セットされる。

ステップ１３６では、被除数信号の符号が除数信号と同
じであることから、除算器コントローラ１７が加減算ユ
ニット２２を減算にセットする。

ステップ１３８では、ＤＤＨレジスタ内に保持された部
分被除数信号からＤＤレジスタ２７内に保持された除数
信号を減算することによって、部分剰余信号Ｓが形成さ
れる。Ｓの符号は、ステップ１３９で検査される。もし
も、Ｓが０以下であれば、Ｓ〈０信号であることが確認
され、制御は商のビット信号が判断されるステップ１４
０へ移８る。復帰除法のために、ステップ１４１がステップ１４
０に続き、ここでは除算器コントローラ１７はＩＮｌの
選択（Ｓｅｌｅｃｔ　Ｉ　Ｎ　１　）を確認せず、非復
帰部分除数であるＳと同じところのＭｕｘ２４の出力を
ＩＮ２にセットする。非復帰除算のためには、二つの制
御通路１４０Ａと１４０Ｂとで切り離されたステップ１
４１Ａがステップ１４１に取って代わることとなる。ス
テップ１４１Ａでは、加減算ユニット２２が次の繰り返
しのための減算用にセットされる。

もしもＳが負でない場合には、ｓ＜ｏ信号であるかどう
かは確認されず、制御はテストステップ１３９から、Ｓ
が０であることを検査するためのテストステップ１３９
Ａへ移動される。もしＳが０でなければ、Ｓ＝Ｏなる信
号かどうかは確認されず、制御は、商のビット信号が判
断されないステップ１４２へ移動される。復帰除算のた
めには、除算器１７が、ＩＮＩの選択（Ｓｅｌｅｃｔ　
Ｉ　Ｎ　１　）を確認することによって、部分剰余信号
を復帰させ、もって、Ｍｕｘ２４の出力をＤＤＨレジス
タ２９のＩＮＩヘセッＩ・する。非復帰除算のためには
、２つの制御通路１４２Ａと１４２Ｂで切り離されてい
るステップ１４３Ａがステップ１４３に取って代わるこ
ととなる。ステップ１４３Ａでは、加減算ユニット２２
が次の繰り返しのための加算のためにセットされる。

もしもＳがＯであれば、Ｓ−０信号は確認されずに、制
御はステップ１４０へ移動する。

テストステップ１３９．１３９Ａからの種々の枝は、全
て、ＬｏａｄＤＤＨ信号及び５ｅｌｅｃｔ　Ｍｕｘ信号
を確認することによって除算器コントローラ１７がＭｕ
ｘ２４の出力をＤＤＨレジスタ２９ヘセットするところ
のステップ１４４へ集束している。

ステップ１４５では、除算器コントローラ１７は、Ｓ　
ｈｉｆｔ信号がＤＤレジスタ２８を左に１ビツトだけシ
フトさせることを確認する。カウント値はステップ１４
６で増加され、除算の繰り返しが完了したか否かがステ
ップ１４７で検査される。もし、除算の繰り返しが完了
していなければ、制御はステップ１３８へ戻される。そ
うでない場合には、除算処理が終了したことを示す信号
が確認され、商の信号がＤＤＬレジスタ２９の中に存在
することとなる。剰余信号は確認されない。

本発明は、何れかのビット数を有するレジスタと他のエ
レメントによっても実施される。除算ユニット１５は、
マイクロプロセッサ１２の一部として示されているが、
この除算ユニット１５は、他のディジタルデバイスの一
部としても、あるいは、スタンド−アローン・ユニット
とじても構成され得る。データバス１９及びコントロー
ルバス２０は、それぞれ、複数のバスに分解され得るで
あろう。同様に、これらのバス１９．２０は、つのバス
に結合することも可能である。

除算器コントローラ１７として示された特定のハードウ
ェアも使用することが出来る。同様に、同じ機能を有す
る異なるハードウェアも、その除算回路に代えることが
出来る。さらに、除算器コントローラ１７又は除算回路
、あるいはこれらの双方は、マイクロコンピュータ内で
実行されるスフトウエアによって構成することも可能で
あり、このことは「方向閾値によるフォースフィールア
クチュエータの誤動作検出（フォース・フィール・アク
チュエータ・フォールト・デテクション・ウィズ・ディ
レクショナル・スレッショルド）」と題する米国特許第
４，２９４，１６２号（フォラ−等）において（他の技
術分野で）論ぜられるハードウェア／ソフトウェアの均
等性の観点から明瞭であろう。

〔発明の効果〕

本発明によれば、負の値を正の値に変換する必要がなく
、固定あるいは浮動小数点の負の２進値の除算を行える
ので、除算処理の時間が節約でき、必要なハードウェア
も少なくて済む。

【図面の簡単な説明】

第１図は本発明が使用されているマイクロプロセッサの
ブロックダイヤグラムであり、第２図は本発明になる除
算器ユニットの回路図であり、第３図は、正の被除数の正の除数による除算を行う際の
、第２図の除算器ユニットの動作を図示するための制御
フローダイアグラムであり、第４図は、正の被除数によ
る除算を行う際の、第２図の除算器ユニットの動作を図
示するための制御フローダイアグラムであり、第５図は、負の被除数による固定小数点除算を行う際の
、第２図の除算器ユニットの動作を図示するための制御
フローダイアグラムであり、第６図は、負の被除数によ
る固定小数点除算を行う際の、第２図の除算器ユニット
の動作を図示するための制御フローダイアグラムであり
、第７図は、負の被除数による浮動小数点除算を行う際
の、第２図の除算器ユニットの動作を図示するための制
御フローダイアグラムであり、そして、第８図は、負の被除数の負の除数による浮動小数点除算
を行う際の、第２図の除算器ユニットの動作を図示する
ための制御フローダイアグラムである。〔符号の説明〕１２：マイクロプロセッサ；中央処理／インタフェース装置：マスタコントローラ：除算装置：除算各回路：除算器コントローラ１９．２０：バス：加減算装置：ゼロ／符号検出装置：　ＤＤＨレジスタ：　ＤＤＬレジスタ：順列組合せアレイ：カウンタ

Claims

【特許請求の範囲】

（１）被除数信号を除数信号で除算して商信号と剰余信
号を発生するための除算装置であって、上記被除数信号
、上記除数信号、部分剰余信号、そして、部分被除数信
号を記憶する記憶手段と、異なる符号を有する上記除数
信号及び上記被除数信号と、同一符号を有する上記部分
被除数信号と上記被除数信号とに応答して、上記除数信
号を上記部分被除数信号に加えることによって上記部分
剰余信号を発生し、上記部分剰余信号が０の場合には、
それぞれの商ビットを０にセット、上記部分剰余信号が
０より小さい場合はそれぞれの商信号ビットを１にセッ
トするため、上記被除数信号及び上記除数信号に応答す
る除算手段とを備えたことを特徴とする除算装置。
（２）請求項１に記載された被除数信号を除数信号で除
算して商信号と剰余信号を発生するための除算装置にお
いて、復帰除算に対しては、上記除算手段は、上記被除
数信号及び上記除数信号が同一符号を有している場合に
は、上記部分被除数信号から除数信号を引くことにより
上記部分剰余信号を発生し、また、復帰除算に対しては
、上記除算手段は、上記被除数信号及び上記除数信号が
異なる符号を有している場合には、上記除数信号を上記
部分被除数信号に加算することによって上記部分剰余信
号を発生することを特徴とする除算装置。
（３）請求項２に記載された被除数信号を除数信号で除
算して商信号と剰余信号を発生するための除算装置にお
いて、復帰除法のために、商信号のそれぞれのビットは
、上記除数信号が負でありそして上記部分剰余信号が負
である場合には、１にセットされ、そして、復帰除法の
ために、商信号のそれぞれのビットは、上記除数信号が
正でありそして上記部分剰余信号が０ではない正である
場合には、１にセットされることを特徴とする除算装置
。
（４）請求項１に記載された、被除数信号を除数信号で
除算して商信号と剰余信号を発生するための除算装置に
おいて、非復帰除算に対しては、上記除算手段は、上記
部分被除数信号が０より小さい場合には、上記部分被除
数信号に正の除数信号を加算しまたは上記部分被除数信
号から負の除数信号を減算することによって、上記部分
剰余信号を発生することを特徴とする除算装置。
（５）請求項４に記載された被除数信号を除数信号で除
算して商信号と剰余信号を発生するための除算装置にお
いて、復帰除算に対して、商信号のそれぞれのビットは
、上記除数信号が負でありそして上記部分剰余信号が負
である場合には、１にセットされ、さらに、復帰除算に
対して、商信号のそれぞれのビットは、上記除数信号が
正でそして上記部分剰余信号が０ではなく正の場合には
、１にセットされることを特徴とする除算装置。
（６）請求項１に記載された被除数信号を除数信号で除
算して商信号と剰余信号を発生するための除算装置にお
いて、上記記憶手段は複数のハードウェアのレジスター
であることを特徴とする除算装置。
（７）請求項３、５または６のいずれかに記載された被
除数信号を除数信号で除算して商信号と剰余信号を発生
するための除算装置において、上記除算手段は、加減算
装置、Ｍｕｘ、零／符号検出装置、及び除算コントロー
ル装置とから構成されていることを特徴とする除算装置
。