JPS60101640A - １０進除算装置 - Google Patents
１０進除算装置Info
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- JPS60101640A JPS60101640A JP58208724A JP20872483A JPS60101640A JP S60101640 A JPS60101640 A JP S60101640A JP 58208724 A JP58208724 A JP 58208724A JP 20872483 A JP20872483 A JP 20872483A JP S60101640 A JPS60101640 A JP S60101640A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/4917—Dividing
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ｌＯ進除算方式に関し、特に演算途中でレジ
スタの内容の加算やレジスタの内容の］。
スタの内容の加算やレジスタの内容の］。
桁シフトを省略して、演算時間を短縮できる１゜進除算
方式に関するものである。
方式に関するものである。
１０進除算命令は、演算命令の中でも特に多くの演算サ
イクルを要する命令であるため、演算速度の高速化は難
かしい。
イクルを要する命令であるため、演算速度の高速化は難
かしい。
従来の１０進″ｂ
２つのレジスタＡ、Ｃと、加減算器ｌと、シフタ２と、
減算回数カウント部３と、キャリー検出部４により行っ
ている。すなわち、除算を行うため、被除数Ｘをレジス
タＡ、除数ＹをレジスタＣにそれぞれ格納し、加減算器
１て被除数Ｘから除ＷＩＹを減算して、その結果ＩＡを
セレクタ５を介してレジスタＡに戻す。上記減算結果が
正のときには、桁上は信号（キャリ）がキャリー検出部
４により検出され、ゲー）１０を開いて減算回数カウン
ト部３の値を”Ｉ １１にする。減算結果が負になるま
で、レジスタへの内容からレジスタＣの内容を減算し、
その結果ＩＡをレジスタＡに戻すとともに、キャリーが
生ずる度に減算回数カウント部３の値を＋１する。
減算回数カウント部３と、キャリー検出部４により行っ
ている。すなわち、除算を行うため、被除数Ｘをレジス
タＡ、除数ＹをレジスタＣにそれぞれ格納し、加減算器
１て被除数Ｘから除ＷＩＹを減算して、その結果ＩＡを
セレクタ５を介してレジスタＡに戻す。上記減算結果が
正のときには、桁上は信号（キャリ）がキャリー検出部
４により検出され、ゲー）１０を開いて減算回数カウン
ト部３の値を”Ｉ １１にする。減算結果が負になるま
で、レジスタへの内容からレジスタＣの内容を減算し、
その結果ＩＡをレジスタＡに戻すとともに、キャリーが
生ずる度に減算回数カウント部３の値を＋１する。
減算結果が負になったとき、減算回数カウント部３の値
を結果ディジットに出力し、商の最上位桁とする。同時
に、レジスタＡの内容とレジスタＣの内容を加減算器１
で加算し、正の最後の減算結果に戻した後、セレクタ５
を介しレジスタＡに格納する。次ｒ２このレジスタＡの
内容をシフタ２により１桁分、つまり１０進１桁が４ビ
ツトで表わされるときには左に４ビツトだけシフトし、
この結果２Ａをセレクタ５を介してレジスタＡに戻す。
を結果ディジットに出力し、商の最上位桁とする。同時
に、レジスタＡの内容とレジスタＣの内容を加減算器１
で加算し、正の最後の減算結果に戻した後、セレクタ５
を介しレジスタＡに格納する。次ｒ２このレジスタＡの
内容をシフタ２により１桁分、つまり１０進１桁が４ビ
ツトで表わされるときには左に４ビツトだけシフトし、
この結果２Ａをセレクタ５を介してレジスタＡに戻す。
次に、このレジスタＡの内容を新しい被除数としてレジ
スタＣの除数で減算し、減算結果ＩＡをセレクタ５を介
してレジスタＡに戻すとともに、キャリー検出部４で検
出したキャリーで減算回数カウント部３の値を＋１し、
商の次の桁数をカウントする。
スタＣの除数で減算し、減算結果ＩＡをセレクタ５を介
してレジスタＡに戻すとともに、キャリー検出部４で検
出したキャリーで減算回数カウント部３の値を＋１し、
商の次の桁数をカウントする。
このように、第１図の１０進除算方式では、高速化を妨
げる要因として、次のような問題点かあつた。
げる要因として、次のような問題点かあつた。
（１）減算ループと、桁ごとのシフトのためのループの
２重ループで構成され、これらのループ処理が時系列的
に行われていること。
２重ループで構成され、これらのループ処理が時系列的
に行われていること。
０１）キャリーが生ずる度に減算回数カウント部で＋１
して、結果ディジットとして出力する処理が、上記ルー
プ処理とは別個に必要であること。
して、結果ディジットとして出力する処理が、上記ルー
プ処理とは別個に必要であること。
（ｌｉｅ １桁の部分商を得るためには、必ずレジスタ
人の内容にレジスタＣの内容を加算する処理が必要であ
ること。
人の内容にレジスタＣの内容を加算する処理が必要であ
ること。
そこで、従来、上記０１１）のみを改善するための１０
進割算方式が提案された（特公昭５６−６５８７号公報
参照）。
進割算方式が提案された（特公昭５６−６５８７号公報
参照）。
第２図は、上記公報記載のｌＯ進除算方式のブロック図
である。
である。
第２図では、レジスタＢを付加して、加減算器１で減算
した結果を、レジスタＡとＢに交互に格納し、キャリー
が生じなくなったとき、正の結果が格納されている一方
のレジスタの内容をシフタ２により１桁分シフトしてレ
ジスタＡまたはＢに戻し、再び減算を繰り返す方法を用
いている。
した結果を、レジスタＡとＢに交互に格納し、キャリー
が生じなくなったとき、正の結果が格納されている一方
のレジスタの内容をシフタ２により１桁分シフトしてレ
ジスタＡまたはＢに戻し、再び減算を繰り返す方法を用
いている。
具体例を用いて説明するため、１２１０÷６−２０１余
り４を演算する。
り４を演算する。
（ａ）先ず、レジスタＡに°’０１２１００００”を格
納し、レジスタＣに“６０００００００′′と左詰めに
する。（ｂ）次に、レジスタＡの内容からレジスタＣの
内容を加減算器１で減算しく”０１２１００００”より
°’０６００００００″′が大きいので、”０６０００
０００″の補数、つまり１００００００００−０６００
００００−９４００００００ を加える）、その減算結
果”９５２１００００°′をレジスタＢに格納する。こ
のとき、キャリーは生じない。（０）次に、レジスタＡ
の内容を左に４ビツトだけシフトし、”１２１００ｏｏ
ｏ” をレジスタＡに格納する。（→次に、レジスタへ
の内容からレジスタＣの内容を加減算器ｌで減算し、そ
の結果″０６１０００００”をレジスタＢに格納する。
納し、レジスタＣに“６０００００００′′と左詰めに
する。（ｂ）次に、レジスタＡの内容からレジスタＣの
内容を加減算器１で減算しく”０１２１００００”より
°’０６００００００″′が大きいので、”０６０００
０００″の補数、つまり１００００００００−０６００
００００−９４００００００ を加える）、その減算結
果”９５２１００００°′をレジスタＢに格納する。こ
のとき、キャリーは生じない。（０）次に、レジスタＡ
の内容を左に４ビツトだけシフトし、”１２１００ｏｏ
ｏ” をレジスタＡに格納する。（→次に、レジスタへ
の内容からレジスタＣの内容を加減算器ｌで減算し、そ
の結果″０６１０００００”をレジスタＢに格納する。
このとき、キャリが生ずるので減算回数カウント部３の
値は“°１”となる。（ｅ）次に、レジスタＢの内容か
らレジスタＣの内容を加減算器１て減算し、その結果″
００１０００００”をレジスタＡに格納する。このとき
、キャリーが生ずるので、減算回数カウント部３の値は
２″となる。
値は“°１”となる。（ｅ）次に、レジスタＢの内容か
らレジスタＣの内容を加減算器１て減算し、その結果″
００１０００００”をレジスタＡに格納する。このとき
、キャリーが生ずるので、減算回数カウント部３の値は
２″となる。
（ｆ）次に、レジスタＡの内容からレジスタＣの内容を
減算し、その結果”９４１０００００”をレジスタＢに
格納する。このとき、キャリーは生じないので、クリア
される。（ｇ）次に、レジスタＡの内容を左に牛ビット
たけシフトし、０１００００００”をレジスタＡに格納
する。（旬次に、レジスタＡの内容からレジスタＣの内
容を減算して、その結果をレジスタＢに格納するが、ま
だキャリーが生じないのて、再びレジスタＡの内容を左
に４ビツトだけシフトし”１０００００００”をレジス
タＡに格納する。（１）次に、レジスタＡの内容からレ
ジスタＣの内容を減算して、その結果″０４−００００
００”をレジスタＢに格納する。そのとき、キャリーカ
生ずるので、減算回数カウント部３の値は°°１″とな
る。（ｊ）次に、レジスタＢの内容からレジスタＣの内
容を減算して、その結果”９８００００００”をレジス
タＡに格納する。このとき、キャリーが生じないので、
クリアされるとともに・結果ディジットとして出力され
る。
減算し、その結果”９４１０００００”をレジスタＢに
格納する。このとき、キャリーは生じないので、クリア
される。（ｇ）次に、レジスタＡの内容を左に牛ビット
たけシフトし、０１００００００”をレジスタＡに格納
する。（旬次に、レジスタＡの内容からレジスタＣの内
容を減算して、その結果をレジスタＢに格納するが、ま
だキャリーが生じないのて、再びレジスタＡの内容を左
に４ビツトだけシフトし”１０００００００”をレジス
タＡに格納する。（１）次に、レジスタＡの内容からレ
ジスタＣの内容を減算して、その結果″０４−００００
００”をレジスタＢに格納する。そのとき、キャリーカ
生ずるので、減算回数カウント部３の値は°°１″とな
る。（ｊ）次に、レジスタＢの内容からレジスタＣの内
容を減算して、その結果”９８００００００”をレジス
タＡに格納する。このとき、キャリーが生じないので、
クリアされるとともに・結果ディジットとして出力され
る。
このように、第２図においては、レジスタＡまたはレジ
スタＢのいずれか一方の内容が負になっても、他方の内
容を使用することができるので、負の減算結果に除数を
加算する処理が不要となり、演算時間が短縮される。ま
た、剰余は、一方のレジスタ（上記の例では、レジスタ
Ｂ）の中に存在するので、これを読み出すのみでよい。
スタＢのいずれか一方の内容が負になっても、他方の内
容を使用することができるので、負の減算結果に除数を
加算する処理が不要となり、演算時間が短縮される。ま
た、剰余は、一方のレジスタ（上記の例では、レジスタ
Ｂ）の中に存在するので、これを読み出すのみでよい。
しかし、さらに１０進除算命令を高速化しようとしても
、前記の問題点（１）と（１１）が障害となってこれ以
上高速化できない。
、前記の問題点（１）と（１１）が障害となってこれ以
上高速化できない。
本発明の目的は、このような従来の問題を解決し１減算
ループと１桁シフトのループを時系列的に処理すること
なく、かつ結果Ｃ符号を付加したり、商と剰余を合成す
る後処理の時間をなくして、演算時間をさらに短縮でき
る１０進除算方式を提供することにある。
ループと１桁シフトのループを時系列的に処理すること
なく、かつ結果Ｃ符号を付加したり、商と剰余を合成す
る後処理の時間をなくして、演算時間をさらに短縮でき
る１０進除算方式を提供することにある。
上記の目的を達成するために、本発明の１０進除算方式
では、被除数から除数を１回以上減算し、減算結果が負
になると、次桁の演算のための桁シフトを行う１０進除
算方式において、上記被除数から除数を減算すると同時
に上記桁シフトを実行し、かつ上記減算結果に商および
正負を示す符号を含ませたまま、上記減算を実行するこ
とに特徴がある。
では、被除数から除数を１回以上減算し、減算結果が負
になると、次桁の演算のための桁シフトを行う１０進除
算方式において、上記被除数から除数を減算すると同時
に上記桁シフトを実行し、かつ上記減算結果に商および
正負を示す符号を含ませたまま、上記減算を実行するこ
とに特徴がある。
以丁、本発明の実施例を、図面により説明する。
第３図は、本発明の一実施例を示すｌＯ進除算方式のブ
ロック図である。
ロック図である。
第３図においては、被除算および減算結果を格納するレ
ジスタＢ１除数を格納するレジスタＣ１加減算器１、シ
フタ２、減算回数カウント部３、加減算′ａ１からの桁
上げ信号を検出するキャリー検出部４、シフタ２の結果
と減算回数カウント部５の結果とを格納するレジスタに
、およびレジスタＡとレジスタＢからの出力を選択する
セレクタ６を具備する。
ジスタＢ１除数を格納するレジスタＣ１加減算器１、シ
フタ２、減算回数カウント部３、加減算′ａ１からの桁
上げ信号を検出するキャリー検出部４、シフタ２の結果
と減算回数カウント部５の結果とを格納するレジスタに
、およびレジスタＡとレジスタＢからの出力を選択する
セレクタ６を具備する。
第３図の動作概要を説明する。（＆）先ず、被除数が格
納されているレジスタＢの内容から除数が格納さねてい
るレジスタＣの内容を、加減算器１により減算し、減算
の度ごとにその減算結果をレジスタＢに格納すると同時
に、減算結果が正である減算回数をカウンタ部３で計数
する。（ｂ）上記（−の処理と並行して、被除数または
減算結果が格納されているレジスタＢの内容をシフタ２
により１桁分シフトし、レジスタＡ′に格納すると同時
に、カウンタ部３の内容をレジスタＡ′の最下部に格納
する。（、）レジスタＢに格納された減勢結果が負とな
り、加減算器ｌから桁上げ信号が発生しなくなると、レ
ジスタＡ′の内容を新たな被除数とし、上記（ハ））（
ｂ）の処理を所要回数だけ繰り返し行う。
納されているレジスタＢの内容から除数が格納さねてい
るレジスタＣの内容を、加減算器１により減算し、減算
の度ごとにその減算結果をレジスタＢに格納すると同時
に、減算結果が正である減算回数をカウンタ部３で計数
する。（ｂ）上記（−の処理と並行して、被除数または
減算結果が格納されているレジスタＢの内容をシフタ２
により１桁分シフトし、レジスタＡ′に格納すると同時
に、カウンタ部３の内容をレジスタＡ′の最下部に格納
する。（、）レジスタＢに格納された減勢結果が負とな
り、加減算器ｌから桁上げ信号が発生しなくなると、レ
ジスタＡ′の内容を新たな被除数とし、上記（ハ））（
ｂ）の処理を所要回数だけ繰り返し行う。
なお、第３図では、ｌＯ進１桁がΦビットで構成される
１０進数を処理するものであるため、シフタ２は１桁分
、つまり４ビツトだけ左に桁送りする。また、第３図の
ｌＯ進除算方式は、例えばマイクロプログラム制御方式
の計算機に適用可能であって、この場合、制御記憶装置
に格納されるマイクロ命令により各部の動作が制御され
ることになる。
１０進数を処理するものであるため、シフタ２は１桁分
、つまり４ビツトだけ左に桁送りする。また、第３図の
ｌＯ進除算方式は、例えばマイクロプログラム制御方式
の計算機に適用可能であって、この場合、制御記憶装置
に格納されるマイクロ命令により各部の動作が制御され
ることになる。
第５図における除算操作を、実例により説明する。なお
、実例として、１２１ｏ÷６＝２０１剰余手の場合を考
える。
、実例として、１２１ｏ÷６＝２０１剰余手の場合を考
える。
第４図は、本発明の１０進除算方式釘もとづいた除算操
作の各ステップにおけるレジスタ内容を示す図である。
作の各ステップにおけるレジスタ内容を示す図である。
（イ）先ず、被除数Ｘ、＃、数Ｙに対し、所定の桁合ゎ
せを行った後、レジスタＢ、レジスタＣに格納する。こ
こで、所定の桁合わせについて、Ｘの被除数は左詰めの
状態からさらに１桁左にシフトしたものであり、Ｙの除
数は符号部分を０クリアした左詰めの状態から１桁右に
シフトしたものである。
せを行った後、レジスタＢ、レジスタＣに格納する。こ
こで、所定の桁合わせについて、Ｘの被除数は左詰めの
状態からさらに１桁左にシフトしたものであり、Ｙの除
数は符号部分を０クリアした左詰めの状態から１桁右に
シフトしたものである。
なお、左詰めとは、レジスタ長をＲバイト、オペランド
・データ長をｎバイトとしたとき（Ｒ） ｎとする）、
レジスタの前半（左側）ｎバイトにオペランド・データ
を格納し、後半残りのＲ−ｎバイトにはすべて１０”を
格納した状態をいう。第４図の例では、レジス々長Ｒ−
４バイト、被除数長４バイト、除数長１バイトであるか
ら、Ｘ−１’２１０、Ｙ−６７７）場合には、波間＆”
０ＯＯ１２１０Ｃ”を左詰めよりさらに左に１桁シフト
し、”００１２１０ＣＯ″にしてレジスタＢに格納し、
また除数６０は符号部分Ｃを０にして６ｏとした後、左
詰めの状態″６０００００００” がら１桁右にシフト
した” ０６００００００”をレジスタＣに格納する。
・データ長をｎバイトとしたとき（Ｒ） ｎとする）、
レジスタの前半（左側）ｎバイトにオペランド・データ
を格納し、後半残りのＲ−ｎバイトにはすべて１０”を
格納した状態をいう。第４図の例では、レジス々長Ｒ−
４バイト、被除数長４バイト、除数長１バイトであるか
ら、Ｘ−１’２１０、Ｙ−６７７）場合には、波間＆”
０ＯＯ１２１０Ｃ”を左詰めよりさらに左に１桁シフト
し、”００１２１０ＣＯ″にしてレジスタＢに格納し、
また除数６０は符号部分Ｃを０にして６ｏとした後、左
詰めの状態″６０００００００” がら１桁右にシフト
した” ０６００００００”をレジスタＣに格納する。
なお、本発明では、符号は各オペランドの右端の１桁（
４ビツト）を使用し、数値０〜９以外の記号で示すもの
とする。第牛図Ｇこおいては、オペランド右端のＣを正
符号として使用している。
４ビツト）を使用し、数値０〜９以外の記号で示すもの
とする。第牛図Ｇこおいては、オペランド右端のＣを正
符号として使用している。
このようにして、レジスタＢとレジスタＣに被除数Ｘと
除数Ｙが格納される（第４図のステップ０）。
除数Ｙが格納される（第４図のステップ０）。
（嗜減算回数カウント部３の値を０”°にリセットする
。（ハ）セレクタ６が、線ＯＡにレジスタＢを選択する
ようにイニシャライズする。に）セレクタ６の出力線６
Ａの内容（最初は被除数Ｘが格納されている）からレジ
スタＣの内容（除ＭＹがＶ！納されている）を加減算器
１により減算し、その結果をレジスタＢに格納し、また
加減算器ｌがらのキャリーをキャリー検出部４に伝える
。これと同時に、Ｍ６Ａの内容をシフタ２により１桁分
左にシフトした結果の＋Ｍ２Ａと、減算回数カウント部
３の結果である線３Ａとを、レジスタＡ′に格納する。
。（ハ）セレクタ６が、線ＯＡにレジスタＢを選択する
ようにイニシャライズする。に）セレクタ６の出力線６
Ａの内容（最初は被除数Ｘが格納されている）からレジ
スタＣの内容（除ＭＹがＶ！納されている）を加減算器
１により減算し、その結果をレジスタＢに格納し、また
加減算器ｌがらのキャリーをキャリー検出部４に伝える
。これと同時に、Ｍ６Ａの内容をシフタ２により１桁分
左にシフトした結果の＋Ｍ２Ａと、減算回数カウント部
３の結果である線３Ａとを、レジスタＡ′に格納する。
線３ＡはレジスタＡ′の最右端のバイトに、また線２人
は残りのバイトに、それぞれ格納される（第４図のステ
ップｌ）。なお、第４図のステップＯでは、被除数より
除数の方が大きいため、減算、つまり補数”９４０００
０００”がレジスタＢの内容″００１２１０ＣＯ”に加
算されて、その結果°゛９４１２１０ＣＯ”′がレジス
タＢに格納される。また、ステップ０では、キャリーが
生じないため、減算回数カウント部３の値は０″のまま
てあり、線５Ａには”ＯＣ”が出力されて、レジスタＡ
′の末尾２桁（１バイト）Ｃｏ“ＯＣ”が格納される。
は残りのバイトに、それぞれ格納される（第４図のステ
ップｌ）。なお、第４図のステップＯでは、被除数より
除数の方が大きいため、減算、つまり補数”９４０００
０００”がレジスタＢの内容″００１２１０ＣＯ”に加
算されて、その結果°゛９４１２１０ＣＯ”′がレジス
タＢに格納される。また、ステップ０では、キャリーが
生じないため、減算回数カウント部３の値は０″のまま
てあり、線５Ａには”ＯＣ”が出力されて、レジスタＡ
′の末尾２桁（１バイト）Ｃｏ“ＯＣ”が格納される。
レジスタＡ′の上位６桁（３バイト）には、シフタ２の
出力である線２への”０１２１０Ｃ″ が格納される。
出力である線２への”０１２１０Ｃ″ が格納される。
（４）上記に）の処理の結果、前のステップで被除数Ｘ
と除数Ｙの差が負、つまりキャリーが０”の場合には、
次のステップで減算回数カウント部３の値を“０”忙リ
セットし、またセレクタ６の出力線６ＡニレシスタＸの
内容を出力させて、再び（→に戻る。
と除数Ｙの差が負、つまりキャリーが０”の場合には、
次のステップで減算回数カウント部３の値を“０”忙リ
セットし、またセレクタ６の出力線６ＡニレシスタＸの
内容を出力させて、再び（→に戻る。
例えは、第４図のステップ１の結果は、被除数Ｘと除数
Ｙの差が負、つまりキャリーが０″であるため１次のス
テップ２では減算、すなわち除数Ｙの補数″９４０００
０００”とレジスタＮの内容“０１２１０ＣＯＣ″とを
加算して、その結果“９５２１０ＣＯＣ”をレジスタＢ
に格納する。同時にルジスタＩの内容がシフタ２で１桁
分左にシフトされた結果の線２Ａとカウント部３の出力
線３Ａとが“１２１０ＣＯＯＣ”となって、レジスタＡ
′に格納される（第４図のステップ２）。
Ｙの差が負、つまりキャリーが０″であるため１次のス
テップ２では減算、すなわち除数Ｙの補数″９４０００
０００”とレジスタＮの内容“０１２１０ＣＯＣ″とを
加算して、その結果“９５２１０ＣＯＣ”をレジスタＢ
に格納する。同時にルジスタＩの内容がシフタ２で１桁
分左にシフトされた結果の線２Ａとカウント部３の出力
線３Ａとが“１２１０ＣＯＯＣ”となって、レジスタＡ
′に格納される（第４図のステップ２）。
また、第４図のステップ２の結果でも、キャリーが０″
であるため、次のステップ３では、前と同じようにレジ
スタにの内容からレジスタＣの内容が減算される。この
場合には、被除数Ｘと除数Ｙの差が正であり、“０６１
０ＣＯＯＣ”がレジスタＢに格納される。そして減算回
数カウント部３の値をＯＫリセットすると同時に、レジ
スタλの内容がシフタ２で１桁分左にシフトされた結果
の線２人とカウント部３の出力線３Ａとが２１０ＣＯＯ
ＯＣ”となって、レジスタＡ′に格納される（第４図の
ステップ３）。
であるため、次のステップ３では、前と同じようにレジ
スタにの内容からレジスタＣの内容が減算される。この
場合には、被除数Ｘと除数Ｙの差が正であり、“０６１
０ＣＯＯＣ”がレジスタＢに格納される。そして減算回
数カウント部３の値をＯＫリセットすると同時に、レジ
スタλの内容がシフタ２で１桁分左にシフトされた結果
の線２人とカウント部３の出力線３Ａとが２１０ＣＯＯ
ＯＣ”となって、レジスタＡ′に格納される（第４図の
ステップ３）。
（ハ）上記←）の処理の結果、前のステップで被除数Ｘ
と除数Ｙの差が正または０”、すなわちキャリーが”１
”の場合、減算回数カウント部３の内容を＋１し、また
セレクタ６の出力線６ＡにレジスタＢの内容を出力させ
て、上記←）に戻る。
と除数Ｙの差が正または０”、すなわちキャリーが”１
”の場合、減算回数カウント部３の内容を＋１し、また
セレクタ６の出力線６ＡにレジスタＢの内容を出力させ
て、上記←）に戻る。
例えば、第４図のステップ３の結果は、キャリーが１”
であるため、ステップ牛では、レジスタＢの内容からレ
ジスタＣの内容を減算する。減算結果”０ＯＩＯＣＯＯ
Ｃ’“が、レジスタＢに格納される０回時に、レジスタ
Ｂの内容がシフタ２で１桁分左にシフトされた結果の線
２Ａとカウント部３の出力線３Ａとが、６１０ＣＯＯＩ
Ｃ”となって、レジスタＡ′に格納される（ステップ４
）。
であるため、ステップ牛では、レジスタＢの内容からレ
ジスタＣの内容を減算する。減算結果”０ＯＩＯＣＯＯ
Ｃ’“が、レジスタＢに格納される０回時に、レジスタ
Ｂの内容がシフタ２で１桁分左にシフトされた結果の線
２Ａとカウント部３の出力線３Ａとが、６１０ＣＯＯＩ
Ｃ”となって、レジスタＡ′に格納される（ステップ４
）。
次のステップ５でも、前のステップでキャリーが”１′
”であり、減算回数カウント値は２ ＩＩとなるため、
レジスタＢの内容からレジスタＣの内容を減算した結果
（ここでは補数を加算する）９４１０ＣＯＯＣ”がレジ
スタＢに、またレジスタＢの内容を１桁分左にシフトし
た結果のＭ２Ａとカウント部３の出力＋１１３Ａとが“
’０ＩＯＣＯＯ２Ｃ”となって、レジスタＡ′に格納さ
れる（ステップ５）。
”であり、減算回数カウント値は２ ＩＩとなるため、
レジスタＢの内容からレジスタＣの内容を減算した結果
（ここでは補数を加算する）９４１０ＣＯＯＣ”がレジ
スタＢに、またレジスタＢの内容を１桁分左にシフトし
た結果のＭ２Ａとカウント部３の出力＋１１３Ａとが“
’０ＩＯＣＯＯ２Ｃ”となって、レジスタＡ′に格納さ
れる（ステップ５）。
このようにして、ステップ６．７．８も上記説明と同じ
であるため、説明を省略する。
であるため、説明を省略する。
（ト）、上記に）←）（へ）の処理は所定の回数だけ行
われるが、その回数は、例えば被除数長をｍｌバイト、
除数長をｎ２バイトとしたとき、２ （ｎｌ−ｎ２）−
１回だけキャリーが”０”となるまで繰り返して行うこ
とにより、所望の桁数の商を得ることができる。例えば
、第４図において、以上の操作を所定の回数だけ行った
後のレジスタＡ′には、”４Ｃ００２０ＩＣ”が格納さ
れる。このレジスタＡ′の前半の１バイトが余り４Ｃ”
であり、残り３バイトが商”２０１Ｃ”であるから、１
２１０÷６−２０１・・・牛を得ることができる。
われるが、その回数は、例えば被除数長をｍｌバイト、
除数長をｎ２バイトとしたとき、２ （ｎｌ−ｎ２）−
１回だけキャリーが”０”となるまで繰り返して行うこ
とにより、所望の桁数の商を得ることができる。例えば
、第４図において、以上の操作を所定の回数だけ行った
後のレジスタＡ′には、”４Ｃ００２０ＩＣ”が格納さ
れる。このレジスタＡ′の前半の１バイトが余り４Ｃ”
であり、残り３バイトが商”２０１Ｃ”であるから、１
２１０÷６−２０１・・・牛を得ることができる。
第４図における所定の回数は、被除数長ｎ１−４バイト
、除数長ｎ２−１バイトであるから、２（ｎｌ−ｎ２）
−１−５（回）だけキャリーがＯＩＩとなるまでの８回
である。
、除数長ｎ２−１バイトであるから、２（ｎｌ−ｎ２）
−１−５（回）だけキャリーがＯＩＩとなるまでの８回
である。
このように、本発明においては、レジスタＡ′またはレ
ジスタＢの内容からレジスタＣの内容を減算して、その
結果をレジスタＢに格納するが、その場合に、前ステッ
プでキャリーがｎｌ”のときレジスタＢの内容、キャリ
ーが０”のときレジスタＡ′の内容を用い、また、最初
はレジスタＢの内容を用いる。また、同時にレジスタＡ
′またはレジスタＢの内容をシフタにより１桁分シフト
してレジスタＡ′に格納するが、その場合にも、その３
ステツプで減算に用いられたレジスタＡ′またはＢの内
容をシフトする。さらに、レジスタＡ′の最右端バイト
に減算回数カウンタの出力を格納するとともに、レジス
タＡ′とレジスタＢの内容には正、負の符号も含めたま
ま減算またはシフト操作を行う。
ジスタＢの内容からレジスタＣの内容を減算して、その
結果をレジスタＢに格納するが、その場合に、前ステッ
プでキャリーがｎｌ”のときレジスタＢの内容、キャリ
ーが０”のときレジスタＡ′の内容を用い、また、最初
はレジスタＢの内容を用いる。また、同時にレジスタＡ
′またはレジスタＢの内容をシフタにより１桁分シフト
してレジスタＡ′に格納するが、その場合にも、その３
ステツプで減算に用いられたレジスタＡ′またはＢの内
容をシフトする。さらに、レジスタＡ′の最右端バイト
に減算回数カウンタの出力を格納するとともに、レジス
タＡ′とレジスタＢの内容には正、負の符号も含めたま
ま減算またはシフト操作を行う。
なお、前半ｎ ｌ −ｎ ２バイトに商を、後半ｎ２バ
イトに余りを人ね、合わせたｎ１バイトのデータを演算
結果とするような仕様の計算機では、最終のレジスタＡ
′の結果をｎ２バイト左にサイクルシフトすることによ
り、所望の演算結果が得られるので、商と余りを合成す
るステップを省略できる。例えば、第４図のｎ２−１バ
イトのレジスタＡ′の結果を左にサイクルシフトすれば
、”００２６１ｃ４ｃ”となるので、前半ｎ１−ｎ２＝
３バイトに商が、後半ｎ２＝１バイトに余りが得られる
ことになる。
イトに余りを人ね、合わせたｎ１バイトのデータを演算
結果とするような仕様の計算機では、最終のレジスタＡ
′の結果をｎ２バイト左にサイクルシフトすることによ
り、所望の演算結果が得られるので、商と余りを合成す
るステップを省略できる。例えば、第４図のｎ２−１バ
イトのレジスタＡ′の結果を左にサイクルシフトすれば
、”００２６１ｃ４ｃ”となるので、前半ｎ１−ｎ２＝
３バイトに商が、後半ｎ２＝１バイトに余りが得られる
ことになる。
以上説明したように、本発明Ｇごよれば、１０進除算方
式において、被除数から除数を減算する処理と、次桁の
演算のための桁シフト処理とを並列に実行し、かつ減算
しすぎたレジスタＢの内容に除数であるレジスタＣの内
容を加算するステップも不要とし、しかも減算結果に符
号および商の途中結果を付加したままで＄、算を行うこ
とにより、得られた結果に符号を付加するステップや、
商と余りを合成するステップも省略できるので、演算ル
ープを高速化するとともに、後処理も高速化することが
可能である。
式において、被除数から除数を減算する処理と、次桁の
演算のための桁シフト処理とを並列に実行し、かつ減算
しすぎたレジスタＢの内容に除数であるレジスタＣの内
容を加算するステップも不要とし、しかも減算結果に符
号および商の途中結果を付加したままで＄、算を行うこ
とにより、得られた結果に符号を付加するステップや、
商と余りを合成するステップも省略できるので、演算ル
ープを高速化するとともに、後処理も高速化することが
可能である。
第１図、第２図はそれぞれ従来の１０進除算方式のブロ
ック図、第３図は本発明の実施例を示す１０進除算方式
のブロック図、第４図は本発明の１０ｉ除算方式にもと
づく除算操作を示す実例説明図である。 Ａ、 Ａ’、 Ｂ、 Ｃ：レジスタ、ｌ：加減算器、２
ニジフタ、３：減算回数カウント部、４：キャリー検出
部、５，６．８．９．１０：セレクタ、７；＋１回路。 第１図 結果デイジント 第 ２ 図 結果デイジット
ック図、第３図は本発明の実施例を示す１０進除算方式
のブロック図、第４図は本発明の１０ｉ除算方式にもと
づく除算操作を示す実例説明図である。 Ａ、 Ａ’、 Ｂ、 Ｃ：レジスタ、ｌ：加減算器、２
ニジフタ、３：減算回数カウント部、４：キャリー検出
部、５，６．８．９．１０：セレクタ、７；＋１回路。 第１図 結果デイジント 第 ２ 図 結果デイジット
Claims (1)
- 【特許請求の範囲】 （１）被除数から除数を１回以上減算し、減算結果が負
になると、次桁の演算のための桁シフトを行う１０進除
算方式において、上記被除数から除数を減算すると同時
に上記桁シフトを実行し、かつ上記減算結果に商および
正負を示す符号を含ませたまま、上記減算を実行するこ
とを特徴とするｌＯ進除算方式。 （ａ前記被除数から除数の減算は、被除数および演算結
果を格納するレジスタＢの内容から除数を格納するレジ
スタＣの内容を減算するか、あるいは桁シフト結果およ
び減算回数カウント値を格納するレジスタへの内容から
上記レジスタＣの内容を減算し、その減算結果を上記レ
ジスタＢに格納することを特徴とする特許請求の範囲第
１項記載の１０進除算方式。 （３）前記次桁の演算のための桁シフトは、レジスタＡ
またはレジスタＢの内容を１桁分シフトしてレジスタＡ
に格納することを特徴とする特許請求の範囲第１項記載
の１０進除算方式。 （４）前記レジスタＡまたはレジスタＢの選択は、前の
ステップで減算結果が正またはＯのときに出力されるキ
ャリーの検出結果によって決定されることを特徴とする
特許請求の範囲第２項または第３項記載の１０進除算方
式。 （ａ前記レジスタＡは、最右端バイトに、キャリーの出
力回数、すなわち減算回数カウント値を格納することを
特徴とする特許請求の範囲第２項、第３項または第４項
記載の１０進除算方式。 （６１前記除数は、符号部分を０クリアした左詰めの状
態から１桁右にシフトした後、レジスタに格納すること
を特徴とする特許請求の範囲第１項、第２項、第３項、
第４項または第５項記載の１０進除算方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58208724A JPS60101640A (ja) | 1983-11-07 | 1983-11-07 | １０進除算装置 |
| US06/668,842 US4692891A (en) | 1983-11-07 | 1984-11-06 | Coded decimal non-restoring divider |
| DE19843440680 DE3440680A1 (de) | 1983-11-07 | 1984-11-07 | Verfahren und vorrichtung zur dezimaldivision |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58208724A JPS60101640A (ja) | 1983-11-07 | 1983-11-07 | １０進除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60101640A true JPS60101640A (ja) | 1985-06-05 |
| JPH0479015B2 JPH0479015B2 (ja) | 1992-12-14 |
Family
ID=16561028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58208724A Granted JPS60101640A (ja) | 1983-11-07 | 1983-11-07 | １０進除算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4692891A (ja) |
| JP (1) | JPS60101640A (ja) |
| DE (1) | DE3440680A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245518A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 除算演算装置 |
| DE68927398T2 (de) * | 1988-08-29 | 1997-05-28 | Nippon Electric Co | Digitale Divisionsschaltung mit einem N/2-Bit-Subtrahierer für N-Subtraktionen |
| JPH02194430A (ja) * | 1989-01-24 | 1990-08-01 | Oki Electric Ind Co Ltd | 除算器 |
| US5016210A (en) * | 1989-11-15 | 1991-05-14 | United Technologies Corporation | Binary division of signed operands |
| US5103420A (en) * | 1989-12-04 | 1992-04-07 | Dror Avnon | Method and apparatus for srt division using gray coded quotient bit signals |
| US6173305B1 (en) * | 1993-11-30 | 2001-01-09 | Texas Instruments Incorporated | Division by iteration employing subtraction and conditional source selection of a prior difference or a left shifted remainder |
| US6058473A (en) * | 1993-11-30 | 2000-05-02 | Texas Instruments Incorporated | Memory store from a register pair conditional upon a selected status bit |
| NZ524378A (en) * | 2003-02-24 | 2004-12-24 | Tait Electronics Ltd | Binary shift and subtract divider for phase lock loops |
| US7149767B2 (en) * | 2003-05-12 | 2006-12-12 | International Business Machines Corporation | Method and system for determining quotient digits for decimal division in a superscaler processor |
| US7467174B2 (en) * | 2004-09-23 | 2008-12-16 | Wisconsin Alumni Research Foundation | Processing unit having decimal floating-point divider using Newton-Raphson iteration |
| US7519649B2 (en) | 2005-02-10 | 2009-04-14 | International Business Machines Corporation | System and method for performing decimal division |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
| JPS57101940A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Overrun correction system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1014391A (en) * | 1961-09-20 | 1965-12-22 | Ibm | Improvements in arithmetic units for digital calculators and the like |
| US3621218A (en) * | 1967-09-29 | 1971-11-16 | Hitachi Ltd | High-speed divider utilizing carry save additions |
| NL7101257A (ja) * | 1971-01-30 | 1972-08-01 | ||
| US4466077A (en) * | 1981-09-25 | 1984-08-14 | International Business Machines Corporation | Method and apparatus for division employing associative memory |
| JPS58140846A (ja) * | 1982-02-16 | 1983-08-20 | Hitachi Ltd | ２進化１０進数除算装置 |
-
1983
- 1983-11-07 JP JP58208724A patent/JPS60101640A/ja active Granted
-
1984
- 1984-11-06 US US06/668,842 patent/US4692891A/en not_active Expired - Lifetime
- 1984-11-07 DE DE19843440680 patent/DE3440680A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
| JPS57101940A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Overrun correction system |
Also Published As
| Publication number | Publication date |
|---|---|
| US4692891A (en) | 1987-09-08 |
| DE3440680A1 (de) | 1985-05-23 |
| JPH0479015B2 (ja) | 1992-12-14 |
| DE3440680C2 (ja) | 1989-11-23 |
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