JPS6134684A - ２値情報計数装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は複数ビットから構成されるデータを１語とした
場合、１語の中で特定の情報を有するデータの数を数え
る２値情報計数装置に関するもので、とりわけ画像処理
分野における２値画像情報処理に有用なものである。

従来例の構成とその問題点 一般に計算機の中では情報を２進数で表わし４〜１６ビ
ツトを単位として扱う。以後４ビツトを単位とする場合
について説明する。また、この４ビツトを１語と称する
。

１語のデータムは例えば次に示すような０と１の並びで
、通常はこのデータを数値として扱う。

Ａ＝１０１０　　　　　　・・・・・・・（１）即ち人
を Ａ　＝　ａ３　ａ２　ａ　１ａＱ　　　　　＋゛＋°°
°＋“”（２）とし、各桁をａＨで表わすと２ｎの重み
がつけられており、人を１０進数に直すと、 Ａ＝　ａ３Ｘ２５＋ａ２Ｘ２２＋ａ１Ｘ２’＋ａＯＸ２
０であり、第（１）式では Ａ−８＋２＝１０ となる。カお、ａｊを符号ビットとしたり、ａ３とａ２
の間に小数点を置いて小数を表わしたりすることもある
が、一番単純な場合で説明している。

この場合にデータＡの大きさは、値そのものであり、２
つのデータＡ、Ｂの差１ｄＡ−Ｂ又はＢ−Ａ、又は差の
絶対値ＩＡ−Ｂｌで表わされる。

このような言］算機で２値画像情報を処理する場合を考
える。

２値画像において各画素は、黒か白か、あるいは色があ
るか否かの２つの状態しかとらないから、１画素を表現
するには１ビツトでよい。計算機は語を単位として処理
し、画像処理では画素を単位として処理するので、１画
素を１語に対応させると処理に都合がよい。しかし２値
画像では１画素は１ビットであるから１語４ビツトに対
応させると、３ビツトが無駄になり、又記憶装置へのア
クセス回数も増加して処理速度が遅くなる。

そこで一般に１語４ビットの各ビットを１画素に対応さ
せ１語で４画素を表わすことにする。

１６ビツトを１語として扱う計算機では１語で１６６画
素表わす。１語中の各画素は隣接しているという関係は
あるが独立した情報を有しており、画素間に重みの差は
ない。従って１語内の各桁は等しい重みを有しており、
まとめて２進４桁の数値としての扱いだけでなく、各ビ
ットを要素とする１種のベクトルとして扱うのが適当で
ある。

黒又は色のある状態を１、白又は色のない状態をＯに対
応させることにすると、データを特徴づけるものは、 イ）　１の存在する位置 （ロ）　１の数 などである。以下データの中の１の数を数えることが重
要なことを示す。

前記（イ）は原点を定めて、原点からの距離に応じて各
桁に重みをつければ数値として表わすことができる。た
とえば第１式のようにデータＡをＡ二１０１０　　　　
　・　・・・・・・・・（１１とし、右端に原点を置い
て原点から１画素離れる毎に２倍の重みをつければ、普
通の２進数と々すＡ−１０・・・・・・（３） ５・・ である。これを基準（イ）にもとづく値ということでＡ
（イ）と表わすことにする。

一方、前記（ロ）の基準によれば Ａ　（ｒ＋）　＝　２　　　　　　　　・・・・・・−
・・・・・・（４）である。

さて、２つのデータＡ、３３の差について考える。

Ａ　＝１０１０　＝：　ａ３ａ２ａ　１ａＯ・−−・、
４１１Ｂ＝０１０１＝Ｊｂ２ｂ＋ｂｏ　　　　・　・・
・（５）とすると Ａ（イ）−１０ Ｂ（イ）−５ で、差を絶対値で表わしＳとすると、 Ｓ（イ）　−５−＝゛°−＝−゛°°（６）である。又 Ｄ＝１１１１　　　　　　　・−・・・・・・（力６ベ
ーノ とした場合、Ａ、！：Ｄとの差はＤ（，１）−１６だか
らＳ（イ）＝５　　　　　　　・・・・・・・・・・・
・・・・（８）で、第（６）式と等しい。データＡとＢ
を画像として画素毎にａｏとｂ（、、ａｊとｂｌ　　・
・・・・と比較すると４ビツト全て異なっている。Ａと
Ｄとを同様に比較すると１ビツト目と３ビツト目とだけ
が異々つている。即ちＡとＢ、またＡとＤとでは異なり
方に差があるのに前記（イ）の基準による差の第（６）
式、第（８）式は等しい。

このような場合には異なるビットの数を両データの差と
するのが適箔である。即ち差を”Ｍ−ＩＩ　Ａ−Ｂ　１
１で表わすと、 １１Ａ−Ｂ１１＝４ ＋１ｌ−Ｄｌｌ＝２ である。このような差を求める演算は、両データのビッ
ト毎に排他的論理和をとり、結果データＳの１の数を数
えればよい。即ちＡとＢではＳ、−Ａ■Ｂ＝１１１１ （但し、■は排他的論理和を表わす） ７１、 で Ｓ、（＠工４　　　　　　　　　・　・・・　・・（９
）となり、ＡとＤでは ５２＝Ａ■Ｄ二〇１０１ Ｓ２（０）−２・・・・・・・（１０）と々る。

さて第１図に示すような２値画像の面積を測る場合には
、対象領域内の黒画素の数、即ち１の数を数えることに
よって面積を求めることができる。

また第２図に示すような文字のパターン認識では、対象
をＷ横の方向へ投映した場合の黒画素のヒストダラムを
作って判別に利用することがある。

この場合も１の数を求める作業が必要である。

以上のことから明らかなように、２値データから成る画
像情報の処理を行なう際に１の数を数えることには大き
な意味を有している。

そこで第３図に示す構成が、１の数を数えるものとして
考えられる。

すなわち第３図に示すように、２値画像データは画像メ
モリ３１から外部バス３２、入出力制御回路（ＩＯＣ）
３３、バス３４を経て、レジスタファイル３８の中の１
つのレジスタＲｏ　に格納される。次にデータはレジス
タＲｏから演算器（４ＬＵ）３５の入力レジスタ３６に
移され、演算器３ｔｓＫよって第４図ａから同図すに示
すように１ビツトシフトされ、レジスタＲＯへ戻る。こ
の際キャリバッファ３９にデータの左端ビットが格納さ
れる。

レジスタファイル３８中のレジスタＲ１をカウンタとし
て使い、キャリバッファ３９が１であれば、レジスタＲ
１を演算器３６の入力レジスタ３６へ移して、１を加算
しレジスタファイル３８へ／Ｕｔ。

レジスタファイル３８中の別のレジスタＦ＋２　　をカ
ウンタとして使い初期値を３にセットしてレジスタＲｏ
のデータを１回シフトする毎に演算器３６によって減算
する。レジスタＲ２のデータが０になるまで以上の操作
をくり返すことにより、レジスタＲＯのデータの１の数
を求めることができる。以上の制御は制御用読み出し専
用メモＩＪ（ＲＯＭ）４０によって行なわれる。

第５図にその処理のフローチャー゛トヲ示す。

しかしながらこの方法ではデータに含丑れる１の数を求
めるのに、１ビット当り約５ステツプ必要で、１語４ビ
ツトでは約２０ステツプ２）かることになり、多量のデ
ータを扱う画像処理に適さないという欠点を有していた
。

発明の目的 本発明は上記欠点に鑑み、たとえば２値情報を高速に計
数処理することのできる２値情報計数装置を提供するこ
とを目的とする。

発明の構成 本発明は複数ビットからなるデータを１語として処理し
、１語のデータの中の１の数を数える回路を組込み、１
語のデータを入力すると、データ中の１の数が出力され
るように構成することにより、上記目的を達成するもの
である。

実施例の説明 以下、図面を参照しながら本発明の一実施例について説
明する。

第６図は２値情報計数装置を具備する計算機のブロック
構成を示すものである。

第６図において第３図の構成と異なる点はバス３４に接
続された２値情報計数装置６１を新たに設け、この２値
情報計数装置６１によりデータ中の１の数を計数させる
ようにした点である。

第６図に示す構成において、まず２値画像データは画像
メモリ３１から外部バス３２、入出力制御回路３３、バ
ス３４を経て、レジスタファイル３８の中の１つのレジ
スタＲＯに格納される。次にデータはレジスタＲｏから
２値情報計数装置６１へ送られ、結果としてデータの中
の１の数が６２へ出力され、レジスタンプイル３８中の
１つのレジスタに格納される。す々わちデータの中の１
の数を１ステツプで求めることができる。

以下、２値情報計数装置６１の具体的実施例を第７図を
用いて説明する。第７図は２値情報計数装置の具体的回
路結線を示すものである。

第７図に示すように、入力データＡ　（ａ３ａ２ａ１ａ
（１）７１の下の２ピノ）　ａ、ａＱは論理積回路（以
下、１１　・ ＡＮＤ回路と称する）７２１と排他的論理和回路（以下
、ＥＯＲ回路と称する）７２２とで構成される第１段加
％器７２によってビット毎に加算され、ａｌ！ＬＤの１
の数がｃｏｏＸｏｏとして求められる。

結果を第１表に承す。なお、Ｃをキャリ、Σを和と呼ぶ
。入力データ７１の上の２ビツトａ３ａ２　についても
同様にＡＮＤ回路７３１とＥＯＲ回路７３２第１表 により構成される加算器７３によって加算され、１の数
がｃｏ、Σｏ１　　として求められる。第１段加算器７
２．７３の出力Ｃ［ＩＯΣｏｎとＧＯＴΣｏ１とは、キ
ャリと和に分けられ、和ΣｏｏとΣｏ１とは、ＡＮＤ回
路γ４１、ＥＯＲ回路７４２とから構成される加算器７
４によって加算され、一方キヤ！Ｊ　ＣｏｏとＣＯＴと
はＡＮＤ回路７５１、ＥＯＲ回路７５２とで構成される
加算器７５によって加算される。ＥＯＲ回路７４２の出
力Σ１ｏは０ビツト目の出力となり、ＡＮＤ回路７４１
の出力Ｃ１ｏとＥＯＦ＋回路７５２の出力Σ、１はＡＮ
Ｄ回路７６１、ＥＯＲ回路７６２とで構成される加算器
７６によって加算される。

ＫＯＲ回路７６２の出力Σ２ｏは１ビツト目の出力と々
す、ＡＮＤ回路７６１の出力Ｃ２ｏと、ＡＮＤ回路γ５
１の出力Ｃ１１とはそれぞれインバータ素子７７．７８
によって反転され、反転論理積回路（以下、ＮＡＮＤＡ
ＮＤ回路る）７９によって論理積をとった後反転されΣ
６ｏとなる。なお、各論理回路７４〜７９の回路全体が
第２段目の加算器を構成している。又、各回路７２　、
７３　、７４　。

７５．７６は同じ２人力加算器である。第７図をブロッ
ク図に書き換えたものを第８図に示す。第１段は２つの
１ビツト加算器７２．７３で、第２段は第７図の７４〜
７９で構成される２ビツト加１３　・ 算器８０である。入出力の対応は第２表に示すように々
る。

第２表 １４ベー。

次に、２値情報計数装置６１の別の実施例を第９図に示
す。第９図に示す回路構成も第１０図のブロック図に示
すように２段からなり、第１段はキャリ入力のある１ビ
ツト加算器１０１、第２段はキャリによるインクリメン
タ１０２である。具体的動作を第９図によって説明する
。

まず、入力データム（ａ５ａ２ａ４ａＱ　）　７１の上
の２ビツトａ３　ａ２はＡＮＤ回路９２１とＥＯＲ回路
９２２とで構成される加算器により加算され、和Σ００
キャリＣ００と々る。和Σ００と入力データ７１のａｌ
とはＡＮＤ回路９３１とＥＯＲ回路９３２とで構成され
る加算器によって加算され和Σ１ｏとキヤ’）Ｃ１ａと
々る。ＣｏｏとＣ１ｏとはそれぞれ反転されＨＡＮＤ回
路９６によってキャリ”２０となる。

和Σ１０とキャリＣ２０とで入カデータ了１の上の３ピ
ツ）　＆３ａＺａｊ中の１の数を表わしている。和Σ１
゜と入力データ７１のａＱとはＡＮＤ回路９７１とＥＯ
Ｒ回路９７２とで構成される加算器で加算され、和Σ３
ｏとキャリＣ３０と々る。キャリａＳａと前段のキャリ
Ｃ２ｏとはＡＮＤ回路９８１とＥＯＲ回路９８２とから
々る加算器によって和Σ３１．Σ３２となる。なお、第
７図と第９図とにおけるＣ２Σは添字が同じであっても
別のものを表わしている。

さて上記説明では入力データのビット数を４ビツトとし
て説明したが、入力データのピッｉ・数が４ビツト以上
の場合にも同様に構成できる。例えば８ビツトの場合に
、第１０図に対応する構成を行ったものが第１１図に示
すものである。８ビツトの入力データａ７ａ４ａ５１Ｌ
４ａ４．ａ２ａ　ｊａＱ　は４ビツトずつに分割され、
それぞれ第１ｏ図に示すキャリ入力のある１ビツト加算
器１０１、キャリによるインクリメンタ１０２によって
３ビツトの出力となり、更に３ビツト加算器１１０によ
って４ビツトの出力が得られる。入力データが８ビツト
の場合の別の実施例を第１２図に示す。いずれの実施例
も３段で構成される。

なお、以上の実施例では加算器は全てリップルキャリ型
で構成されているが、後述するようにキャリ先見型等の
他のものでも構成ができる。

さて入力データのビット数が増加するにつれ、２値情報
計数装置６１における加算器等の段数も増加する。この
段数の増加に伴って信号の遅延も増加する。しかし、こ
のように遅延が計算機の動作速度を低下させてしまう場
合には各段をキャリ先見型の加算器で構成すれば遅延を
減少させることができる。入力データが４ビツトの場合
のこの回路構成例を第１３図に示す。これはリップルキ
ャリ型の第９図、第１０図に対応するものである。

第１３図の１３１の回路は第３表に基く第（１１）式、
第（１２）式を実現したもので、これは一般のキャリ付
加算器回路である。同図の１３２の回路は第４表に基く
第（１３）式、第（１４）式、第（１５）式を実現した
ものである。

（以下余白） １７　・ 第３表 １８　ベーン 第４表 １９７、 Ｃ＝ａ５ａ２ａ＋＋ａ３ａ２ａ＋＋ａｓａ２ａ＋−１−
ａｓｊ４２ａ＋＝　ａ２ａ＋−１−ａ３ａ＋＋ａ３ａ２
　　　　　　　　　　　（１２）＝ΣａＯ＋Σａ　０（
１３） Σ＋＝ＣＸａｏ＋ＣΣａｏ十０４’ａｏ十〇ΣａＱΣ２
−ＣΣａｏ　　　　　　　　　　　　　　　　　　　（
１６）発明の詳細 な説明したように本発明は２値情報計数装置を計算機に
組み込むことにより、１語中の１の数を１ステツプで求
めることができ、２値情報の計数を高速に行うことが可
能になり、その効果は大きい。

【図面の簡単な説明】

第１図は２値画像の概念図、第２図は２値画像′“Ａ”
′に対し縦横方向から観測したヒストグラムを取った概
略図、第３図は従来考えられる２値情報計数手段の構成
を示すブロック結線図、第４図はデータのシフト動作の
様子を示す概念図、第６図は１語中の１の数のカウント
を第３図の構成で行う場合のフローチャート、第６図は
本発明による２値情報計数回路を有する削算機のブロッ
ク結線図、第７図、第９図は本発明の第１．第２の実施
例における２値情報計数装置の具体的回路図、第８図、
第１０図はそれぞれ同装置のブロック結２１　ｌ＼−、 キャリ先見型加算器で構成した回路図である。 ３１・・・画像メモリ、３２・・・・外部バス、３４・
・・・入出力制御回路、３４．６２・・・・・・バス、
３６・・・・・演算器、３６．３７・・・・・入力レジ
スタ、３８°°゛　　レジスタファイル、３９・・・・
キャリバッファ、４ｏ・・・・・専用メモリ、６１・・
・２値情報計数装置、７２１．７３１．７４１．７５１
．７６１　。 ９２１．９３１．９７１．９８１・・・・論理積回路、
７２２．７３１．７４２．７５２．７６２．９２２゜９
３２　９７２　９８２・・・・・・排他的論理和回路、
７７．７８．９４．９５・・・・インバータ素子、７９
゜９６・・・・・反転論理積回路、７２，７３，７４，
７５゜１０１・・・・・・１ピツト加算器、８０，１２
１・・・・・・２ビツト加算器、１０２，１２２・・・
・インクリメンタ、１１０・・・・・・３ビツト加算器
。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ？＜ｙ　　＋　　　−さ貴　さ ｄ郊θ　　づ 区　　　　　　区 懺　　　　　　城

Claims (3)

【特許請求の範囲】
1. （１）第１、第２の値をとるビット情報が複数個集合し
   て１語を形成し、前記１語を並列入力して論理演算回路
   を介し前記１語中に存在する第１の値をとり得るビット
   情報の数をカウントする２値情報計数装置。
2. （２）論理演算回路はリップルキャリ型加算器で構成さ
   れることを特徴とする特許請求の範囲第１項記載の２値
   情報計数装置。
3. （３）論理演算回路はキャリ先見型加算器で構成される
   ことを特徴とする特許請求の範囲第１項記載の２値情報
   計数装置。