JPH0427754B2 - - Google Patents
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- JPH0427754B2 JPH0427754B2 JP57174623A JP17462382A JPH0427754B2 JP H0427754 B2 JPH0427754 B2 JP H0427754B2 JP 57174623 A JP57174623 A JP 57174623A JP 17462382 A JP17462382 A JP 17462382A JP H0427754 B2 JPH0427754 B2 JP H0427754B2
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- JP
- Japan
- Prior art keywords
- image signal
- word
- address
- circuit
- recording
- Prior art date
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 12
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Description
〔発明の利用分野〕
本発明はフアクシミリ符号復号化装置の画像生
成方式に係り、特に画像信号の複数ビツトを１ワ
ードして、特に高速化処理に好適なワード単位で
並列に画像信号を生成する方式に関する。 〔従来技術〕 フアクシミリ送信機は、原稿を走査して得た画
像信号を通常はModitied Huttman Code（以下
MH符号と呼ぶ）等の符号に変換して相手のフア
クシミリ受信機に伝送する。フアクシミリ受信機
は、受信した符号を元の画像信号に変換（復号
化）し記録する。通常この復号化した画像信号は
一旦メモリに記憶されるが、従来では１ビツトを
１ワードとするメモリに記憶していたため、高速
化のためには、高速に動作する高価なメモリが必
要であつた。また、複数ビツトを１ワードとする
メモリを用いたシステムにおいても、シリアルな
画像信号をカウンタとシリアル／パラレル変換回
路でパラレルな１ワードの画像信号に変換してい
たため、カウンタとシリアル／パラレル変換回路
に高速動作が要求されるという欠点があつた。 〔発明の目的〕 本発明の目的は、比較的に低速動作形の回路要
素を用いて高速に復号化した画像信号を生成でき
る符号化信号復号化装置を提供することにある。 〔発明の概要〕 本発明は、画像信号の複数ビツトを１ワードと
して処理し始端のワードアドレスとビツトアドレ
ス及び終端のワードアドレスとビツトアドレスか
ら高速にワード単位の画像信号を生成するように
し、回路要素の動作回数を少なくして多くの画像
信号を得るようにしたものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて説明す
る。第１図は、MH符号信号Ｃを入力し、これを
変換回路１０００でランレングス信号RLに変換
し、バイトデータ形成回路２０００でランレング
スからバイト単位の画像信号（以下バイトデータ
と呼ぶ）BDと、このバイトデータ信号BDを記
憶するメモリ３０００のアドレス信号SBを作成
し、８ビツトを１ワードとするメモリ３０００に
記録するまでのMH符号復号回路のブロツク図で
ある。MH符号信号Ｃを入力しこれをランレング
ス信号RLに変換する変換回路１０００は、特開
昭57−99083号公報で詳しく説明されているので
ここでは詳しい説明は省略する。メモリ３０００
は８ビツトを１ワードとして記憶するタイプのも
ので、例えば株式会社日立製作所製のメモリ
（HM6116）のようなRAM（Randon Access
Memory）でよい。ランレングス信号RLを入力
し、バイトデータ信号BD及びバイトアドレス信
号SBを出力するバイトデータ形成回路２０００
については第２図以下を用いて詳細に説明する。
コントローラ４０００は上記各回路の状態を判読
し、上記各回路に制御信号及びタイミング信号を
出力するもので、例えばマイクロコンピユータあ
るいはマイクロプログラムとシーケンサの組合せ
回路等で構成される。 第２図は、本発明になるバイトデータ形成回路
２０００の詳細ブロツク図で、１ワードが８ビツ
トのバイト単位のメモリを用いたときの例で示し
てある。バイトデータ形成回路２０００への入力
信号は、ランレングス信号RLを除いて全てコン
トローラ４０００からのものである。ここでは各
ブロツク回路の機能の説明及び各信号の機能の説
明を行い、詳細な動作説明は第４図のタイミング
チヤートを用いて行う。記録開始バイトアドレス
記憶回路２０１０はメモリ３０００への記録開始
点のバイト単位のアドレスを記憶する回路であ
る。記録開始ビツトアドレス記憶回路２０２０は
メモリ３０００への記録開始点のバイト内のビツ
ト位置を記憶する回路である。バイト内の８ビツ
トのデータをD0〜D7と表すと、例えば記録開始
点がD3とすると、記録開始ビツトアドレス記憶
回路２０２０には「３」が記憶される。同様に記
録終了点を記憶する回路として、記録終了バイト
アドレス記憶回路２０３０と記録終了ビツトアド
レス記憶回路２０４０がある。これらは、例えば
ラツチ回路で構成することができる。これらは、
コントローラ４０００からのラツチパルス信号
L1及びL2によつて、所定の値がラツチされる。
また、これらは、記録開始バイトアドレス信号
SB及び記録開始ビツトアドレス信号Sb及び記録
終了バイトアドレス信号EB及び記録終了ビツト
アドレス信号Ebを出力する。マスク回路２０５
０及びマスク回路２０６０は、それぞれ記録開始
ビツトアドレス信号Sb及び記録終了ビツトアド
レス信号Ebをマスクする回路で、コントローラ
４０００からのマスク信号Ｍによつてコントロー
ルされ、ビツトアドレス信号Sb，Ebを強制的に
全て「０」としたり、そのままスルーに出力した
りする機能をもつ。これらは、例えば論理ゲート
回路で構成できる。マルチプレクサ２０７０及び
２０８０は演算ユニツト（Arithmetic Units：
AUという）２０９０への入力信号を選択するも
ので、それぞれセレクト信号SL1及びSL2によつ
て制御される。AU２０９０はＡポート及びＢポ
ートからの入力信号の加算や減算を行うもので、
演算モードはセレクト信号SL3で選択される。演
算結果は２進数信号で出力し、１桁目から３桁目
までをビツトアドレス信号Abとし、４桁目以上
をバイトアドレス信号ABとして出力する。ま
た、バイトアドレス信号ABが「０」の場合以外
は、バイト差有無信号Ｂをハイレベル（論理１：
単に「１」という）とし、ＡポートとＢポートに
入力されたバイトアドレスに差があることを示
す。バイトデータ生成回路２１００は、記録開始
及び終了ビツトアドレス信号Sb，Eb及びバイト
差有無信号Ｂ及び色情報信号CLを入力し、バイ
ト内の０ビツト目から７ビツト目までの任意の位
置に任意のビツト長で色情報信号CLと同じ色信
号（「１」か「０」）Ｄを並列に作成する回路で、
詳細は第３図及び第４図を用いて説明する。一時
記憶回路２１１０はバイトデータ信号BDを一時
記憶するもので、ラツチ回路等で構成されラツチ
パルス信号L3によつて制御される。また、ライ
トパルス信号Ｗでクリアされる。論理和回路２１
２０はバイトデータ生成回路２１００からのデー
タ信号Ｄと一時記憶回路２１１０からのデータ信
号LDとの論理和をとり、メモリ３０００に記録
すべきバイトデータ信号BDを作り出す回路であ
る。 第３図は、バイトデータ生成回路の詳細回路図
である。信号Sb0〜Sb2及び信号Eb0〜Eb2は、そ
れぞれ記録開始ビツトアドレス信号Sb及び記録
終了ビツトアドレス信号Ebの０ビツト目から２
ビツト目の信号を表す。デコーダ２１１０及び２
１２０は、たとえばテキサスインストルメンツ社
製のIC（Integrated Circuits）のSN74LS138を用
いることができ、入力したビツトアドレスに対応
した出力ピンを「０」とするものである。２１３
１から２１３８及び２１４１から２１４８はゲー
ト回路である。第３図で示されるバイトデータ生
成回路２１００は表１のような真理値表を持つ。
成方式に係り、特に画像信号の複数ビツトを１ワ
ードして、特に高速化処理に好適なワード単位で
並列に画像信号を生成する方式に関する。 〔従来技術〕 フアクシミリ送信機は、原稿を走査して得た画
像信号を通常はModitied Huttman Code（以下
MH符号と呼ぶ）等の符号に変換して相手のフア
クシミリ受信機に伝送する。フアクシミリ受信機
は、受信した符号を元の画像信号に変換（復号
化）し記録する。通常この復号化した画像信号は
一旦メモリに記憶されるが、従来では１ビツトを
１ワードとするメモリに記憶していたため、高速
化のためには、高速に動作する高価なメモリが必
要であつた。また、複数ビツトを１ワードとする
メモリを用いたシステムにおいても、シリアルな
画像信号をカウンタとシリアル／パラレル変換回
路でパラレルな１ワードの画像信号に変換してい
たため、カウンタとシリアル／パラレル変換回路
に高速動作が要求されるという欠点があつた。 〔発明の目的〕 本発明の目的は、比較的に低速動作形の回路要
素を用いて高速に復号化した画像信号を生成でき
る符号化信号復号化装置を提供することにある。 〔発明の概要〕 本発明は、画像信号の複数ビツトを１ワードと
して処理し始端のワードアドレスとビツトアドレ
ス及び終端のワードアドレスとビツトアドレスか
ら高速にワード単位の画像信号を生成するように
し、回路要素の動作回数を少なくして多くの画像
信号を得るようにしたものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて説明す
る。第１図は、MH符号信号Ｃを入力し、これを
変換回路１０００でランレングス信号RLに変換
し、バイトデータ形成回路２０００でランレング
スからバイト単位の画像信号（以下バイトデータ
と呼ぶ）BDと、このバイトデータ信号BDを記
憶するメモリ３０００のアドレス信号SBを作成
し、８ビツトを１ワードとするメモリ３０００に
記録するまでのMH符号復号回路のブロツク図で
ある。MH符号信号Ｃを入力しこれをランレング
ス信号RLに変換する変換回路１０００は、特開
昭57−99083号公報で詳しく説明されているので
ここでは詳しい説明は省略する。メモリ３０００
は８ビツトを１ワードとして記憶するタイプのも
ので、例えば株式会社日立製作所製のメモリ
（HM6116）のようなRAM（Randon Access
Memory）でよい。ランレングス信号RLを入力
し、バイトデータ信号BD及びバイトアドレス信
号SBを出力するバイトデータ形成回路２０００
については第２図以下を用いて詳細に説明する。
コントローラ４０００は上記各回路の状態を判読
し、上記各回路に制御信号及びタイミング信号を
出力するもので、例えばマイクロコンピユータあ
るいはマイクロプログラムとシーケンサの組合せ
回路等で構成される。 第２図は、本発明になるバイトデータ形成回路
２０００の詳細ブロツク図で、１ワードが８ビツ
トのバイト単位のメモリを用いたときの例で示し
てある。バイトデータ形成回路２０００への入力
信号は、ランレングス信号RLを除いて全てコン
トローラ４０００からのものである。ここでは各
ブロツク回路の機能の説明及び各信号の機能の説
明を行い、詳細な動作説明は第４図のタイミング
チヤートを用いて行う。記録開始バイトアドレス
記憶回路２０１０はメモリ３０００への記録開始
点のバイト単位のアドレスを記憶する回路であ
る。記録開始ビツトアドレス記憶回路２０２０は
メモリ３０００への記録開始点のバイト内のビツ
ト位置を記憶する回路である。バイト内の８ビツ
トのデータをD0〜D7と表すと、例えば記録開始
点がD3とすると、記録開始ビツトアドレス記憶
回路２０２０には「３」が記憶される。同様に記
録終了点を記憶する回路として、記録終了バイト
アドレス記憶回路２０３０と記録終了ビツトアド
レス記憶回路２０４０がある。これらは、例えば
ラツチ回路で構成することができる。これらは、
コントローラ４０００からのラツチパルス信号
L1及びL2によつて、所定の値がラツチされる。
また、これらは、記録開始バイトアドレス信号
SB及び記録開始ビツトアドレス信号Sb及び記録
終了バイトアドレス信号EB及び記録終了ビツト
アドレス信号Ebを出力する。マスク回路２０５
０及びマスク回路２０６０は、それぞれ記録開始
ビツトアドレス信号Sb及び記録終了ビツトアド
レス信号Ebをマスクする回路で、コントローラ
４０００からのマスク信号Ｍによつてコントロー
ルされ、ビツトアドレス信号Sb，Ebを強制的に
全て「０」としたり、そのままスルーに出力した
りする機能をもつ。これらは、例えば論理ゲート
回路で構成できる。マルチプレクサ２０７０及び
２０８０は演算ユニツト（Arithmetic Units：
AUという）２０９０への入力信号を選択するも
ので、それぞれセレクト信号SL1及びSL2によつ
て制御される。AU２０９０はＡポート及びＢポ
ートからの入力信号の加算や減算を行うもので、
演算モードはセレクト信号SL3で選択される。演
算結果は２進数信号で出力し、１桁目から３桁目
までをビツトアドレス信号Abとし、４桁目以上
をバイトアドレス信号ABとして出力する。ま
た、バイトアドレス信号ABが「０」の場合以外
は、バイト差有無信号Ｂをハイレベル（論理１：
単に「１」という）とし、ＡポートとＢポートに
入力されたバイトアドレスに差があることを示
す。バイトデータ生成回路２１００は、記録開始
及び終了ビツトアドレス信号Sb，Eb及びバイト
差有無信号Ｂ及び色情報信号CLを入力し、バイ
ト内の０ビツト目から７ビツト目までの任意の位
置に任意のビツト長で色情報信号CLと同じ色信
号（「１」か「０」）Ｄを並列に作成する回路で、
詳細は第３図及び第４図を用いて説明する。一時
記憶回路２１１０はバイトデータ信号BDを一時
記憶するもので、ラツチ回路等で構成されラツチ
パルス信号L3によつて制御される。また、ライ
トパルス信号Ｗでクリアされる。論理和回路２１
２０はバイトデータ生成回路２１００からのデー
タ信号Ｄと一時記憶回路２１１０からのデータ信
号LDとの論理和をとり、メモリ３０００に記録
すべきバイトデータ信号BDを作り出す回路であ
る。 第３図は、バイトデータ生成回路の詳細回路図
である。信号Sb0〜Sb2及び信号Eb0〜Eb2は、そ
れぞれ記録開始ビツトアドレス信号Sb及び記録
終了ビツトアドレス信号Ebの０ビツト目から２
ビツト目の信号を表す。デコーダ２１１０及び２
１２０は、たとえばテキサスインストルメンツ社
製のIC（Integrated Circuits）のSN74LS138を用
いることができ、入力したビツトアドレスに対応
した出力ピンを「０」とするものである。２１３
１から２１３８及び２１４１から２１４８はゲー
ト回路である。第３図で示されるバイトデータ生
成回路２１００は表１のような真理値表を持つ。
本発明によれば画像信号を複数ビツト単位で並
列に生成できるので低速動作形回路を用いて高速
復号化処理が可能となる効果がある。そしてこの
画像信号を記録する場合には複数ビツトを１ワー
ドとするメモリを用いることができるので、比較
的低速動作形のメモリを用いて高速に復号化画像
信号を記録できる。たとえば、８ビツトを１ワー
ドとするメモリを用いた場合、１ビツトを１ワー
ドとするメモリを用いたときと同じ記録速度を得
るには1/8の速度を持つ低速動作形のメモリで良
いことになり、同一動作速度のメモリであれば８
倍の速度が得られる。 すなわち、メモリへの記録開始アドレスと記録
終了アドレスとのアドレス差を求めることにより
並列にワード単位の画像信号を復号生成できるた
め、カウンタとシリアル／パラレル変換器を用い
て１ビツト毎に直列に処理をして画像信号を復号
生成するのに比べ、高速に画像信号を復号生成で
きるという効果がある。例えば、８ビツトを１ワ
ードとした場合、本発明によれば記録終了アドレ
スを求める動作とバイトアドレス差を求める動作
の２つの動作で８ビツトの画像信号を復号生成で
きるのに対し、カウンタとシリアル／パラレル変
換器による装置では８回動作する必要があり、こ
の場合には約４倍の高速化が望める。
列に生成できるので低速動作形回路を用いて高速
復号化処理が可能となる効果がある。そしてこの
画像信号を記録する場合には複数ビツトを１ワー
ドとするメモリを用いることができるので、比較
的低速動作形のメモリを用いて高速に復号化画像
信号を記録できる。たとえば、８ビツトを１ワー
ドとするメモリを用いた場合、１ビツトを１ワー
ドとするメモリを用いたときと同じ記録速度を得
るには1/8の速度を持つ低速動作形のメモリで良
いことになり、同一動作速度のメモリであれば８
倍の速度が得られる。 すなわち、メモリへの記録開始アドレスと記録
終了アドレスとのアドレス差を求めることにより
並列にワード単位の画像信号を復号生成できるた
め、カウンタとシリアル／パラレル変換器を用い
て１ビツト毎に直列に処理をして画像信号を復号
生成するのに比べ、高速に画像信号を復号生成で
きるという効果がある。例えば、８ビツトを１ワ
ードとした場合、本発明によれば記録終了アドレ
スを求める動作とバイトアドレス差を求める動作
の２つの動作で８ビツトの画像信号を復号生成で
きるのに対し、カウンタとシリアル／パラレル変
換器による装置では８回動作する必要があり、こ
の場合には約４倍の高速化が望める。
第１図は復号器のブロツク図、第２図は第１図
のバイトデータ形成回路の詳細ブロツク図、第３
図は第２図のバイトデータ生成回路の詳細回路
図、第４図はタイミングチヤート、第５図はメモ
リの内容、第６図はフローチヤートである。 ２０１０…記録開始バイトアドレス記憶回路、
２０２０…記録開始ビツトアドレス記憶回路、２
０３０…記録終了バイトアドレス記憶回路、２０
４０…記録終了ビツトアドレス記憶回路、２０５
０，２０６０…マスク回路、２０７０，２０８０
…マルチプレクサ、２０９０…AU、２１００…
バイトデータ生成回路、２１１０…一時記憶回
路、２１２０…論理和回路。
のバイトデータ形成回路の詳細ブロツク図、第３
図は第２図のバイトデータ生成回路の詳細回路
図、第４図はタイミングチヤート、第５図はメモ
リの内容、第６図はフローチヤートである。 ２０１０…記録開始バイトアドレス記憶回路、
２０２０…記録開始ビツトアドレス記憶回路、２
０３０…記録終了バイトアドレス記憶回路、２０
４０…記録終了ビツトアドレス記憶回路、２０５
０，２０６０…マスク回路、２０７０，２０８０
…マルチプレクサ、２０９０…AU、２１００…
バイトデータ生成回路、２１１０…一時記憶回
路、２１２０…論理和回路。
Claims (1)
- 【特許請求の範囲】 １ 符号化信号を復号化して画像信号に変換する
符号復号化装置の画像信号生成装置において、 符号化信号を復号化して得られた画像信号の色
情報と、 符号化信号を復号化して得られた画像信号の複
数ビツトを１ワードとした複数ワードのうちの前
記色情報に係る生成すべき始端のワードアドレス
及び該ワード内のビツトアドレスと、 前記色情報に係る生成すべき終端のワードアド
レス及び該ワード内のビツトアドレスとを入力
し、 ワード単位の画像信号を並列に生成する画像信
号生成回路を設けたことを特徴とする符号復号化
装置の画像信号生成装置。 ２ 符号化信号を復号化して画像信号に変換する
符号復号化装置の画像信号生成装置において、 符号化信号を復号化して得られた画像信号の複
数ビツトを１ワードとして記憶するメモリを持
ち、 符号化信号を復号化して得られた画像信号の色
情報と、 前記色情報に係る画像信号を前記メモリへ記録
する記録開始点に対応する前記メモリのワードア
ドレス及び該ワード内のビツトアドレスと、 前記色情報に係る画像信号を前記メモリへ記録
する記録終了点に対応する前記メモリのワードア
ドレス及び該ワード内のビツトアドレスとを入力
し、 ワード単位の画像信号を並列に生成しメモリに
記録することを特徴とする符号復号化装置の画像
信号生成装置。 ３ 特許請求の範囲第２項において、 前記画像信号生成装置はメモリへの記録開始点
及び記録終了点それぞれのワードアドレス及びビ
ツトアドレスを記憶する回路と、 前記記録開始点のワードアドレスと前記記録終
了点のワードアドレスとの差の有無をワードアド
レス差有無信号として出力する演算回路と、 前記ワードアドレス差有無信号と、前記記録開
始点及び記録終了点それぞれのビツトアドレス
と、前記画像信号の色情報とを入力し、 ワード単位の画像信号を並列に生成する画像信
号生成回路とを有することを特徴とする符号復号
化装置の画像信号生成装置。 ４ 特許請求の範囲第３項において、 ワード内の画像信号を一時記憶する一時記憶回
路と、 前記画像信号生成回路が出力する画像信号と、 前記一時記憶回路から出力される画像信号との
論理和をとる論理和回路とを有し、 前記画像信号生成装置は、前記記録開始点及び
前記記録終了点それぞれのワードアドレスの差を
求め、アドレスの差がなければ前記論理和回路の
出力を前記一時記憶回路に記憶させると共に前記
記録開始点のビツトアドレスを前記記録終了点の
ビツトアドレスに一致させ、 アドレスの差があれば前記論理和回路から出力
される１ワードの画像信号を前記記録開始点のワ
ードアドレスが示すメモリのアドレスに記録し、
前記一時記憶回路に記憶されているワード内の画
像信号をクリアし、前記記録開始点のワードアド
レスをインクリメントし、前記記録開始点のビツ
トアドレスをクリアし、前記記録開始点のワード
アドレス及びビツトアドレスがそれぞれ記録終了
点のワードアドレスとビツトアドレスに一致する
まで前記動作を繰り返すことを特徴とする符号復
号化装置の画像信号生成装置。 ５ 特許請求の範囲第１項記載の画像信号生成装
置をフアクシミリ装置に適用したことを特徴とす
る符号復号化装置の画像信号生成装置。 ６ 特許請求の範囲第２項記載の画像信号生成装
置をフアクシミリ装置に適用したことを特徴とす
る符号復号化装置の画像信号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174623A JPS5964969A (ja) | 1982-10-06 | 1982-10-06 | 符号復号化装置の画像信号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174623A JPS5964969A (ja) | 1982-10-06 | 1982-10-06 | 符号復号化装置の画像信号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5964969A JPS5964969A (ja) | 1984-04-13 |
| JPH0427754B2 true JPH0427754B2 (ja) | 1992-05-12 |
Family
ID=15981825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174623A Granted JPS5964969A (ja) | 1982-10-06 | 1982-10-06 | 符号復号化装置の画像信号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5964969A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4590521A (en) * | 1983-08-19 | 1986-05-20 | Advanced Micro Devices, Inc. | Picture element generator for facsimile receiver |
| JPS614371A (ja) * | 1984-06-18 | 1986-01-10 | Nec Corp | 画像イメ−ジ変換回路 |
| JPS6190571A (ja) * | 1984-10-09 | 1986-05-08 | Nec Corp | ランレングス復号化回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121860A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | 話中転送方式 |
-
1982
- 1982-10-06 JP JP57174623A patent/JPS5964969A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121860A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | 話中転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5964969A (ja) | 1984-04-13 |
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