JPH0644714B2 - コ−ド変換装置 - Google Patents
コ−ド変換装置Info
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- JPH0644714B2 JPH0644714B2 JP60029885A JP2988585A JPH0644714B2 JP H0644714 B2 JPH0644714 B2 JP H0644714B2 JP 60029885 A JP60029885 A JP 60029885A JP 2988585 A JP2988585 A JP 2988585A JP H0644714 B2 JPH0644714 B2 JP H0644714B2
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- buffer memory
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/06—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two
- H03M7/08—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two the radix being ten, i.e. pure decimal code
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＪＩＳ８単位コードのような１６進コード
を１０進の数字列に変換するのに適用されるコード変換
装置に関する。
を１０進の数字列に変換するのに適用されるコード変換
装置に関する。
この発明は、ＪＩＳ８単位コードのような片かな、英文
字を表現する情報伝達用のコードを１０進の数字列に変
換するコード変換装置において、片かなと英文字との両
者を区別する属性データによりＪＩＳ８単位コードの値
の範囲を圧縮することにより、変換後の数字列の桁数を
より少なくするようにしたものである。
字を表現する情報伝達用のコードを１０進の数字列に変
換するコード変換装置において、片かなと英文字との両
者を区別する属性データによりＪＩＳ８単位コードの値
の範囲を圧縮することにより、変換後の数字列の桁数を
より少なくするようにしたものである。
ＪＩＳ８単位コードは、数字、英文字、片かな等を表現
する８ビットのコードである。このＪＩＳ８単位コード
を２of５系のバーコードで表現するために、ＪＩＳ８単
位コードを数字列に変換するコード変換装置が従来から
使用されている。
する８ビットのコードである。このＪＩＳ８単位コード
を２of５系のバーコードで表現するために、ＪＩＳ８単
位コードを数字列に変換するコード変換装置が従来から
使用されている。
従来のコード変換装置は、８ビットの各４ビットを１６
進から１０進に単純に変換する構成のものであった。例
えばＪＩＳ８単位コードの「ワ」を表すコードは、（Ｄ
Ｃ）Hであり、このコードは、（２２０）の３桁の数字
列に変換されていた。この数字列の各桁の数字が２of５
系の５ビットのコードにより表現される。バーコード
は、各桁の数字を表現する５ビットに含まれる２ビット
づつの１”を例えば太い幅の線と対応させたものとされ
る。
進から１０進に単純に変換する構成のものであった。例
えばＪＩＳ８単位コードの「ワ」を表すコードは、（Ｄ
Ｃ）Hであり、このコードは、（２２０）の３桁の数字
列に変換されていた。この数字列の各桁の数字が２of５
系の５ビットのコードにより表現される。バーコード
は、各桁の数字を表現する５ビットに含まれる２ビット
づつの１”を例えば太い幅の線と対応させたものとされ
る。
ＪＩＳ８単位コードは、全てで２５６種あり、そのうち
の（００）H〜（１Ｆ）H及び（８０）H〜（９Ｆ）Hの部
分は、プリンタ等の印字動作の制御をするなどのコント
ロールコード用であって、文字として使用されないコー
ドである。例えばビデオカセットの背の部分にバーコー
ドを表示して、ビデオカセットの識別を行う時には、コ
ントロール用のコードが使用されない。
の（００）H〜（１Ｆ）H及び（８０）H〜（９Ｆ）Hの部
分は、プリンタ等の印字動作の制御をするなどのコント
ロールコード用であって、文字として使用されないコー
ドである。例えばビデオカセットの背の部分にバーコー
ドを表示して、ビデオカセットの識別を行う時には、コ
ントロール用のコードが使用されない。
従って、使用されないコードの変換を考慮する必要がな
い。この発明の目的は、コントロールコードの変換を省
き変換効率が良好なコード変換装置を提供することにあ
る。これと共に、この発明は、ＪＩＳ８単位コードの表
現する片かなと英文字とを属性データにより識別し、夫
々のデータの値の範囲を重複させるものである。従っ
て、この発明は、一文字を３桁以下の数字列に圧縮して
変換することができ、変換効率の改善が図られたコード
変換装置を実現することができる。
い。この発明の目的は、コントロールコードの変換を省
き変換効率が良好なコード変換装置を提供することにあ
る。これと共に、この発明は、ＪＩＳ８単位コードの表
現する片かなと英文字とを属性データにより識別し、夫
々のデータの値の範囲を重複させるものである。従っ
て、この発明は、一文字を３桁以下の数字列に圧縮して
変換することができ、変換効率の改善が図られたコード
変換装置を実現することができる。
この発明は、第１の情報と第２の情報とを表すことがで
きる１６進コードを貯えるバッファメモリ１と、 第１の情報と上記第２の情報とを識別するための属性デ
ータをバッファメモリ１からの１６進コードに対応して
発生する判別手段３と、 属性データに応じて１６進コードの値を変更し、１６進
コードの値の範囲を圧縮する演算手段２，４と、 属性データ及び演算回路２，４の出力データを１０進数
に変換する変換手段６と、 変換手段６からの出力を貯えるバッファメモリ７と、 を備えたコード変換装置である。
きる１６進コードを貯えるバッファメモリ１と、 第１の情報と上記第２の情報とを識別するための属性デ
ータをバッファメモリ１からの１６進コードに対応して
発生する判別手段３と、 属性データに応じて１６進コードの値を変更し、１６進
コードの値の範囲を圧縮する演算手段２，４と、 属性データ及び演算回路２，４の出力データを１０進数
に変換する変換手段６と、 変換手段６からの出力を貯えるバッファメモリ７と、 を備えたコード変換装置である。
演算回路２，４により、１６進コードの値の範囲が圧縮
される。つまり、片かなを表すコードと英文字を表すコ
ードとが重複した値をもつようにされる。この重複され
た二種類のコードは、属性データにより識別される。属
性データ及び演算回路の出力データが１０進変換器によ
り、数字列に変換される。
される。つまり、片かなを表すコードと英文字を表すコ
ードとが重複した値をもつようにされる。この重複され
た二種類のコードは、属性データにより識別される。属
性データ及び演算回路の出力データが１０進変換器によ
り、数字列に変換される。
以下、この発明の一実施例について図面を参照して説明
する。第１図は、この発明が適用されたＪＩＳ８単位コ
ードを数字列に変換する変換装置である。
する。第１図は、この発明が適用されたＪＩＳ８単位コ
ードを数字列に変換する変換装置である。
第１図において、１で示すバッファメモリに変換しよう
とするＪＩＳ８単位コードの複数個のデータが貯えられ
る。但し、このバッファメモリ１には、コントロール用
のコードは、使用しないので、貯えられることがない。
制御装置８の制御により、バッファメモリ１から１ワー
ドずつデータが読み出され、減算器２及び判別器３に供
給される。データは、減算器２において、（２０）Hが
減じられる。この減算器２の出力が減算器４に供給され
る。
とするＪＩＳ８単位コードの複数個のデータが貯えられ
る。但し、このバッファメモリ１には、コントロール用
のコードは、使用しないので、貯えられることがない。
制御装置８の制御により、バッファメモリ１から１ワー
ドずつデータが読み出され、減算器２及び判別器３に供
給される。データは、減算器２において、（２０）Hが
減じられる。この減算器２の出力が減算器４に供給され
る。
判別器３は、バッファメモリ１からのデータが英文字と
片かなのいずれであるかを判別する。このため、入力デ
ータと（８０）Hとを比較する。判別器３は、入力デー
タが（８０）H以上の時（入力データが片かなの時）に
１”を出力し、入力データが（８０）H未満の時（入力
データが英文字の時）に０”を出力する。
片かなのいずれであるかを判別する。このため、入力デ
ータと（８０）Hとを比較する。判別器３は、入力デー
タが（８０）H以上の時（入力データが片かなの時）に
１”を出力し、入力データが（８０）H未満の時（入力
データが英文字の時）に０”を出力する。
この判別器３の出力が減算器４及びバッファメモリ５に
供給される。判別器３の出力が１”の時にのみ、減算器
４により、入力データから（８０）Hが減算される。判
別器３の出力が０”の時は、減算器４においては、何等
の処理もなされない。この減算器４の出力では、片かな
と英文字とが重複したコードとされる。
供給される。判別器３の出力が１”の時にのみ、減算器
４により、入力データから（８０）Hが減算される。判
別器３の出力が０”の時は、減算器４においては、何等
の処理もなされない。この減算器４の出力では、片かな
と英文字とが重複したコードとされる。
バッファメモリ５は、制御装置８の制御により、判別器
３の出力を左にシフトしながら順に貯える。バッファメ
モリ１からのデータの出力が全て終了すると、制御装置
８の制御により、バッファメモリ５に貯えられたデータ
（２進の属性データ）が１０進変換器６に出力され、こ
の１０進変換器６によりＢＣＤに変換される。１０進変
換器６の出力がバッファメモリ７に先頭のデータから順
に格納される。減算器４の出力データが１０進変換器６
に供給され、同様にＢＣＤに変換され、制御装置８の制
御により、バッファメモリ７に順に貯えられる。
３の出力を左にシフトしながら順に貯える。バッファメ
モリ１からのデータの出力が全て終了すると、制御装置
８の制御により、バッファメモリ５に貯えられたデータ
（２進の属性データ）が１０進変換器６に出力され、こ
の１０進変換器６によりＢＣＤに変換される。１０進変
換器６の出力がバッファメモリ７に先頭のデータから順
に格納される。減算器４の出力データが１０進変換器６
に供給され、同様にＢＣＤに変換され、制御装置８の制
御により、バッファメモリ７に順に貯えられる。
以上の構成は、個別のディジタル回路により構成できる
が、マイクロプロセッサを使用したプログラム制御の構
成としても良い。
が、マイクロプロセッサを使用したプログラム制御の構
成としても良い。
上述のこの発明の一実施例において、ＪＩＳ８単位コー
ドの「Ｍ」「へ」「カ」の３文字のデータ（４Ｄ）H
（ＣＤ）H（Ｂ６）Hを変換する時の動作について第２図
を参照して説明する。
ドの「Ｍ」「へ」「カ」の３文字のデータ（４Ｄ）H
（ＣＤ）H（Ｂ６）Hを変換する時の動作について第２図
を参照して説明する。
第２図Ａは、データ（４Ｄ）H即ち文字「Ｍ」を数字列
に変換する時の動作を示す図である。このデータは、減
算器２において（２０）Hが減じられると共に、判別器
３において基準の値（８０）Hと比較される。（４Ｄ）H
は、（８０）H未満であるため、判別器３の出力が０”
となる。従って、減算器４では、減算動作がされず、減
算器２の出力（２Ｄ）Hがそのまま１０進変換器６に供
給される。１０進変換器６により得られた（４５）の出
力がバッファメモリ７に格納される。判別器３の出力
０”がバッファメモリ５に格納される。
に変換する時の動作を示す図である。このデータは、減
算器２において（２０）Hが減じられると共に、判別器
３において基準の値（８０）Hと比較される。（４Ｄ）H
は、（８０）H未満であるため、判別器３の出力が０”
となる。従って、減算器４では、減算動作がされず、減
算器２の出力（２Ｄ）Hがそのまま１０進変換器６に供
給される。１０進変換器６により得られた（４５）の出
力がバッファメモリ７に格納される。判別器３の出力
０”がバッファメモリ５に格納される。
第２図Ｂは、データ（ＣＤ）H即ち文字「へ」を数字列
に変換する時の動作を示す図である。このデータは、減
算器２において（２０）Hが減じられると共に、判別器
３において基準の値（８０）Hと比較される。（ＣＤ）H
は、（８０）H以上であるため、判別器３の出力が１”
となる。従って、減算器４では、減算器２の出力（Ａ
Ｄ）Hから（８０）Hが減じられる。この減算器４の出力
（２Ｄ）Hが１０進変換器６に供給される。１０進変換
器６により得られた（４５）の出力がバッファメモリ７
に格納される。判別器３の出力１”がバッファメモリ５
に格納される。
に変換する時の動作を示す図である。このデータは、減
算器２において（２０）Hが減じられると共に、判別器
３において基準の値（８０）Hと比較される。（ＣＤ）H
は、（８０）H以上であるため、判別器３の出力が１”
となる。従って、減算器４では、減算器２の出力（Ａ
Ｄ）Hから（８０）Hが減じられる。この減算器４の出力
（２Ｄ）Hが１０進変換器６に供給される。１０進変換
器６により得られた（４５）の出力がバッファメモリ７
に格納される。判別器３の出力１”がバッファメモリ５
に格納される。
第２図Ｃは、データ（Ｂ６）H即ち文字「カ」を数字列
に変換する時の動作を示す図である。このデータは、減
算器２において（２０）Hが減じられると共に、判別器
３において基準の値（８０）Hと比較される。（Ｂ６）H
は、（８０）H以上であるため、判別器３の出力が１”
となる。従って、減算器４では、減算器２の出力（９
６）Hから（８０）Hが減じられる。この減算器４の出力
（１６）Hが１０進変換器６に供給される。１０進変換
器６により得られた（２２）の出力がバッファメモリ７
に格納される。判別器３の出力１”がバッファメモリ５
に格納される。バッファメモリ１の３文字のデータの変
換が終了すると、バッファメモリ５に格納されている属
性データが１０進変換器６により（３）に変換される。
この変換された属性データがバッファメモリ７に書き込
まれる。
に変換する時の動作を示す図である。このデータは、減
算器２において（２０）Hが減じられると共に、判別器
３において基準の値（８０）Hと比較される。（Ｂ６）H
は、（８０）H以上であるため、判別器３の出力が１”
となる。従って、減算器４では、減算器２の出力（９
６）Hから（８０）Hが減じられる。この減算器４の出力
（１６）Hが１０進変換器６に供給される。１０進変換
器６により得られた（２２）の出力がバッファメモリ７
に格納される。判別器３の出力１”がバッファメモリ５
に格納される。バッファメモリ１の３文字のデータの変
換が終了すると、バッファメモリ５に格納されている属
性データが１０進変換器６により（３）に変換される。
この変換された属性データがバッファメモリ７に書き込
まれる。
以上のようにして得られた数字列が各数字毎に５ビット
のコードに変換され、更にバーコードに変換される。上
述の例では、３文字分のデータが７桁の数字列に変換さ
れる。
のコードに変換され、更にバーコードに変換される。上
述の例では、３文字分のデータが７桁の数字列に変換さ
れる。
第３図は、この発明によるコード変換装置により変換さ
れた数字列をＪＩＳ８単位コードに逆変換するための逆
変換装置を示す。
れた数字列をＪＩＳ８単位コードに逆変換するための逆
変換装置を示す。
第３図において、１１で示すバッファメモリには、バー
コードを読み取ることで発生した数字列が格納される。
この数字列のうちの属性データが２進変換器１２により
２進コードに変換され、この２進コードがバッファメモ
リ１３に貯えられる。バッファメモリ１１の数字列（属
性データを除く）が１６進変換器１４に２桁ずつ供給さ
れる。この１６進変換器１４の変換出力が加算器１５に
供給される。
コードを読み取ることで発生した数字列が格納される。
この数字列のうちの属性データが２進変換器１２により
２進コードに変換され、この２進コードがバッファメモ
リ１３に貯えられる。バッファメモリ１１の数字列（属
性データを除く）が１６進変換器１４に２桁ずつ供給さ
れる。この１６進変換器１４の変換出力が加算器１５に
供給される。
加算器１５は、バッファメモリ１３中の対応するビット
が１”の時に（８０）Hを入力データに加算し、このビ
ットが０”の時には、加算を行わない。加算器１５の出
力が加算器１６に供給される。この加算器１６は、（２
０）Hを加算するためのものである。加算器１６の出力
がバッファメモリ１７に順に格納される。
が１”の時に（８０）Hを入力データに加算し、このビ
ットが０”の時には、加算を行わない。加算器１５の出
力が加算器１６に供給される。この加算器１６は、（２
０）Hを加算するためのものである。加算器１６の出力
がバッファメモリ１７に順に格納される。
バッファメモリ１１及びバッファメモリ１３からのデー
タの読み出し、加算器１６からバッファメモリ１７への
データの書き込みを制御する制御装置１８が設けられて
いる。
タの読み出し、加算器１６からバッファメモリ１７への
データの書き込みを制御する制御装置１８が設けられて
いる。
上述の逆変換装置は、個別の回路の組み合わせに限ら
ず、マイクロプロセッサを用いて構成することもでき
る。
ず、マイクロプロセッサを用いて構成することもでき
る。
前述のコード変換装置により得られた数字列の一例（３
４５４５２２）をＪＩＳ８単位コードに変換する時の動
作について、第４図を参照して説明する。
４５４５２２）をＪＩＳ８単位コードに変換する時の動
作について、第４図を参照して説明する。
第４図Ａは、バッファメモリ１１に貯えられた数字列の
中で属性データの（３）及びデータの（４５）を逆変換
する時の状態を示す。属性データは、２進変換器１２に
より、（０１１）の３ビットに変換されて、バッファメ
モリ１３に格納される。数字列の（４５）は、１６進変
換器１４に供給される。この１６進変換器１４からは、
（２Ｄ）Hの８ビットのコードが発生する。
中で属性データの（３）及びデータの（４５）を逆変換
する時の状態を示す。属性データは、２進変換器１２に
より、（０１１）の３ビットに変換されて、バッファメ
モリ１３に格納される。数字列の（４５）は、１６進変
換器１４に供給される。この１６進変換器１４からは、
（２Ｄ）Hの８ビットのコードが発生する。
１６進変換器１４の出力が加算器１５に供給される。バ
ッファメモリ１３からの対応するビットが０”のため
に、加算器１５では、（８０）Hの加算がなされず、１
６進変換器１４の出力がそのまま加算器１６に供給され
る。この加算器１６で（２０）Hが加算されて、（４
Ｄ）Hの出力が加算器１６から発生する。この加算器１
６の出力がバッファメモリ１７に格納される。
ッファメモリ１３からの対応するビットが０”のため
に、加算器１５では、（８０）Hの加算がなされず、１
６進変換器１４の出力がそのまま加算器１６に供給され
る。この加算器１６で（２０）Hが加算されて、（４
Ｄ）Hの出力が加算器１６から発生する。この加算器１
６の出力がバッファメモリ１７に格納される。
第４図Ｂは、バッファメモリ１１に貯えられた数字列の
中でデータの（４５）を逆変換する時の状態を示す。数
字列の（４５）は、１６進変換器１４に供給される。こ
の１６進変換器１４からは、（２Ｄ）Hの８ビットのコ
ードが発生する。
中でデータの（４５）を逆変換する時の状態を示す。数
字列の（４５）は、１６進変換器１４に供給される。こ
の１６進変換器１４からは、（２Ｄ）Hの８ビットのコ
ードが発生する。
１６進変換器１４の出力が加算器１５に供給される。バ
ッファメモリ１３からの対応するビットが１”のため
に、加算器１５では、（８０）Hの加算が行われ、（Ａ
Ｄ）Hの出力が加算器１６に供給される。この加算器１
６で（２０）Hが加算されて、（ＣＤ）Hの出力が加算器
１６から発生する。この加算器１６の出力がバッファメ
モリ１７に格納される。
ッファメモリ１３からの対応するビットが１”のため
に、加算器１５では、（８０）Hの加算が行われ、（Ａ
Ｄ）Hの出力が加算器１６に供給される。この加算器１
６で（２０）Hが加算されて、（ＣＤ）Hの出力が加算器
１６から発生する。この加算器１６の出力がバッファメ
モリ１７に格納される。
第４図Ｃは、バッファメモリ１１に貯えられた数字列の
中でデータの（２２）を逆変換する時の状態を示す。数
字列の（２２）は、１６進変換器１４に供給される。こ
の１６進変換器１４からは、（１６）Hの８ビットのコ
ードが発生する。
中でデータの（２２）を逆変換する時の状態を示す。数
字列の（２２）は、１６進変換器１４に供給される。こ
の１６進変換器１４からは、（１６）Hの８ビットのコ
ードが発生する。
１６進変換器１４の出力が加算器１５に供給される。バ
ッファメモリ１３からの対応するビットが１”のため
に、加算器１５では、（８０）Hの加算が行われ、（９
６）Hの出力が加算器１６に供給される。この加算器１
６で（２０）Hが加算されて、（Ｂ６）Hの出力が加算器
１６から発生する。この加算器１６の出力がバッファメ
モリ１７に格納される。
ッファメモリ１３からの対応するビットが１”のため
に、加算器１５では、（８０）Hの加算が行われ、（９
６）Hの出力が加算器１６に供給される。この加算器１
６で（２０）Hが加算されて、（Ｂ６）Hの出力が加算器
１６から発生する。この加算器１６の出力がバッファメ
モリ１７に格納される。
従って、逆変換動作が終了した時に、バッファメモリ１
７には、第４図Ｃに示すように、「Ｍ」の文字を示す
（４Ｄ）Hと「へ」の文字を示す（ＣＤ）Hと「カ」の文
字を示す（Ｂ６）HとからなるＪＩＳ８単位コードが格
納されている。
７には、第４図Ｃに示すように、「Ｍ」の文字を示す
（４Ｄ）Hと「へ」の文字を示す（ＣＤ）Hと「カ」の文
字を示す（Ｂ６）HとからなるＪＩＳ８単位コードが格
納されている。
この発明に依れば、従来のコード変換装置のように、１
６進−１０進変換を行うコード変換と比して、ＪＩＳ８
単位コードの１文字を表すのに必要な数字の桁数を少な
くすることができ、変換効率を上げることができる。特
に、この発明は、ＪＩＳ８単位コードの文字数が多くな
ると、変換効率が従来より向上する。この発明と従来の
コード変換装置との比較を下記の表に示す。
６進−１０進変換を行うコード変換と比して、ＪＩＳ８
単位コードの１文字を表すのに必要な数字の桁数を少な
くすることができ、変換効率を上げることができる。特
に、この発明は、ＪＩＳ８単位コードの文字数が多くな
ると、変換効率が従来より向上する。この発明と従来の
コード変換装置との比較を下記の表に示す。
上記の表から明らかなように、この発明は、従来のコー
ド変換装置に比して変換効率が向上されたコード変換装
置を実現することができる。従って、数字列をバーコー
ドとして限られたスペースに表示する時にこの発明を適
用すれば、より多くのデータを表現することを可能とで
きる。
ド変換装置に比して変換効率が向上されたコード変換装
置を実現することができる。従って、数字列をバーコー
ドとして限られたスペースに表示する時にこの発明を適
用すれば、より多くのデータを表現することを可能とで
きる。
第１図はこの発明が適用されたコード変換装置の一実施
例のブロック図、第２図はこの発明の一実施例の動作説
明のためのブロック図、第３図はこの発明によるコード
変換装置と対応する逆変換装置の一例のブロック図、第
４図はこの逆変換装置の動作説明のためのブロック図で
ある。 図面における主要な符号の説明 １，５，７：バッファメモリ、２，４：減算器、３：判
別器、６：１０進変換器。
例のブロック図、第２図はこの発明の一実施例の動作説
明のためのブロック図、第３図はこの発明によるコード
変換装置と対応する逆変換装置の一例のブロック図、第
４図はこの逆変換装置の動作説明のためのブロック図で
ある。 図面における主要な符号の説明 １，５，７：バッファメモリ、２，４：減算器、３：判
別器、６：１０進変換器。
Claims (1)
- 【請求項１】第１の情報と第２の情報とを表すことがで
きる１６進コードを貯えるバッファメモリと、 上記第１の情報と上記第２の情報とを識別するための属
性データを上記バッファメモリからの１６進コードに対
応して発生する判別手段と、 上記属性データに応じて上記１６進コードの値を変更
し、上記１６進コードの値の範囲を圧縮する演算手段
と、 上記属性データ及び上記演算回路の出力データを１０進
数に変換する変換手段と、 上記変換手段からの出力を貯えるバッファメモリと、 を備えたことを特徴とするコード変換装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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