JPH03156637A - １０進演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は１０進数装置に関し、特にアンパック形式の１
０進数に対する加算処理装置に関するものである。

従来技術 アンパック形式のＢＣＤＩＯ進数は第２図に示すような
構成をとる。すなわち、各バイトはゾーン桁とＢＣＤ数
値桁とからなり、最下位バイトは符号桁とＢＣＤ数値桁
とからなっている。

従来、ＢＣＤＩＯ進数に対する演算は通常の２進数の演
算回路を組合わせて対応するようになっている。例えば
、演算を実行する前に１０進数を２進数に変換し、２進
数として演算した後に２進数から１０進数に変換して戻
す方式がある。この方式では、１０進数から２進数への
変換及びその逆の変換に時ｍ１がかかる場合が多く、ま
た変換回路が必要となる。

そこで、１０進数のまま加減算する方式が考えられてい
る。すなわち１０進数の各桁に加算前に２進数として３
を加算しておく。３を加算することにより、０〜９の表
現は３〜１２となる。この表現コードを３余りコードと
呼ぶ。

３余りコードの１０進数は通常の２進加算器で加算する
と、正常に桁上がりが起こる。加算後の各桁は、桁上が
りを起こした桁のコードはＢＣＤとなっているが、桁上
がりを起こさなかった桁のコードは３余りコードよりさ
らに３大きな数となっており、正常なりＣＤコードにす
るには、桁上がりを起こさなかった桁に対してのみ６を
減算する。以上の処理を回路で構成すれば１０進加算器
ができる。

１０進数の乗除算の場合、２進数の演算で用いられるよ
うな高速のマルチプライヤを構成することはハードウェ
ア量の問題などから極めて困難である。一般に１０進の
乗除算は１０進加算器を用いて処理することから、１０
進加算器は高速性が要求される。

アンバック形式の１０進数の場合、無意味なゾーン桁が
存在するため、アンバック形式のまま演算することはま
れであり、一般には一度バツク形式に変換して演算し、
演算結果を再びアンパック形式に変換し保存する。

上述した従来の１０進演算回路では、１０進加算をする
場合、ＢＣＤから３余りコードへ変換し２進加算器で加
算し、各桁の桁上がりに応じて６を桁から減するという
一連の回路を構成する必要があるため、２進加算回路に
比べると、デイレ−も大きく、またハードウェア量も増
大する。また、従来のアンバック形式の１０進数をバッ
ク形式に変換して演算する方式に関しては、オペランド
の長さが、アンバックからバックに変換することで短く
なり、そのレングス管理が複雑になり、余分なオーバヘ
ッドがかかる。

発明の目的 本発明の目的は、アンパック形式をバック形式に変換す
ることなく、処理を行うようにして、無駄な変換処理を
最小限として、ハードウェア量及びデイレ−量を減少可
能とした１０進演算装置を提供することである。

発明の構成 本発明によれば、アンバック形式で表現された１０進デ
ータのオペランドの演算機能を有する１０進演算装置で
あって、人力オペランドの符号桁及びゾーン桁の各特定
ビットをフラグビットとしてこのフラグビットの全てを
オフにセットすると共に、符号桁及びゾーン桁の他の特
定ビットを符号ビットとしてこの符号ビットに前記オペ
ランドの符号コードに応じて２進化された符号をセット
する第１の手段と、人力された２つのオペランドの前記
フラグがオフのときには対応するＢＣＤ数値桁の１０進
数に３を加算し、オンのときには３を減算すると共に全
てのフラグをオフとする第２の手段と、前記第２の手段
により処理された前記２つのオペランドのＢＣＤ数値桁
を加算する第３の手段と、この加算結果にキャリーが発
生しなかった桁に対応したゾーン桁のフラグをオンとす
る第４の手段と、人力オペランドのゾーン桁のフラグが
オンの場合に対応するＢＣＤ数値桁から６を減算する第
５の手段と、この第５の手段の出力のゾーン桁をゾーン
コードにし、また符号桁に符号コードをセットする第６
の手段とを含むことを特徴とする１０進演算装置が得ら
れる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示すブロック図である。

回路１は人力されたアンバックオペランドに対し、オペ
ランドのコードの正当性をチエツクし、符号桁と各ゾー
ン桁の特定のビットに２進化されたオペランドの符号を
セットし、同−桁内の別のビットにフラグの意味を持た
せ、かつそのフラグを全てオフにして出力する回路であ
る。

第３図は回路１の動作を示す図である。図において、１
０は人力されるアンパックオペランドであり、１１は処
理後に出力されるオペランドである。１０のＢＣＤＩＯ
進数値の桁数値のまま出力される。１００で示される符
号コードは１ビツトの符号ビットにエンコードされ、符
号コード及びゾーン桁全ての下位１ビツト１１１にセッ
トされる。

また、符号コード及びゾーン桁の上位１ビツトはフラグ
１１０として０（オフ）にされる。

回路２は、与えられた２つのオペランドのそれぞれの１
０進数値桁に対応したゾーン桁の上位１ビツトのフラグ
が０（オフ）の時は、対応する１０進桁の数値に３を加
算し、１（オン）の時は、１０進桁の数値から３を減す
ると共に、対応するフラグをオフにする回路である。

第４図は回路２の人力データ１バイトに対応した回路例
を示す。実際には、このような回路が入力オペランドの
バイト数と同じ数だけ並んでいる。

２１は＋３回路であり、２２は一３回路である。

本回路では、１０進桁の数値に対して回路２１゜２２を
用い＋３．−３された値を作り、ゾーン折中のフラグに
より、その一方を選択して出力する。

これにより入力された１０進数は３余りコードに変換さ
れる。また、ゾーン桁はフラグが０（オフ）にされ出力
される。

回路３は回路２から出力されたオペランド同士を加算（
あるいは減算）する２進加算器である。

第５図はこの回路３のブロック図である。２進加算器３
１は人力オペランドの１０進桁のみを入力とする。比較
回路３２は回路３１と同じ人力オペランドの大小比較を
行い、比較結果を回路３１に与える。

１０進オペランドは絶対値表現であるため、演算が減算
である場合、絶対値の大きなオペランドから小さなオペ
ランドを減算する必要があり、回路３２の出力はその判
断に使われる。演算が加算であるか、減算でるかは回路
３３からのモード信号３０１で与えられる。

このモード信号３０１は２つの人力オペランドの符号と
制御記憶（Ｃ３）６より与えられるマイクロ命令６０１
とによって決定される。マイクロ命令６０１は演算が加
算か減算かの指示を与えるもので、減算の場合一方のオ
ペランドの符号を反転する。

このようにしてえ得られた２つの符号が同じであれば、
３０１線のモードは加算であり、異なっていれば減算で
ある。減算の場合、回路３２の出力に従って大きな値の
オペランドより小さい値のオペランドを減する。回路３
１の出力はこのように演算した結果と各桁より発生する
キャリーとからなっている。

各ゾーンのフラグ４１は、次の回路４において、対応す
る１０進桁よりキャリーが発生している場合は０（オフ
）、キャリーが発生していない場合は１　（オン）にセ
ットされる。各ゾーン桁の符号ビットには、絶対値の大
きいオペランドの符号がセットされる。尚、４２はＢＣ
Ｄ数値桁を示す。

回路５は、ゾーン桁のフラグがオンの場合、対応する１
０進数の桁から６を減算するとともに、ゾーン桁をゾー
ンコードにし、符号桁に符号ビットより符号コードを生
成して出力する。

制御記憶６はマイクロ命令を格納する記憶装置であり、
信号線６０１で与えられる命令に従い回路を制御する。

記憶装置７の１０進オペランドは制御記憶６のマイクロ
命令により、回路１．２．５に対して与えられる。回路
１，４．５より出力される演算結果は、８０２線のマイ
クロ命令により１つが選択され、記憶装置７に格納され
る。６０１線で与えられる命令はＡ、Ｂ、Ｃの３種類と
し、命令Ａは回路１を、命令Ｂは回路２〜４を、命令Ｃ
は回路５を夫々起動するようになっている。

こうすることにより、先ず命令Ａにより回路１を起動し
て演算のためのオペランドのゾーン桁及び符号桁のフラ
グビットの処理を行い、記憶装置７に夫々これ等オペラ
ンドを格納しておく。

そして、命令Ｂにより回路２〜４を起動して演算処理し
、各桁毎にキャリーの有無に応じて対応桁のフラグビッ
トをオンオフしてその結果を記憶装置７に格納する。こ
の演算処理を必要なオペランドに対して順次行って記憶
装置７に格納する。

しかる後に、命令Ｃにより回路５を起動して演算結果を
記憶装置７から読出し、元のアンバック形式データに変
換するのである。

発明の効果 以上述べた如く、本発明によれば、アンバックデータの
ゾーン桁にフラグビットと符号ビットとを一時的にセッ
トすることにより、アンバックデータをパックデータに
変換することなくアンパック形式のオペランド演算が可
能となるので、無駄な変換処理を最小限とし、ハードウ
ェア量特に１０進加算器のハードウェア量の減少及びデ
イレ−の減少を招来するという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はアンパ
ック形式の１０進数の例を示す図、第３図は回路１の動
作を示す図、第４図は回路２の詳細を示すブロック図、
第５図は回路３のブロック図である。 主要部分の符号の説明 １・・・・・・フラグビット及び 符号ビット設定用回路 ２・・・・・・３余りコード生成用回路３・・・・・・
加減算回路

Claims (1)

【特許請求の範囲】
1. （１）アンパック形式で表現された１０進データのオペ
   ランドの演算機能を有する１０進演算装置であって、入
   力オペランドの符号桁及びゾーン桁の各特定ビットをフ
   ラグビットとしてこのフラグビットの全てをオフにセッ
   トすると共に、符号桁及びゾーン桁の他の特定ビットを
   符号ビットとしてこの符号ビットに前記オペランドの符
   号コードに応じて２進化された符号をセットする第１の
   手段と、入力された２つのオペランドの前記フラグがオ
   フのときには対応するＢＣＤ数値桁の１０進数に３を加
   算し、オンのときには３を減算すると共に全てのフラグ
   をオフとする第２の手段と、前記第２の手段により処理
   された前記２つのオペランドのＢＣＤ数値桁を加算する
   第３の手段と、この加算結果にキャリーが発生しなかっ
   た桁に対応したゾーン桁のフラグをオンとする第４の手
   段と、入力オペランドのゾーン桁のフラグがオンの場合
   に対応するＢＣＤ数値桁から６を減算する第５の手段と
   、この第５の手段の出力のゾーン桁をゾーンコードにし
   、また符号桁に符号コードをセットする第６の手段とを
   含むことを特徴とする１０進演算装置。