JPS6362034A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は演算装置に関し、特に２進化１０進数の加算処
理を行う演算装置に関する。

従来技術 従来、データ処理装置の演算装置において２進化１０進
数の加算を実行するためには次の様な手法が採用されて
いる。先ず２進化１０進数の各桁が２進４ビツト構成と
して表記され、よって２進表現で１’　００００Ｊから
「１１１１」まで、すなわち１０進表現の「０」から「
１５」までの値が表記可能である。そのうち、２進表現
でｒｏｏｏＪからｒｌｏｏＩＪ　（１０進数表現でｒＯ
Ｊがら「９」）までの値が使用される。

ここで、この様な２進化１０進数を加算処理する場合、
「９」より大きい値をとりつるために、そのままでは桁
上げが正しく行われなくなる。そこで演算実行時にまず
各桁の２進化１０進数にｒ６Ｊ　　（２進表現で［０１
１０Ｊ　）を加算する。こうすれば、たとえば「９」に
相当する値が「１５」に相当する値に変換され、これに
「１」が加算されれば「１６」となって、２進表現で「
１１１１Ｊを越えて桁上げが正しく行われることになる
。尚、減算処理の場合はこのようなデータの変換操作は
不要である。

こうした手法によって、上位桁への桁上げの論理（キャ
リイ生成論理）は２進加減算の論理がそのまま利用でき
、一般に知られているキャリイルツクアヘッドなどの高
速演算技術を採用することができる。尚、上記加減算処
理の結果、桁上げが行われた桁についてはその値は正し
い２進化１０進数となっているが、桁上げが行われない
桁については「６」が加算されたままの値となっている
。

従って、その「６」を減算する補正が必要となる。

このように、２進化１０進数の加算処理においては、演
算すべきデータについて、必要に応じて「６」を加算す
る等の変換操作を必要とし、さらに、演算の後半でその
補正等を必要とする。従って、演算装置のハードウェア
のゲート段数が２進数の演算装置に比べて多くなってし
まう。

情報処理装置は１０進加減算、２進加減算、乗除算等の
演算装置とその他の制御部等多くのものが組合わさって
構成されており、全体の動作クロックを早くしようとし
たとき２進加減算に比べて１０進加減算演算装置の回路
における遅延時間が大きくなっているのでその制約を受
けてしまい演算の高速化が図れないという問題が生ずる
。

１１立旦ｊ 本発明は以上の点に着目してなされたものであって、２
進化１０進数の演算の高速化を図った演算装置を提供す
ることを目的とするものである。

ｌ豆立旦１ 本発明によれば、２進化１０進数で表記された第１及び
第２オペランドの加算を行う演算装置であって、前記第
１及び第２オペランドの少なくとも一方のオペランドの
各桁に対してコード変換を行って１６進数値「６」を加
えた２進数パターンを発生する入力オペランド変換手段
と、この入力オペランド変換手段により変換されたオペ
ランドを入力として加算を行う２進加算手段と、この２
進加算手段の加算結果を各１０進数値桁に夫々対応して
格納するデータレジスタと、前記加算結果の各桁の最上
位ビットからの桁上り信号が論理「１」のときに前記デ
ータレジスタの対応桁の内容その゛ものを演算結果とし
て導出し、前記桁上り信号が論理「０」のときに前記デ
ータレジスタの対応桁の内容から１０進数値「６」を減
じたものを演算結果として導出するデータ補正手段とを
含むことを特徴とする演算装置が得られる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の演算装置の実施例を示すブロック図で
ある。この演算装置は２つのオペランドである入力デー
タ１０１，１０２を加減算処理してその演算結果１１０
を出力する装置であり、入力データ１０１．１０２及び
演算結果１１０はいずれも２進化１０進数表現（１桁当
り４ビツト）の複数桁からなっている。

演算モード指示１０３は加算／減算のいずれを行うかを
指示する信号を示している。コード変換回路２０１，２
０２は加算モードの場合に２進化１０進数のコードをそ
れぞれ４余りコード、２余りコードに変換するものであ
り、従来技術の項でも述べたように桁上げを正しく行う
ために入力の各桁に対して「６」を加える役割りを果た
している。第３図は１０進数と４余りコード、２余りコ
ードの対応を具体的にビットパターンで示したものであ
る。

なお、減算モードの場合にはコード変換回路２０１゜２
０２ではコードの変換は行われず入力データがそのまま
の形で出てくるようになっているものとする。

上記のように必要なコード変換を終えた侵のデータ１０
４，１０５は、２進加減算回路２０３の２つの入力とし
て使用される。この２進加減算回路２０３は入力１０４
．１０５を単に２進数と見なして、演算モード指示１０
３に従って加算／減算を行う。この回路２０３では〉進
化１０！数１桁に対応する４ビツト毎にその４ビツトの
内の最上位ビットからの桁上げ信号１０６を出力し、そ
れがキャリイレジスタ２０４に格納される。当該桁上げ
信号１０６以外の演算結果数値データ部出力１０７は各
桁対応にデータレジスタ２０５に同一に格納される。

データレジスタ２０５に格納された４ビツト１桁単位の
データは各桁に対応するキャリイレジスタ２０４の内容
に従って補正を行って初めて正しい２進化１０進数形式
のデータとなる。すなわち、第４図に示すように、キャ
リイ＝１である桁のデータはそのまま補正せずに最終結
果となるが、キャリイ＝０である桁のデータは「６」だ
け減じたあとで最終結果となる。この補正を行うのがデ
ータ補正回路２０６である。第２図はデータ補正回路２
０６の実際のゲート論理を１桁（４ビツト）分について
示した回路図の例である。

従来の１０進演算装置ではデータ補正回路２０６に相当
する論理は結果データをデータレジスタに格納する手前
に組込まれているので、１マシンサイクルタイム内にお
けるゲート段数が第２図の点線枠内相当分多くなる。こ
れに対し本発明の演算装置では、データレジスタ２０５
の後段にデータ補正回路２０６を設けているのでこのデ
ータ補正回路２０６のゲート段数分だけ遅延時間が改善
されることになりマシンサイクルタイムの短縮をはかる
ことが可能となる。すなわち、データレジスタ２０５の
出力以降の遅延時間から見れば従来装置に比べて増加す
ることになったとしても一般にはマシンサイクルのネッ
クとなるのは演算回路部を含んだ論理ゲート段数の多い
ところであるので、データレジスタから最終的な演算結
果の転送先（図示せ”ず）までの遅延時間の増加は実質
的にマシンサイクルへの影響を与えないようにすること
が可能となる。

なお、２進加減算回路２０３とデータレジスタ２０５と
をまとめて取出した部分を考えてみると、これは何ら１
０進演算固有の論理ではなく２進演算に用いても余分な
遅延時間増加があるわけでもないので、たとえばこの部
分だけを含むＬＳＩを作るならば、そのＬＳＩは本発明
の１０進演算装置の一部として、また、２進演算装置の
一部とじても共通に使用することができるので、本発明
の装置を実現するにあたってわざわざ新たに加減算回路
のしＳｌを作る必要もない。

発明の詳細 な説明したように本発明の演算装置によれば、２進化１
０進数の加算実行にあたり、各桁の桁上りの有無に従っ
た結果の補正を、いったんレジスタに格納した補正前デ
ータを次の転送先に送出するサイクルで行うことにより
、実質演算処理サイクルの遅延時間を短縮し、演算処理
、の高速化を図ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のデータ補正回路の１例を示す回路図、第３図は１０進
数と４余りコード及び２余りコードとの対応関係を示す
図、第４図はキャリイとデータ補正回路の出力との対応
関係を示す図である。 主要部分の符号の説明

Claims (1)

【特許請求の範囲】
1. ２進化１０進数で表記された第１及び第２オペランドの
   加算を行う演算装置であつて、前記第１及び第２オペラ
   ンドの少なくとも一方のオペランドの各桁に対してコー
   ド変換を行つて１０進数値「６」を加えた２進数パター
   ンを発生する入力オペランド変換手段と、この入力オペ
   ランド変換手段により変換されたオペランドを入力とし
   て加算を行う２進加算手段と、この２進加算手段の加算
   結果を各１０進数値桁に夫々対応して格納するデータレ
   ジスタと、前記加算結果の各桁の最上位ビットからの桁
   上り信号が論理「１」のときに前記データレジスタの対
   応桁の内容そのものを演算結果として導出し、前記桁上
   り信号が論理「０」のときに前記データレジスタの対応
   桁の内容から１０進数値「６」を減じたものを演算結果
   として導出するデータ補正手段とを含むことを特徴とす
   る演算装置。