JP2002287635A - Ｓｈａ演算の高速演算回路 - Google Patents
Ｓｈａ演算の高速演算回路Info
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- JP2002287635A JP2002287635A JP2001086620A JP2001086620A JP2002287635A JP 2002287635 A JP2002287635 A JP 2002287635A JP 2001086620 A JP2001086620 A JP 2001086620A JP 2001086620 A JP2001086620 A JP 2001086620A JP 2002287635 A JP2002287635 A JP 2002287635A
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- arithmetic circuit
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Abstract
(57)【要約】
【課題】要約関数ＳＨＡ（Ｔｈｅ Ｓｅｃｕｒｅ Ｈａ
ｓｈ Ａｌｇｏｒｉｔｈｍ）演算全体の性能を向上させ
るデジタル回路を提供する。 【解決手段】ＳＨＡ演算の内部処理のパイプライン化に
よる高速化。
ｓｈ Ａｌｇｏｒｉｔｈｍ）演算全体の性能を向上させ
るデジタル回路を提供する。 【解決手段】ＳＨＡ演算の内部処理のパイプライン化に
よる高速化。
Description
【０００１】
【発明の属する技術分野】本発明は、通信データや計算
機データの安全性を高めるための暗号システムで用いら
れる要約関数ＳＨＡ（Ｔｈｅ Ｓｅｃｕｒｅ Ｈａｓｈ
Ａｌｇｏｒｉｔｈｍ）を処理するデジタル回路に関す
る。
機データの安全性を高めるための暗号システムで用いら
れる要約関数ＳＨＡ（Ｔｈｅ Ｓｅｃｕｒｅ Ｈａｓｈ
Ａｌｇｏｒｉｔｈｍ）を処理するデジタル回路に関す
る。
【０００２】
【従来の技術】ハッシュ演算ＳＨＡのアルゴリズムにつ
いては、フェデラル インフォメーション プロセッシ
ング スタンダード パブリケーションズ（Ｆｅｄｅｒ
ａｌＩｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ
Ｓｔａｎｄａｒｄｓ Ｐｕｂｌｉｃａｔｉｏｎ）から公
開されているフィップス パブ １８０−１、１９９５
エイプリル １７、セキュア ハッシュ スタンダー
ド（ＦＩＰＳ ＰＵＢ１８０−１、１９９５ Ａｐｒｉ
ｌ １７、ＳＥＣＵＲＥ ＨＡＳＨ ＳＴＡＮＤＡＲ
Ｄ、Ｕ．Ｓ．ＤＥＰＡＲＴＭＥＮＴ ＯＦ ＣＯＭＭＥ
ＲＣＥ ／ Ｎａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅ
ｏｆ Ｓｔａｎｄａｒｄｓ ａｎｄ Ｔｅｃｈｎｏｌｏ
ｇｙ）で規定される。
いては、フェデラル インフォメーション プロセッシ
ング スタンダード パブリケーションズ（Ｆｅｄｅｒ
ａｌＩｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ
Ｓｔａｎｄａｒｄｓ Ｐｕｂｌｉｃａｔｉｏｎ）から公
開されているフィップス パブ １８０−１、１９９５
エイプリル １７、セキュア ハッシュ スタンダー
ド（ＦＩＰＳ ＰＵＢ１８０−１、１９９５ Ａｐｒｉ
ｌ １７、ＳＥＣＵＲＥ ＨＡＳＨ ＳＴＡＮＤＡＲ
Ｄ、Ｕ．Ｓ．ＤＥＰＡＲＴＭＥＮＴ ＯＦ ＣＯＭＭＥ
ＲＣＥ ／ Ｎａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅ
ｏｆ Ｓｔａｎｄａｒｄｓ ａｎｄ Ｔｅｃｈｎｏｌｏ
ｇｙ）で規定される。
【０００３】この中では規格の内容に加え、計算アルゴ
リズムも紹介されており、そのアルゴリズムは、メモリ
効率や処理効率に優れている。紹介されているアルゴリ
ズムの一つを、以下に簡単に説明する。
リズムも紹介されており、そのアルゴリズムは、メモリ
効率や処理効率に優れている。紹介されているアルゴリ
ズムの一つを、以下に簡単に説明する。
【０００４】まず、ＳＨＡ演算を行なうメッセージを、
５１２ｂｉｔの正数倍のデータへ変換するため、定めら
れたメッセージパディングを行なう。メッセージパディ
ングを行なったデータを、５１２ｂｉｔ毎に分割し、Ｍ
1、Ｍ2、…、Ｍnとする。メッセージパディングについ
ては、本発明の説明をする上で、特に重要ではないので
説明を省略する。次にＨ0、Ｈ1、…、Ｈ4を以下のよう
に初期化する。
５１２ｂｉｔの正数倍のデータへ変換するため、定めら
れたメッセージパディングを行なう。メッセージパディ
ングを行なったデータを、５１２ｂｉｔ毎に分割し、Ｍ
1、Ｍ2、…、Ｍnとする。メッセージパディングについ
ては、本発明の説明をする上で、特に重要ではないので
説明を省略する。次にＨ0、Ｈ1、…、Ｈ4を以下のよう
に初期化する。
【０００５】
【数１】
【数２】
【数３】
【数４】
【数５】 Ｍ1、Ｍ2、…、Ｍnの一つ毎に、以下の処理を行なう。 （ａ） Ｍiを３２ｂｉｔ毎に１６分割し、Ｗ0、Ｗ1、
…、Ｗ15とする。 （ｂ） Ｗ0、Ｗ1、…、Ｗ15から、Ｗ16、Ｗ17、…、Ｗ
79を求めるため、ｔ＝１６からｔ＝７９まで以下の処理
を繰り返す。
…、Ｗ15とする。 （ｂ） Ｗ0、Ｗ1、…、Ｗ15から、Ｗ16、Ｗ17、…、Ｗ
79を求めるため、ｔ＝１６からｔ＝７９まで以下の処理
を繰り返す。
【０００６】
【数６】 ただし、関数Ｓy（ｘ）は、ｘをｙｂｉｔ左へ回転シフ
トする関数を示す。 （ｃ） 以下の処理を行なう。
トする関数を示す。 （ｃ） 以下の処理を行なう。
【０００７】
【数７】
【数８】
【数９】
【数１０】
【数１１】 （ｄ） ｔ＝０からｔ＝７９まで以下の処理を繰り返
す。本発明の説明で使われるループ演算とは、この数１
２から数１７の処理を指している。
す。本発明の説明で使われるループ演算とは、この数１
２から数１７の処理を指している。
【０００８】
【数１２】
【数１３】
【数１４】
【数１５】
【数１６】
【数１７】 ただし、関数ｆtとＫtは以下のとおりである。
【０００９】ｔが０から１９のとき、
【００１０】
【数１８】
【数１９】 ｔが２０から３９のとき、
【００１１】
【数２０】
【数２１】 ｔが４０から５９のとき、
【００１２】
【数２２】
【数２３】 ｔが６０から７９のとき、
【００１３】
【数２４】
【数２５】 （ｅ） 以下の処理を行なう。
【００１４】
【数２６】
【数２７】
【数２８】
【数２９】
【数３０】 以上の（ａ）から（ｅ）までの処理をＭnまで繰り返
し、最終結果のＨ0、Ｈ1、…、Ｈ4を連結した１６０ｂ
ｉｔが、ＳＨＡ演算の結果となる。
し、最終結果のＨ0、Ｈ1、…、Ｈ4を連結した１６０ｂ
ｉｔが、ＳＨＡ演算の結果となる。
【００１５】
【発明が解決しようとする課題】上記に示す従来技術
は、ソフトウェアによる処理に最適化したアルゴリズム
である。アルゴリズムをハードウェアで実現した場合、
ソフトウェアと異なり複数の処理を並列に実行する事が
可能となる。そのため、ＳＨＡ演算の並列化できる処理
部分において、ある特定の処理のみが複雑であるため、
演算器の性能がその処理のディレイによって決まる。
は、ソフトウェアによる処理に最適化したアルゴリズム
である。アルゴリズムをハードウェアで実現した場合、
ソフトウェアと異なり複数の処理を並列に実行する事が
可能となる。そのため、ＳＨＡ演算の並列化できる処理
部分において、ある特定の処理のみが複雑であるため、
演算器の性能がその処理のディレイによって決まる。
【００１６】具体的には、数１２から数１７の処理を、
ソフトウェアによる処理では逐次処理するのに対し、ハ
ードウェアでは、ＴＥＭＰへの代入を省略して、数３１
から数３５の処理を並行して行なうことができる。例え
ば、Ａt、…、Ｅtをｔ回目のＡ、…、Ｅの値とすると、
ｔ＝ｉにおけるループ演算では、以下に示す処理を行な
う。
ソフトウェアによる処理では逐次処理するのに対し、ハ
ードウェアでは、ＴＥＭＰへの代入を省略して、数３１
から数３５の処理を並行して行なうことができる。例え
ば、Ａt、…、Ｅtをｔ回目のＡ、…、Ｅの値とすると、
ｔ＝ｉにおけるループ演算では、以下に示す処理を行な
う。
【００１７】
【数３１】
【数３２】
【数３３】
【数３４】
【数３５】 この処理をハードウェアにより実現したとき、図１のよ
うになる。このとき数３１から数３４の処理がラッチか
らラッチへのデータの代入する。これらに比べ、数３５
の処理は、ＴＥＭＰを演算するために、関数ｆtによる
論理演算と、５つの項の加算演算を行ってから、ラッチ
へ代入する。このため、数３１から数３４の処理に比べ
数３５の処理は複雑である。また、数３１から数３５の
処理はループ演算で８０回も繰り返されるため、数３５
の処理が演算性能のボトルネックとなる。
うになる。このとき数３１から数３４の処理がラッチか
らラッチへのデータの代入する。これらに比べ、数３５
の処理は、ＴＥＭＰを演算するために、関数ｆtによる
論理演算と、５つの項の加算演算を行ってから、ラッチ
へ代入する。このため、数３１から数３４の処理に比べ
数３５の処理は複雑である。また、数３１から数３５の
処理はループ演算で８０回も繰り返されるため、数３５
の処理が演算性能のボトルネックとなる。
【００１８】本発明の目的は、数３５の処理を高速化
し、ＳＨＡ演算全体の性能を向上させるデジタル回路を
提供することにある。
し、ＳＨＡ演算全体の性能を向上させるデジタル回路を
提供することにある。
【００１９】
【課題を解決するための手段】ＳＨＡ−１演算の一連の
処理の中で、
処理の中で、
【００２０】
【数３６】 の下線部の全体または一部を、前のサイクルまでに計算
して中間結果として記憶しておき、次のサイクルでＢ、
…、Ｅの処理と並行して、Ａの残りの処理を行なう。ま
た、後のサイクルのＡの処理のための中間値の計算も並
行して行なう。これにより数３５は分割され、デジタル
回路においては並列処理が可能となるため、性能を向上
させることが出来る。
して中間結果として記憶しておき、次のサイクルでＢ、
…、Ｅの処理と並行して、Ａの残りの処理を行なう。ま
た、後のサイクルのＡの処理のための中間値の計算も並
行して行なう。これにより数３５は分割され、デジタル
回路においては並列処理が可能となるため、性能を向上
させることが出来る。
【００２１】
【発明の実施の形態】以下、本発明を適用したデジタル
回路の実施形態の一例を、図面を参照しつつ説明する。
図では、制御回路とセレクタ論理への制御信号は省略し
ている。
回路の実施形態の一例を、図面を参照しつつ説明する。
図では、制御回路とセレクタ論理への制御信号は省略し
ている。
【００２２】図２は、本発明によるＳＨＡ演算器のデジ
タル回路の構成を示す図である。図２では、制御回路と
セレクタ論理への制御信号は省略している。
タル回路の構成を示す図である。図２では、制御回路と
セレクタ論理への制御信号は省略している。
【００２３】４０１から４１２は３２ｂｉｔ分のラッチ
を、４１３は本発明による中間結果ＭＩＤの初期値を計
算する回路で、次の演算を行なう。
を、４１３は本発明による中間結果ＭＩＤの初期値を計
算する回路で、次の演算を行なう。
【００２４】
【数３７】 ４１４は中間結果ＭＩＤを用いてＴＥＭＰの計算を行な
う回路で、次の演算を行なう。
う回路で、次の演算を行なう。
【００２５】
【数３８】 ４１５は次のループ演算で用いる中間結果ＭＩＤの計算
を行なう回路で、次の演算を行なう。
を行なう回路で、次の演算を行なう。
【００２６】
【数３９】 ４１６はＴＥＭＰの計算を行なう回路で、次の演算を行
なう。
なう。
【００２７】
【数４０】 一度に２回分のループ演算を行なう場合においても、本
発明により回路パスを４１５と４１６のように、並列に
設計することが出来るため、ディレイの改善やマシンサ
イクルにあわせた回路設計を柔軟に行なえる。４１７は
２入力の加算器を、４１８、４１９は、左へ３０ｂｉｔ
の回転シフターを示す。ここでＶ３２４は、信号線３２
４経由で転送されるデータの値すなわち４１５の出力結
果である。
発明により回路パスを４１５と４１６のように、並列に
設計することが出来るため、ディレイの改善やマシンサ
イクルにあわせた回路設計を柔軟に行なえる。４１７は
２入力の加算器を、４１８、４１９は、左へ３０ｂｉｔ
の回転シフターを示す。ここでＶ３２４は、信号線３２
４経由で転送されるデータの値すなわち４１５の出力結
果である。
【００２８】ここで本発明を適用した回路による、ＳＨ
Ａ演算の実行手順を説明する。４０１から４１１のラッ
チは、それぞれ更新されない場合は、同じ値を保持し続
ける。まず、３０２から３０６の入力信号から、Ｈ0か
らＨ4の初期値または、演算を途中から再開する場合に
は計算途中のＨ0からＨ4の値を、４０１から４０５のラ
ッチへ入力する。次に、３０１の入力信号からＷ0を入
力し、４１３にてＭＩＤの初期値を計算して、４１１の
ラッチへ入力し、３１１から３１５の信号を４０６から
４１０のラッチへ入力し、３０７の固定信号を４１２の
ラッチへ入力する。以上が、ＴＥＭＰを計算するループ
演算をする前の処理である。１回目と２回目のループ演
算は、３００の信号からＷ1を、３０１の信号からＷ2を
同時に入力したサイクルに行ない、４０６のラッチへ３
２５の信号を、４０７のラッチへ３２４の信号を、４０
８のラッチへ３２８の信号を、４０９のラッチへ３２９
の信号を、４１０のラッチへ３１８の信号を、４１１の
ラッチへ３２６の信号を入力し、それぞれのラッチを更
新して行く。３回目と４回目のループ演算は、３００の
信号からＷ3を、３０１の信号からＷ4を同時に入力した
サイクルに行ない、１回目と２回目のループ演算と同様
に、４０６のラッチへ３２５の信号を、４０７のラッチ
へ３２４の信号を、４０８のラッチへ３２８の信号を、
４０９のラッチへ３２９の信号を、４１０のラッチへ３
１８の信号を、４１１のラッチへ３２６の信号を入力
し、それぞれのラッチを更新して行く。以下、７７回目
と７８回目のループ演算まで、１回目と２回目のループ
演算や３回目と４回目のループ演算と同様に、３００の
信号から奇数番目のＷを、３０１の信号から偶数番目Ｗ
を小さい順番で同時に入力したサイクルに行ない、４０
６のラッチへ３２５の信号を、４０７のラッチへ３２４
の信号を、４０８のラッチへ３２８の信号を、４０９の
ラッチへ３２９の信号を、４１０のラッチへ３１８の信
号を、４１１のラッチへ３２６の信号を入力し、それぞ
れのラッチを更新して行く。次に３００の信号からＷ79
を、３０１の信号からは、任意のデータを入力し、４０
６から４１０のラッチを更新しループ演算を終了する。
また、ループ演算の１８、１９回目の結果を演算すると
きから３０８の固定信号を、３８、３９回目の結果を演
算するときから３０９の固定信号を、５８、５９回目の
結果を演算するときから３１０の固定信号を、４１２の
ラッチへ入力する。ループ演算８０回分が終了したとこ
ろで、４１８の加算器により４０１のＡと４０６のＨ0
を足し、結果を４０１へ入力する。４０２から４０５と
４０７から４１０も同様にして加算した結果を４０２か
ら４０５へ入力する。以上により、新しいＨ0からＨ4を
計算することが出来る。
Ａ演算の実行手順を説明する。４０１から４１１のラッ
チは、それぞれ更新されない場合は、同じ値を保持し続
ける。まず、３０２から３０６の入力信号から、Ｈ0か
らＨ4の初期値または、演算を途中から再開する場合に
は計算途中のＨ0からＨ4の値を、４０１から４０５のラ
ッチへ入力する。次に、３０１の入力信号からＷ0を入
力し、４１３にてＭＩＤの初期値を計算して、４１１の
ラッチへ入力し、３１１から３１５の信号を４０６から
４１０のラッチへ入力し、３０７の固定信号を４１２の
ラッチへ入力する。以上が、ＴＥＭＰを計算するループ
演算をする前の処理である。１回目と２回目のループ演
算は、３００の信号からＷ1を、３０１の信号からＷ2を
同時に入力したサイクルに行ない、４０６のラッチへ３
２５の信号を、４０７のラッチへ３２４の信号を、４０
８のラッチへ３２８の信号を、４０９のラッチへ３２９
の信号を、４１０のラッチへ３１８の信号を、４１１の
ラッチへ３２６の信号を入力し、それぞれのラッチを更
新して行く。３回目と４回目のループ演算は、３００の
信号からＷ3を、３０１の信号からＷ4を同時に入力した
サイクルに行ない、１回目と２回目のループ演算と同様
に、４０６のラッチへ３２５の信号を、４０７のラッチ
へ３２４の信号を、４０８のラッチへ３２８の信号を、
４０９のラッチへ３２９の信号を、４１０のラッチへ３
１８の信号を、４１１のラッチへ３２６の信号を入力
し、それぞれのラッチを更新して行く。以下、７７回目
と７８回目のループ演算まで、１回目と２回目のループ
演算や３回目と４回目のループ演算と同様に、３００の
信号から奇数番目のＷを、３０１の信号から偶数番目Ｗ
を小さい順番で同時に入力したサイクルに行ない、４０
６のラッチへ３２５の信号を、４０７のラッチへ３２４
の信号を、４０８のラッチへ３２８の信号を、４０９の
ラッチへ３２９の信号を、４１０のラッチへ３１８の信
号を、４１１のラッチへ３２６の信号を入力し、それぞ
れのラッチを更新して行く。次に３００の信号からＷ79
を、３０１の信号からは、任意のデータを入力し、４０
６から４１０のラッチを更新しループ演算を終了する。
また、ループ演算の１８、１９回目の結果を演算すると
きから３０８の固定信号を、３８、３９回目の結果を演
算するときから３０９の固定信号を、５８、５９回目の
結果を演算するときから３１０の固定信号を、４１２の
ラッチへ入力する。ループ演算８０回分が終了したとこ
ろで、４１８の加算器により４０１のＡと４０６のＨ0
を足し、結果を４０１へ入力する。４０２から４０５と
４０７から４１０も同様にして加算した結果を４０２か
ら４０５へ入力する。以上により、新しいＨ0からＨ4を
計算することが出来る。
【００２９】図３は、図２と異なる実施形態の１つの例
であり、一度に１回のループ演算を行ない、回路パスを
短くすることでより高速なマシンサイクルでの動作に適
した、ＳＨＡ演算器のデジタル回路の構成を示す図であ
る。
であり、一度に１回のループ演算を行ない、回路パスを
短くすることでより高速なマシンサイクルでの動作に適
した、ＳＨＡ演算器のデジタル回路の構成を示す図であ
る。
【００３０】図３を構成する各部品は、図２とほぼ変わ
らないが、図２における前半ＴＥＭＰ演算器４１５は、
信号の結線の変更により６０１の回路となり、数４１の
演算を行なう。図３の回路構成によれば、図２の回路に
比べ回路規模が小さく、演算パスが短いため、より早い
マシンサイクルに対応できる。
らないが、図２における前半ＴＥＭＰ演算器４１５は、
信号の結線の変更により６０１の回路となり、数４１の
演算を行なう。図３の回路構成によれば、図２の回路に
比べ回路規模が小さく、演算パスが短いため、より早い
マシンサイクルに対応できる。
【００３１】
【数４１】 図３におけるＳＨＡ演算の手順を説明する。４０１から
４１１のラッチは、それぞれ更新されない場合は、同じ
値を保持し続ける。まず、３０２から３０６の入力信号
から、Ｈ0からＨ4の初期値または、演算を途中から再開
する場合には計算途中のＨ0からＨ4の値を、４０１から
４０５のラッチへ入力する。次に、３００の入力信号か
らＷ0を入力し、４１３にてＭＩＤの初期値を計算し
て、４１１のラッチへ入力し、３１１から３１５の信号
を４０６から４１０のラッチへ入力し、３０７の固定信
号を４１２のラッチへ入力する。以上が、ＴＥＭＰを計
算するループ演算をする前の処理である。ループ演算
は、３００の信号からＷ1、Ｗ2、…、Ｗ79を、番号の小
さい順に入力して、入力する毎に４０６のラッチへ３２
４の信号を、４０７のラッチへ３１６の信号を、４０８
のラッチへ３２８の信号を、４０９のラッチへ３１９の
信号を、４１０のラッチへ３２０の信号を、４１１のラ
ッチへ５０１の信号を入力し、それぞれのラッチを更新
して行く。ループ演算中に、４１２のラッチへ、ループ
演算の１９回目の結果を演算するときから１０８の固定
信号を、３９回目の結果を演算するときから３０９の固
定信号を、５９回目の結果を演算するときから３１０の
固定信号を入力する。ループ演算８０回分が終了したと
ころで、４１８の加算器により４０１のＡと４０６のＨ
0を足して結果を４０１へ入力する。４０２から４０５
と４０７から４１０も同様にして加算した結果を４０２
から４０５へ入力する。以上により、図３による回路で
の、新しいＨ0からＨ4を計算することが出来る。
４１１のラッチは、それぞれ更新されない場合は、同じ
値を保持し続ける。まず、３０２から３０６の入力信号
から、Ｈ0からＨ4の初期値または、演算を途中から再開
する場合には計算途中のＨ0からＨ4の値を、４０１から
４０５のラッチへ入力する。次に、３００の入力信号か
らＷ0を入力し、４１３にてＭＩＤの初期値を計算し
て、４１１のラッチへ入力し、３１１から３１５の信号
を４０６から４１０のラッチへ入力し、３０７の固定信
号を４１２のラッチへ入力する。以上が、ＴＥＭＰを計
算するループ演算をする前の処理である。ループ演算
は、３００の信号からＷ1、Ｗ2、…、Ｗ79を、番号の小
さい順に入力して、入力する毎に４０６のラッチへ３２
４の信号を、４０７のラッチへ３１６の信号を、４０８
のラッチへ３２８の信号を、４０９のラッチへ３１９の
信号を、４１０のラッチへ３２０の信号を、４１１のラ
ッチへ５０１の信号を入力し、それぞれのラッチを更新
して行く。ループ演算中に、４１２のラッチへ、ループ
演算の１９回目の結果を演算するときから１０８の固定
信号を、３９回目の結果を演算するときから３０９の固
定信号を、５９回目の結果を演算するときから３１０の
固定信号を入力する。ループ演算８０回分が終了したと
ころで、４１８の加算器により４０１のＡと４０６のＨ
0を足して結果を４０１へ入力する。４０２から４０５
と４０７から４１０も同様にして加算した結果を４０２
から４０５へ入力する。以上により、図３による回路で
の、新しいＨ0からＨ4を計算することが出来る。
【００３２】
【発明の効果】本発明によれば、ハードウェアによるＳ
ＨＡ演算の
ＨＡ演算の
【００３３】
【数４２】 の処理において、この処理を分割することによって、演
算の後半と次の演算の前半とを並列に処理することがで
き、演算器のディレイを改善できるという利点が得られ
る。
算の後半と次の演算の前半とを並列に処理することがで
き、演算器のディレイを改善できるという利点が得られ
る。
【００３４】また、ループ演算を多重化する場合におい
ても、実装するマシンサイクルに合わせた回路設計を柔
軟に行なうことが出来る。
ても、実装するマシンサイクルに合わせた回路設計を柔
軟に行なうことが出来る。
【図１】規格で示されたアルゴリズムの一部をデジタル
回路で示した図である。
回路で示した図である。
【図２】本発明によるＳＨＡ演算器の一例での回路構成
を示す図である。
を示す図である。
【図３】本発明による図２と異なる実施形態のＳＨＡ演
算器の一例での回路構成を示す図である。
算器の一例での回路構成を示す図である。
１００−１０８…３２ｂｉｔ信号線、２００−２０６…
３２ｂｉｔラッチ、２０７…ＴＥＭＰ演算器、２０８…
左３０ｂｉｔ回転３２ｂｉｔシフタ、３００−３０６…
３２ｂｉｔデータ入力信号線、３０７−３１０…３２ｂ
ｉｔ固定信号線、３１１−３２９…３２ｂｉｔ信号線、
４０１−４１２…３２ｂｉｔラッチ、４１３…ＴＥＭＰ
初期中間値演算器、４１４…後半ＴＥＭＰ演算器、４１
５…前半ＴＥＭＰ演算器、４１６…ＴＥＭＰ演算器、４
１７…２入力３２ｂｉｔ加算器、４１８、４１９…左３
０ｂｉｔ回転３２ｂｉｔシフタ、３００、３０２−３０
６…３２ｂｉｔデータ入力信号線、３０７−３１０…３
２ｂｉｔ固定信号線、３１１−３２４、３２７、３２８
…３２ｂｉｔ信号線、４０１−４１２…３２ｂｉｔラッ
チ、４１３…ＴＥＭＰ初期中間値演算器、４１４…後半
ＴＥＭＰ演算器、４１７…２入力３２ｂｉｔ加算器、４
１８…左３０ｂｉｔ回転３２ｂｉｔシフタ、５０１…３
２ｂｉｔ信号線、６０１…前半ＴＥＭＰ演算器。
３２ｂｉｔラッチ、２０７…ＴＥＭＰ演算器、２０８…
左３０ｂｉｔ回転３２ｂｉｔシフタ、３００−３０６…
３２ｂｉｔデータ入力信号線、３０７−３１０…３２ｂ
ｉｔ固定信号線、３１１−３２９…３２ｂｉｔ信号線、
４０１−４１２…３２ｂｉｔラッチ、４１３…ＴＥＭＰ
初期中間値演算器、４１４…後半ＴＥＭＰ演算器、４１
５…前半ＴＥＭＰ演算器、４１６…ＴＥＭＰ演算器、４
１７…２入力３２ｂｉｔ加算器、４１８、４１９…左３
０ｂｉｔ回転３２ｂｉｔシフタ、３００、３０２−３０
６…３２ｂｉｔデータ入力信号線、３０７−３１０…３
２ｂｉｔ固定信号線、３１１−３２４、３２７、３２８
…３２ｂｉｔ信号線、４０１−４１２…３２ｂｉｔラッ
チ、４１３…ＴＥＭＰ初期中間値演算器、４１４…後半
ＴＥＭＰ演算器、４１７…２入力３２ｂｉｔ加算器、４
１８…左３０ｂｉｔ回転３２ｂｉｔシフタ、５０１…３
２ｂｉｔ信号線、６０１…前半ＴＥＭＰ演算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小國 哲 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバ事業部内 Ｆターム(参考） 5J104 AA20 JA01 NA12
Claims (4)
- 【請求項１】 ３２ビットの第１から第５のラッチと、
１つまたは２つ以上の中間値ラッチと、第１の演算回路
と、第２の演算回路と、演算に使われるデータを入力す
るデータ入力信号線と、演算に使われる定数を入力する
固定信号線を備え、あるサイクルにおいて、該第１の演
算回路において、少なくとも該第１のラッチのデータを
左へ５ビット回転シフトした値と該中間値ラッチのデー
タの加算を行ない演算結果を該第１のラッチへ入力し、
該第２の演算回路において、後のサイクルのための中間
値を演算し、該中間値ラッチへ入力することにより、該
第１のラッチへ入力するデータを求める演算を該第１の
演算回路と該第２の演算回路に分け並行して動作させ、
演算回路のディレイを小さくし、ＳＨＡ演算を高速に処
理する特徴を持った高速演算回路。 - 【請求項２】 請求項１のデジタル回路であって、該第
２の演算回路において、後のサイクルのための中間値
を、該第１から該第３のラッチのデータによる演算結果
と該第４のラッチのデータと該データ入力信号線のデー
タとを加算し、該中間値ラッチへ入力することと、該第
１の演算回路において、該第１のラッチと該中間値と該
固定信号からのデータとを加算し、該第１のラッチへ入
力することを特徴とする高速演算回路。 - 【請求項３】 ３２ビットの第１から第５のラッチと、
１つまたは２つ以上の中間値ラッチと、第１の演算回路
と、第２の演算回路と、第３の演算回路と、演算に使わ
れるデータを入力するデータ入力信号線と、演算に使わ
れる定数を入力する固定信号線を備え、あるサイクルに
おいて、該第１の演算回路において、少なくとも該第１
のラッチのデータを左へ５ビット回転シフトした値と該
中間値ラッチのデータの加算を行ない演算結果を該第２
のラッチへ入力し、該第２の演算回路において、少なく
とも該第１の演算回路の演算データを用いて、後のサイ
クルのための中間値を演算し、該中間値ラッチへ入力
し、該第３の演算回路において、該第１の演算回路の演
算データと、該第１から該第３のラッチのデータによる
演算結果と、該第４のラッチのデータと、該データ入力
信号線のデータと、該固定信号からのデータとを加算
し、該第１のラッチへ入力することにより、該第２の演
算回路と該第３の演算回路を並行して動作させ、演算回
路のディレイを小さくし、ＳＨＡ演算を高速に処理する
特徴を持った高速演算回路。 - 【請求項４】 請求項３のデジタル回路であって、該第
２の演算回路において、後のサイクルのための中間値
を、該第１の演算回路の演算データと該第１および該第
２のラッチのデータによる演算結果と、該第３のラッチ
のデータと、該データ入力信号線のデータとを加算し、
該中間値ラッチへ入力することと、該第１の演算回路に
おいて、該第１のラッチと該中間値と該固定信号からの
データとを加算し、該第１のラッチへ入力することを特
徴とする高速演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001086620A JP4206205B2 (ja) | 2001-03-26 | 2001-03-26 | Ｓｈａ演算の高速演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001086620A JP4206205B2 (ja) | 2001-03-26 | 2001-03-26 | Ｓｈａ演算の高速演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002287635A true JP2002287635A (ja) | 2002-10-04 |
| JP4206205B2 JP4206205B2 (ja) | 2009-01-07 |
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ID=18941970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001086620A Expired - Fee Related JP4206205B2 (ja) | 2001-03-26 | 2001-03-26 | Ｓｈａ演算の高速演算回路 |
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| Country | Link |
|---|---|
| JP (1) | JP4206205B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417793B1 (ko) * | 2001-07-06 | 2004-02-11 | 주홍정보통신주식회사 | Ｓｈａ-1에 사용되는 중간값 생성회로 |
| JP2005208400A (ja) * | 2004-01-23 | 2005-08-04 | Mitsubishi Electric Corp | ハッシュ値算出装置及び演算装置 |
| US7962753B2 (en) | 2006-11-08 | 2011-06-14 | Oki Semiconductor Co., Ltd. | Method and a circuit for SHA operation with power saved |
| JP2011133916A (ja) * | 2011-04-07 | 2011-07-07 | Mitsubishi Electric Corp | 演算装置 |
| US8086864B2 (en) | 2007-07-09 | 2011-12-27 | Electronics And Telecommunications Research Institute | Low power HMAC encryption apparatus |
| US8275126B2 (en) | 2008-12-08 | 2012-09-25 | Electronics And Telecommunications Research Institute | Apparatus and method for hash cryptography |
-
2001
- 2001-03-26 JP JP2001086620A patent/JP4206205B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100417793B1 (ko) * | 2001-07-06 | 2004-02-11 | 주홍정보통신주식회사 | Ｓｈａ-1에 사용되는 중간값 생성회로 |
| JP2005208400A (ja) * | 2004-01-23 | 2005-08-04 | Mitsubishi Electric Corp | ハッシュ値算出装置及び演算装置 |
| US7962753B2 (en) | 2006-11-08 | 2011-06-14 | Oki Semiconductor Co., Ltd. | Method and a circuit for SHA operation with power saved |
| US8086864B2 (en) | 2007-07-09 | 2011-12-27 | Electronics And Telecommunications Research Institute | Low power HMAC encryption apparatus |
| US8275126B2 (en) | 2008-12-08 | 2012-09-25 | Electronics And Telecommunications Research Institute | Apparatus and method for hash cryptography |
| JP2011133916A (ja) * | 2011-04-07 | 2011-07-07 | Mitsubishi Electric Corp | 演算装置 |
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|---|---|
| JP4206205B2 (ja) | 2009-01-07 |
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