JPH025128A - 除算回路 - Google Patents
除算回路Info
- Publication number
- JPH025128A JPH025128A JP63157154A JP15715488A JPH025128A JP H025128 A JPH025128 A JP H025128A JP 63157154 A JP63157154 A JP 63157154A JP 15715488 A JP15715488 A JP 15715488A JP H025128 A JPH025128 A JP H025128A
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- JP
- Japan
- Prior art keywords
- signal
- code
- circuit
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011084 recovery Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速に実時間の信号処理を行なうマイクロ・
コンピュータにおいて、符号付きデータに対して高速に
、非回復型除算を実行できる除算回路に関するものであ
る。
コンピュータにおいて、符号付きデータに対して高速に
、非回復型除算を実行できる除算回路に関するものであ
る。
従来の技術
第２図は従来の非回復型除算回路の構成図を示したもの
であり、図中の各符号で、２００は除数を格納す、るた
めのレジスタであり、２０１は除数データ、２０２は被
除数あるいは途中結果のデータ、２０３は算術論理演算
回路（ＡＬＵ）、２０４は演算結果、２０５は制御信号
、２０６はそれらを制御する制御回路、２０７は符号信
号、２０８は被除数あるいは途中結果、そして最終デー
タである商と余りを格納するためのレジスタである。
であり、図中の各符号で、２００は除数を格納す、るた
めのレジスタであり、２０１は除数データ、２０２は被
除数あるいは途中結果のデータ、２０３は算術論理演算
回路（ＡＬＵ）、２０４は演算結果、２０５は制御信号
、２０６はそれらを制御する制御回路、２０７は符号信
号、２０８は被除数あるいは途中結果、そして最終デー
タである商と余りを格納するためのレジスタである。
以上のように構成された従来の非回復型除算回路におい
て除算を実行する場合には、まず、被除数をレジスタ２
０８に設定し、除数をレジスタ２００に設定する。■サ
イクル目にはレジスタ２０８の出力信号２０２より、レ
ジスタ２００の出力信号２０１の減算を算術論理演算回
路２０３により実行すると同時に上位桁側に１ビットシ
フトして出力信号２０４を得て、それをレジスタ２０８
（こラッチする。２サイクル目は１サイクル目の結果の
符号信号２０７により制御回路２０Ｇにより判定して、
制御信号２０５を算術論理演算回路２０３に与えて、１
サイクル目と同じ処理において減算を行なった部分で、
加算を行なうが、減算を行なうかを制御する。以上の動
作を繰返し行なうことにより、最終的にはレジスタ２０
８に商と余りが格納される。
て除算を実行する場合には、まず、被除数をレジスタ２
０８に設定し、除数をレジスタ２００に設定する。■サ
イクル目にはレジスタ２０８の出力信号２０２より、レ
ジスタ２００の出力信号２０１の減算を算術論理演算回
路２０３により実行すると同時に上位桁側に１ビットシ
フトして出力信号２０４を得て、それをレジスタ２０８
（こラッチする。２サイクル目は１サイクル目の結果の
符号信号２０７により制御回路２０Ｇにより判定して、
制御信号２０５を算術論理演算回路２０３に与えて、１
サイクル目と同じ処理において減算を行なった部分で、
加算を行なうが、減算を行なうかを制御する。以上の動
作を繰返し行なうことにより、最終的にはレジスタ２０
８に商と余りが格納される。
発明が解決しようとする課題
しかしながら上記のような構成では、除算を実行する前
に、あらかじめ被除数と除数の符号をそろえておかなけ
ればならない。マイクロコンピュータ内において実現さ
れた場合ｌこは、この符号の判定およびデータの符号反
転のために数サイクル以上の処理時間が必要となる。特
に高速性を要求されるマイクロコンピュータにおいては
、この処理時間を無視することはできず、除算のための
ロス時間になるという問題点を有していた。本発明は、
高速に符号付き非回復型除算を実行できる除算回路を提
供することを目的とする。
に、あらかじめ被除数と除数の符号をそろえておかなけ
ればならない。マイクロコンピュータ内において実現さ
れた場合ｌこは、この符号の判定およびデータの符号反
転のために数サイクル以上の処理時間が必要となる。特
に高速性を要求されるマイクロコンピュータにおいては
、この処理時間を無視することはできず、除算のための
ロス時間になるという問題点を有していた。本発明は、
高速に符号付き非回復型除算を実行できる除算回路を提
供することを目的とする。
課題を解決するための手段
本発明は、算術論理演算回路（ＡＬＵ）とその片側入力
を上位桁側に１ビットシフトするシフト回路と、初期値
、途中結果、最終結果を格納するレジスタおよびそれら
を制御する制御回路により構成される除算回路である。
を上位桁側に１ビットシフトするシフト回路と、初期値
、途中結果、最終結果を格納するレジスタおよびそれら
を制御する制御回路により構成される除算回路である。
作用
本発明は前記の構成により、被除数、除数の符号により
、最後の補正処理を行なう機能を有するため、高速に符
号付き非回復型除算を実行できる。
、最後の補正処理を行なう機能を有するため、高速に符
号付き非回復型除算を実行できる。
実施例
第１図は本発明の実施例における符号付き非回復型除算
回路の構成図を示すものである。第１図において、１０
０は除数を設定するためのレジスタ、１０１は除数デー
タ、１０６は算術論理演算回路（ＡＬＵ）、１０２は被
除数あるいは途中結果の信号線、１０４はその信号を上
位桁へ１ビットシフトするシフト回路、１０５はその出
力信号、１０７は演算結果信号、１０８は被除数あるい
は途中の演算結果あるいは最終結果を格納するレジスタ
、１０９は途中結果の符号信号、１１０は被除数の符号
を格納するラッチ、１１４はその出力信号、１１２は全
体の制御回路、１１１゜１１３は制御信号、１０３は除
数の符号信号である。
回路の構成図を示すものである。第１図において、１０
０は除数を設定するためのレジスタ、１０１は除数デー
タ、１０６は算術論理演算回路（ＡＬＵ）、１０２は被
除数あるいは途中結果の信号線、１０４はその信号を上
位桁へ１ビットシフトするシフト回路、１０５はその出
力信号、１０７は演算結果信号、１０８は被除数あるい
は途中の演算結果あるいは最終結果を格納するレジスタ
、１０９は途中結果の符号信号、１１０は被除数の符号
を格納するラッチ、１１４はその出力信号、１１２は全
体の制御回路、１１１゜１１３は制御信号、１０３は除
数の符号信号である。
つぎに、本実施例の除算回路について、その動作を説明
する。
する。
まず、除算開始時にレジスタ１０８に被除数を、レジス
タ１００に除数を設定する。まず、１サイクル目には、
被除数データの１０２をシフト回路１０４により上位桁
へ１ビットシフトした出力信号１０５と除数データ１０
１に対して、被除数の符号信号１０９と除数の符号信号
１０３とが、異なる符号であった場合には制御回路１１
２より制御信号１１３で算術論理演算回路１０６に対し
て加Ｊを行なうように指示し、同じ符号であった場合に
は減算を行なうように指示する。同時に１サイクル目の
みラッチ１１０は符号信号１０９の値をラッチする。そ
してレジスタ１０８は算術論理演算回路の出力データ１
０７を格納する。以上の動作を繰返し実行し、１サイク
ル毎に途中結果はレジスタ１０８に格納される。最後に
被除数の符号信号を保持しているラッチ１１０の出力信
号１１４と除数の符号信号１０３により、符号の補正と
データの修復を行なう。以上の動作により、レジスタ１
０８に最終結果である商と余りが格納される。
タ１００に除数を設定する。まず、１サイクル目には、
被除数データの１０２をシフト回路１０４により上位桁
へ１ビットシフトした出力信号１０５と除数データ１０
１に対して、被除数の符号信号１０９と除数の符号信号
１０３とが、異なる符号であった場合には制御回路１１
２より制御信号１１３で算術論理演算回路１０６に対し
て加Ｊを行なうように指示し、同じ符号であった場合に
は減算を行なうように指示する。同時に１サイクル目の
みラッチ１１０は符号信号１０９の値をラッチする。そ
してレジスタ１０８は算術論理演算回路の出力データ１
０７を格納する。以上の動作を繰返し実行し、１サイク
ル毎に途中結果はレジスタ１０８に格納される。最後に
被除数の符号信号を保持しているラッチ１１０の出力信
号１１４と除数の符号信号１０３により、符号の補正と
データの修復を行なう。以上の動作により、レジスタ１
０８に最終結果である商と余りが格納される。
以上のように本実施例によれば、算術論理演算回路（Ａ
ＬＵ＞とその片側入力を上位桁側に１ビットシフトする
シフト回路と、レジスタ２組およびそれらを制御する制
御回路を設けることにより、あらかじめ符号の判定を行
なうことなく高速に符号付き非回復型除算を行なうこと
ができる。
ＬＵ＞とその片側入力を上位桁側に１ビットシフトする
シフト回路と、レジスタ２組およびそれらを制御する制
御回路を設けることにより、あらかじめ符号の判定を行
なうことなく高速に符号付き非回復型除算を行なうこと
ができる。
発明の詳細
な説明したように、本発明によれば、特にマイクロコン
ピュータなどに内蔵されることの多い算術論理演算回路
（ＡＬＵ）に若干の回路を追加することにより、少ない
ハードウェアの増加で、高速な符号付き非回復型除算を
実行でき、特に、高速演算処理が必要な信号処理分野で
有効であり、その実用的効果は大きい。
ピュータなどに内蔵されることの多い算術論理演算回路
（ＡＬＵ）に若干の回路を追加することにより、少ない
ハードウェアの増加で、高速な符号付き非回復型除算を
実行でき、特に、高速演算処理が必要な信号処理分野で
有効であり、その実用的効果は大きい。
第１図は本発明における実施例の除算回路の構成図、第
２図は従来の除算回路の構成図である。 １００．１０８・・・・・・レジスタ、１０１・・・・
・・除数データ、１０２・・・・・・被除数等のデータ
、１０３・・・・・・除数の符号信号、１０４・・・・
・・シフト回路、１０５・・・・・・シフト回路出力デ
ータ、１０６・・・・・・算術論理演算回路、１０７・
・・・・・演算結果データ、１０９・・・・・・符号信
号、１１０・・・・・・ラッチ、１１１，１１３・・・
・・・制御信号、１１２・・・・・・制御回路、１１４
・・・・・・ラッチ出力。
２図は従来の除算回路の構成図である。 １００．１０８・・・・・・レジスタ、１０１・・・・
・・除数データ、１０２・・・・・・被除数等のデータ
、１０３・・・・・・除数の符号信号、１０４・・・・
・・シフト回路、１０５・・・・・・シフト回路出力デ
ータ、１０６・・・・・・算術論理演算回路、１０７・
・・・・・演算結果データ、１０９・・・・・・符号信
号、１１０・・・・・・ラッチ、１１１，１１３・・・
・・・制御信号、１１２・・・・・・制御回路、１１４
・・・・・・ラッチ出力。
Claims (1)
- 算術論理演算回路（ＡＬＵ）とその片側入力を上位桁側
に１ビットシフトするシフト回路と、初期値、途中結果
、最終結果を格納するレジスタおよびそれらを制御する
制御回路とにより構成されたことを特徴とする除算回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157154A JPH025128A (ja) | 1988-06-24 | 1988-06-24 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157154A JPH025128A (ja) | 1988-06-24 | 1988-06-24 | 除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025128A true JPH025128A (ja) | 1990-01-10 |
Family
ID=15643362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157154A Pending JPH025128A (ja) | 1988-06-24 | 1988-06-24 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04210202A (ja) * | 1990-12-10 | 1992-07-31 | Ebara Infilco Co Ltd | 下向流濾過方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101835A (ja) * | 1984-10-23 | 1986-05-20 | Matsushita Electric Ind Co Ltd | 除算回路 |
-
1988
- 1988-06-24 JP JP63157154A patent/JPH025128A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101835A (ja) * | 1984-10-23 | 1986-05-20 | Matsushita Electric Ind Co Ltd | 除算回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04210202A (ja) * | 1990-12-10 | 1992-07-31 | Ebara Infilco Co Ltd | 下向流濾過方法及び装置 |
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