JPH04330519A - 乗算回路 - Google Patents
乗算回路Info
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- JPH04330519A JPH04330519A JP577891A JP577891A JPH04330519A JP H04330519 A JPH04330519 A JP H04330519A JP 577891 A JP577891 A JP 577891A JP 577891 A JP577891 A JP 577891A JP H04330519 A JPH04330519 A JP H04330519A
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- Japan
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- register
- multiplicand
- bits
- multiplier
- selector
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- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、コンピュータシステム
において乗数と被乗数との積を求める乗算回路に関する
。
において乗数と被乗数との積を求める乗算回路に関する
。
【０００３】
【従来の技術】図２に従来の乗算回路の構成を示す。同
図に示すように、従来の乗算回路は、被乗数を保持する
レジスタＡ１と、最初に乗数を保持し演算終了後に結果
が格納されるレジスタＢ２、積の中間結果とレジスタＡ
１または“０〜０”を加算する加算器３とを具備してお
り、乗数１ビット単位で部分積の和を求める演算を繰り
返し実行して、全体の積を求めるよう構成されている。
図に示すように、従来の乗算回路は、被乗数を保持する
レジスタＡ１と、最初に乗数を保持し演算終了後に結果
が格納されるレジスタＢ２、積の中間結果とレジスタＡ
１または“０〜０”を加算する加算器３とを具備してお
り、乗数１ビット単位で部分積の和を求める演算を繰り
返し実行して、全体の積を求めるよう構成されている。
【０００４】例えば３２ビット×３２ビットの乗算から
６４ビットの積を得る乗算回路においては、６４ビット
幅であるレジスタＢ２の下位３２ビットに乗数をロード
し、レジスタＡ１には被乗数をロードする。
６４ビットの積を得る乗算回路においては、６４ビット
幅であるレジスタＢ２の下位３２ビットに乗数をロード
し、レジスタＡ１には被乗数をロードする。
【０００５】演算はレジスタＢ２の最下位１ビットによ
り制御され、このビットが“１”の時は、レジスタＡ１
とレジスタＢ２の上位３２ビットを加算し、このキャリ
ーアウトを含めた３３ビットの結果とレジスタＢ２の下
位３２ビットを連結したデータを１ビット右シフトし、
レジスタＢ２に格納する。
り制御され、このビットが“１”の時は、レジスタＡ１
とレジスタＢ２の上位３２ビットを加算し、このキャリ
ーアウトを含めた３３ビットの結果とレジスタＢ２の下
位３２ビットを連結したデータを１ビット右シフトし、
レジスタＢ２に格納する。
【０００６】また、レジスタＢ２の最下位１ビットが“
０”の時は、レジスタＡ１の代わり“０〜０”がレジス
タＢ２の上位３２ビットと加算されるため、レジスタＢ
２全体が１ビット右シフトされ、再びレジスタＢ２に格
納される。
０”の時は、レジスタＡ１の代わり“０〜０”がレジス
タＢ２の上位３２ビットと加算されるため、レジスタＢ
２全体が１ビット右シフトされ、再びレジスタＢ２に格
納される。
【０００７】以上の演算により乗数１ビット単位で部分
積の和が得られていくため、乗数のビット幅の分（この
場合３２回）上記演算を繰り返すことにより、全体の積
が求められる。
積の和が得られていくため、乗数のビット幅の分（この
場合３２回）上記演算を繰り返すことにより、全体の積
が求められる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記説
明の従来の乗算回路では、一度の演算で、被乗数全体と
乗数１ ビット分の部分積を求めるので、乗数のビット
幅分だけ演算を繰り返す必要があり、演算に時間がかか
るという問題があった。
明の従来の乗算回路では、一度の演算で、被乗数全体と
乗数１ ビット分の部分積を求めるので、乗数のビット
幅分だけ演算を繰り返す必要があり、演算に時間がかか
るという問題があった。
【０００９】本発明は、かかる従来の事情に対処してな
されたもので、従来に較べて短時間で迅速に乗数と被乗
数との積を求めることができ、コンピュータシステムに
おける処理速度の向上を図ることのできる乗算回路を提
供しようとするものである。 ［発明の構成］
されたもので、従来に較べて短時間で迅速に乗数と被乗
数との積を求めることができ、コンピュータシステムに
おける処理速度の向上を図ることのできる乗算回路を提
供しようとするものである。 ［発明の構成］
【００１０】
【課題を解決するための手段】すなわち本発明の乗算回
路は、被乗数を保持するための第１のレジスタと、下位
に乗数、上位に部分積の和を保持し、４ビットずつ右シ
フトする第２のレジスタと、前記被乗数の３倍値を保持
するための第３のレジスタと、前記第２のレジスタから
下位４ビットずつ読み出し、これらの４ビットのうちの
上位２ビットに応じた前記被乗数の０倍、４倍、８倍、
１２倍のいずれかの値と、下位２ビットに応じた前記被
乗数の０倍、１倍、２倍、３倍のいずれかの値とを、前
記第１のレジスタ内のデータと、前記第３のレジスタ内
のデータと、これらのシフトデータとに基づいて出力す
る制御手段と、前記制御手段から出力された２つの値と
、前記第２のレジスタの上位保持された前記部分積の和
とを同時に加算する３入力加算器とを具備し、前記乗数
の４ビット単位で部分積の和を繰り返し算出することに
より、前記被乗数と前記乗数との積を算出することを特
徴とする。
路は、被乗数を保持するための第１のレジスタと、下位
に乗数、上位に部分積の和を保持し、４ビットずつ右シ
フトする第２のレジスタと、前記被乗数の３倍値を保持
するための第３のレジスタと、前記第２のレジスタから
下位４ビットずつ読み出し、これらの４ビットのうちの
上位２ビットに応じた前記被乗数の０倍、４倍、８倍、
１２倍のいずれかの値と、下位２ビットに応じた前記被
乗数の０倍、１倍、２倍、３倍のいずれかの値とを、前
記第１のレジスタ内のデータと、前記第３のレジスタ内
のデータと、これらのシフトデータとに基づいて出力す
る制御手段と、前記制御手段から出力された２つの値と
、前記第２のレジスタの上位保持された前記部分積の和
とを同時に加算する３入力加算器とを具備し、前記乗数
の４ビット単位で部分積の和を繰り返し算出することに
より、前記被乗数と前記乗数との積を算出することを特
徴とする。
【００１１】
【作 用】上記構成の本発明の乗算回路では、乗数の
４ビット単位で部分積の和を繰り返し算出することによ
り、被乗数と乗数との積を算出する。したがって、部分
積の和を求める動作を、乗数のビット幅の１／４回実施
すればよく、従来に較べて短時間で迅速に乗数と被乗数
との積を求めることができる。
４ビット単位で部分積の和を繰り返し算出することによ
り、被乗数と乗数との積を算出する。したがって、部分
積の和を求める動作を、乗数のビット幅の１／４回実施
すればよく、従来に較べて短時間で迅速に乗数と被乗数
との積を求めることができる。
【００１２】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００１３】図１は、本発明の一実施例の乗算回路の構
成を示すもので、図において１１はレジスタＡ、１２は
レジスタＢ、１３はレジスタＣ、１４は３入力加算器、
１５ないし１７はセレクタ、１８はセレクタ制御回路で
ある。
成を示すもので、図において１１はレジスタＡ、１２は
レジスタＢ、１３はレジスタＣ、１４は３入力加算器、
１５ないし１７はセレクタ、１８はセレクタ制御回路で
ある。
【００１４】レジスタＡ１１は、被乗数を保持するレジ
スタである。また、レジスタＢ１２は、（被乗数＋乗数
）のビット幅を持ち、最初下位側に乗数をセットしてお
き、演算過程においては上位側に部分積の和、下位側に
残された乗数を連結し、これを４ビット右シフトしたも
のを格納するためのレジスタである。また、レジスタＣ
１３は、３入力加算器１４で算出した被乗数の３倍値を
格納するためのレジスタである。
スタである。また、レジスタＢ１２は、（被乗数＋乗数
）のビット幅を持ち、最初下位側に乗数をセットしてお
き、演算過程においては上位側に部分積の和、下位側に
残された乗数を連結し、これを４ビット右シフトしたも
のを格納するためのレジスタである。また、レジスタＣ
１３は、３入力加算器１４で算出した被乗数の３倍値を
格納するためのレジスタである。
【００１５】３入力加算器１４は、演算過程においては
セレクタ１５から被乗数の０倍、４倍、８倍、１２倍の
データのいずれかと、セレクタ１６から被乗数の０倍、
１倍、２倍、３倍のデータのいずれかと、セレクタ１７
からはレジスタＢ１２の上位すなわち部分積の和とをそ
れぞれ入力し、同時に加算するよう構成されている。な
お、加算結果Ｙ３５−００ は、レジスタＢ１２の上位
に入力される。
セレクタ１５から被乗数の０倍、４倍、８倍、１２倍の
データのいずれかと、セレクタ１６から被乗数の０倍、
１倍、２倍、３倍のデータのいずれかと、セレクタ１７
からはレジスタＢ１２の上位すなわち部分積の和とをそ
れぞれ入力し、同時に加算するよう構成されている。な
お、加算結果Ｙ３５−００ は、レジスタＢ１２の上位
に入力される。
【００１６】セレクタ１５は、レジスタＢ１２のビット
０３−０２ （信号３１）によって、被乗数の０倍、４
倍、８倍、１２倍のデータのいずれかを、レジスタＡ１
１とレジスタＣ１３とそのシフトデータから選択するよ
う構成されている。また、同様にセレクタ１６は、レジ
スタＢ１２のビット０１−００ （信号３２）によって
、被乗数の０倍、１倍、２倍、３倍のデータのいずれか
を、レジスタＡ１１とレジスタＣ１３とそのシフトデー
タから選択するよう構成されている。また、セレクタ１
７は、初期設定時に被乗数の３倍値を生成するため、セ
レクタ制御回路１８からの信号８３によってレジスタＡ
１１を選択し、演算時には、レジスタＢ１２の上位（ビ
ット６３−３２ ）を選択するよう構成されている。
０３−０２ （信号３１）によって、被乗数の０倍、４
倍、８倍、１２倍のデータのいずれかを、レジスタＡ１
１とレジスタＣ１３とそのシフトデータから選択するよ
う構成されている。また、同様にセレクタ１６は、レジ
スタＢ１２のビット０１−００ （信号３２）によって
、被乗数の０倍、１倍、２倍、３倍のデータのいずれか
を、レジスタＡ１１とレジスタＣ１３とそのシフトデー
タから選択するよう構成されている。また、セレクタ１
７は、初期設定時に被乗数の３倍値を生成するため、セ
レクタ制御回路１８からの信号８３によってレジスタＡ
１１を選択し、演算時には、レジスタＢ１２の上位（ビ
ット６３−３２ ）を選択するよう構成されている。
【００１７】セレクタ制御回路１８は、演算実行前にお
いては、信号８１、８２、８３によって、セレクタ１５
、１６にそれぞれ“０〜０”と被乗数の２倍値を選ばせ
、セレクタ１７にレジスタＡ１１を選ばせることにより
、被乗数の３倍値を生成させる。演算実行時には、レジ
スタＢ１２のビット０３−０２ とビット０１−００
をそれぞれ信号８１、８２にスルーさせ、セレクタ１５
、１６を制御し、被乗数の０倍、４倍、８倍、１２倍と
、０倍、１倍、２倍、３倍のデータから選択させる。
いては、信号８１、８２、８３によって、セレクタ１５
、１６にそれぞれ“０〜０”と被乗数の２倍値を選ばせ
、セレクタ１７にレジスタＡ１１を選ばせることにより
、被乗数の３倍値を生成させる。演算実行時には、レジ
スタＢ１２のビット０３−０２ とビット０１−００
をそれぞれ信号８１、８２にスルーさせ、セレクタ１５
、１６を制御し、被乗数の０倍、４倍、８倍、１２倍と
、０倍、１倍、２倍、３倍のデータから選択させる。
【００１８】次に、上記構成の本実施例の乗算回路の動
作を３２ビットの被乗数と３２ビットの乗数から６４ビ
ットの積を得る場合について説明する。
作を３２ビットの被乗数と３２ビットの乗数から６４ビ
ットの積を得る場合について説明する。
【００１９】まず、被乗数をレジスタＡ１１にロードし
、乗数をレジスタＢ１２の下位（ビット３１−００ ）
にロードする。この時、レジスタＢ１２の上位（ビット
６３−３２ ）は“０〜０”とする。
、乗数をレジスタＢ１２の下位（ビット３１−００ ）
にロードする。この時、レジスタＢ１２の上位（ビット
６３−３２ ）は“０〜０”とする。
【００２０】次に、セレクタ制御回路１８は、信号８１
として（００）Ｂをセレクタ１５に、信号８２として（
１０）Ｂ をセレクタ１６に送り、セレクタ１５、１６
に、それぞれ“０〜０”とＡの２倍値を選択させ、また
セレクタ１７に対してはＡの値を選択させる。これらの
データは、３入力加算器１４で加算され、加算結果Ｙ３
３−００（Ａの３倍値）はレジスタＣ１３に格納される
。これにより、セレクタ１６はＡの０倍、１倍、２倍、
３倍のデータを、セレクタ１５はＡの０倍、４倍、８倍
、１２倍のデータを生成できる状態になる。
として（００）Ｂをセレクタ１５に、信号８２として（
１０）Ｂ をセレクタ１６に送り、セレクタ１５、１６
に、それぞれ“０〜０”とＡの２倍値を選択させ、また
セレクタ１７に対してはＡの値を選択させる。これらの
データは、３入力加算器１４で加算され、加算結果Ｙ３
３−００（Ａの３倍値）はレジスタＣ１３に格納される
。これにより、セレクタ１６はＡの０倍、１倍、２倍、
３倍のデータを、セレクタ１５はＡの０倍、４倍、８倍
、１２倍のデータを生成できる状態になる。
【００２１】以上で初期設定は終了し、次に実際の演算
に入る。
に入る。
【００２２】まず、セレクタ制御回路１８は、信号８３
によってセレクタ１７にレジスタＢ１２の上位を選ばせ
る。また、レジスタＢ１２のビット０３−０２、ビット
０１−００ を入力し、これらは信号８１、８２として
、そのままセレクタ１５、１６に送られる。以降演算の
終了までこの状態となる。
によってセレクタ１７にレジスタＢ１２の上位を選ばせ
る。また、レジスタＢ１２のビット０３−０２、ビット
０１−００ を入力し、これらは信号８１、８２として
、そのままセレクタ１５、１６に送られる。以降演算の
終了までこの状態となる。
【００２３】ここで、レジスタＢ１２の下位４ビットが
（１０１１）Ｂ の場合について説明すると、レジスタ
Ｂ１２のビット０３−０２ ＝（１０）Ｂ により、セ
レクタ１５はＡの８倍値を選択し、レジスタＢ１２のビ
ット０１−００ ＝（１１）Ｂ により、セレクタ１６
はＡの３倍値を選択する。 そして、セレクタ１７はレジスタＢ１２の上位（最初は
“０〜０”）を選択する。
（１０１１）Ｂ の場合について説明すると、レジスタ
Ｂ１２のビット０３−０２ ＝（１０）Ｂ により、セ
レクタ１５はＡの８倍値を選択し、レジスタＢ１２のビ
ット０１−００ ＝（１１）Ｂ により、セレクタ１６
はＡの３倍値を選択する。 そして、セレクタ１７はレジスタＢ１２の上位（最初は
“０〜０”）を選択する。
【００２４】これらのデータを同時に３入力加算器１４
で加算することによって、被乗数３２ビットと乗数４ビ
ットの部分積の和が求められる。演算結果Ｙ３５−００
はレジスタＢ１２の上位（ビット６３−２８ ）にロ
ードされ、レジスタＢ１２の下位（ビット３１−００
）は４ビット右シフトされ、再びレジスタＢ１２の下位
（ビット２７−００ ）に書き込まれる。これによって
レジスタＢ１２の下位４ビットは次の部分積を求めるた
めの部分乗数となる。
で加算することによって、被乗数３２ビットと乗数４ビ
ットの部分積の和が求められる。演算結果Ｙ３５−００
はレジスタＢ１２の上位（ビット６３−２８ ）にロ
ードされ、レジスタＢ１２の下位（ビット３１−００
）は４ビット右シフトされ、再びレジスタＢ１２の下位
（ビット２７−００ ）に書き込まれる。これによって
レジスタＢ１２の下位４ビットは次の部分積を求めるた
めの部分乗数となる。
【００２５】以上の部分積の和を求める動作を８回（乗
数のビット幅の１／４回）繰り返すことにより、３２ビ
ット×３２ビット＝６４ビットの乗算が実行される。な
お、図２に示した前述した従来の乗算回路の場合、この
ような３２ビット×３２ビット＝６４ビットの乗算を行
うためには、部分積の和を求める動作を３２回繰り返す
必要がある。したがって、本実施例の乗算回路によれば
、従来に較べて短時間で迅速に乗数と被乗数との積を求
めることができる。
数のビット幅の１／４回）繰り返すことにより、３２ビ
ット×３２ビット＝６４ビットの乗算が実行される。な
お、図２に示した前述した従来の乗算回路の場合、この
ような３２ビット×３２ビット＝６４ビットの乗算を行
うためには、部分積の和を求める動作を３２回繰り返す
必要がある。したがって、本実施例の乗算回路によれば
、従来に較べて短時間で迅速に乗数と被乗数との積を求
めることができる。
【００２６】
【発明の効果】以上説明したように、本発明の乗算回路
によれば、従来に較べて短時間で迅速に乗数と被乗数と
の積を求めることができ、コンピュータシステムにおけ
る処理速度の向上を図ることができる。
によれば、従来に較べて短時間で迅速に乗数と被乗数と
の積を求めることができ、コンピュータシステムにおけ
る処理速度の向上を図ることができる。
【図１】本発明の一実施例の乗算回路の構成を示す図で
ある。
ある。
【図２】従来の乗算回路の構成を示す図である。
１１ レジスタＡ
１２ レジスタＢ
１３ レジスタＣ
１４ 入力加算器
１５ セレクタ
１６ セレクタ
１７ セレクタ
１８ セレクタ制御回路
Claims (1)
- 【請求項１】 被乗数を保持するための第１のレジス
タと、下位に乗数、上位に部分積の和を保持し、４ビッ
トずつ右シフトする第２のレジスタと、前記被乗数の３
倍値を保持するための第３のレジスタと、前記第２のレ
ジスタから下位４ビットずつ読み出し、これらの４ビッ
トのうちの上位２ビットに応じた前記被乗数の０倍、４
倍、８倍、１２倍のいずれかの値と、下位２ビットに応
じた前記被乗数の０倍、１倍、２倍、３倍のいずれかの
値とを、前記第１のレジスタ内のデータと、前記第３の
レジスタ内のデータと、これらのシフトデータとに基づ
いて出力する制御手段と、前記制御手段から出力された
２つの値と、前記第２のレジスタの上位保持された前記
部分積の和とを同時に加算する３入力加算器とを具備し
、前記乗数の４ビット単位で部分積の和を繰り返し算出
することにより、前記被乗数と前記乗数との積を算出す
ることを特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP577891A JPH04330519A (ja) | 1991-01-22 | 1991-01-22 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP577891A JPH04330519A (ja) | 1991-01-22 | 1991-01-22 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330519A true JPH04330519A (ja) | 1992-11-18 |
Family
ID=11620569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP577891A Withdrawn JPH04330519A (ja) | 1991-01-22 | 1991-01-22 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330519A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8417761B2 (en) | 2008-12-08 | 2013-04-09 | International Business Machines Corporation | Direct decimal number tripling in binary coded adders |
| US11042359B2 (en) | 2019-03-08 | 2021-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device including an adder |
-
1991
- 1991-01-22 JP JP577891A patent/JPH04330519A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8417761B2 (en) | 2008-12-08 | 2013-04-09 | International Business Machines Corporation | Direct decimal number tripling in binary coded adders |
| US11042359B2 (en) | 2019-03-08 | 2021-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device including an adder |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |