JPS5958542A - 乗算回路 - Google Patents
乗算回路Info
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- JPS5958542A JPS5958542A JP16911082A JP16911082A JPS5958542A JP S5958542 A JPS5958542 A JP S5958542A JP 16911082 A JP16911082 A JP 16911082A JP 16911082 A JP16911082 A JP 16911082A JP S5958542 A JPS5958542 A JP S5958542A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明はコ進数の乗算回路に関し、特に乗算回路の簡単
化および高速化を計るものである。
化および高速化を計るものである。
一般に乗算回路は、部分積生成回路と、部分積の和を求
める加算回路とから構成されるが、演算方法によっては
、扱うデータの語長により、回路数が大きく異なる場合
がある。例えば、後述する従来回路の方法では、データ
の語長の差の２乗に比例して部分積生成回路が増加する
。
める加算回路とから構成されるが、演算方法によっては
、扱うデータの語長により、回路数が大きく異なる場合
がある。例えば、後述する従来回路の方法では、データ
の語長の差の２乗に比例して部分積生成回路が増加する
。
第１図は例えば７語４＋！ビツトの被乗数Ｘと乗数Ｙの
λつのデータを示す。被乗数ＸはＭＳＢ側から／乙ビッ
トずつ区分し、ｘ、、ｘ、、ｘ、、ｘ、と表わし、乗数
Ｙも同様にＹｌ ｖ Ｙｔ ｒ Ｙ３ ＋ Ｙ４と表わ
す。
λつのデータを示す。被乗数ＸはＭＳＢ側から／乙ビッ
トずつ区分し、ｘ、、ｘ、、ｘ、、ｘ、と表わし、乗数
Ｙも同様にＹｌ ｖ Ｙｔ ｒ Ｙ３ ＋ Ｙ４と表わ
す。
第２図は、被乗数Ｘと乗数Ｙの乗算の結果得られる部分
積を示す。但し、Ｘ、〜Ｘ、、Ｙ、〜Ｙ４で示ず／Ａビ
ット同志の乗算による３、２ピントの部分積をビットの
重みを考慮し配列したものである。従ってこれらを上下
方向に全てを加えると、７．２ｇビットの積を得ること
ができるが、以下の説明では、求める最終結果は、上位
の６弘ピツ）（ＭＳＰ）のみとし、下位の評ピノ） （
ＬＳＰ）は無視できるものとする。この操作は、浮動小
数点データの乗算処理などで適用される。
積を示す。但し、Ｘ、〜Ｘ、、Ｙ、〜Ｙ４で示ず／Ａビ
ット同志の乗算による３、２ピントの部分積をビットの
重みを考慮し配列したものである。従ってこれらを上下
方向に全てを加えると、７．２ｇビットの積を得ること
ができるが、以下の説明では、求める最終結果は、上位
の６弘ピツ）（ＭＳＰ）のみとし、下位の評ピノ） （
ＬＳＰ）は無視できるものとする。この操作は、浮動小
数点データの乗算処理などで適用される。
次に評ビットのデータＸ、Ｙの乗算方法を、第３図に示
す従来の乗算回路を用いて説明する。／。
す従来の乗算回路を用いて説明する。／。
コは乗数Ｘ、被乗数Ｙを置数するＡ４ピットのレジスタ
であり、予めデータはセットされているものとする。３
は７６ケの乗算器であり、各々は７６ビツトのデータＸ
１〜ｘ４とＹ１〜Ｙ４の全ての組合わせに対応し、割当
てられており、且つ３．２ビツトの部分積を生成する。
であり、予めデータはセットされているものとする。３
は７６ケの乗算器であり、各々は７６ビツトのデータＸ
１〜ｘ４とＹ１〜Ｙ４の全ての組合わせに対応し、割当
てられており、且つ３．２ビツトの部分積を生成する。
りは乗算器３により生成された、？、２ Ｘ ／Ａビッ
トの部分積を、第一図の配列に従い加算する加算器であ
る。この加算器グで生成された７、２ｇビットの積のう
ち、上位の６ｔビツト（ＭＳＰ）のみ結果として取り出
す。
トの部分積を、第一図の配列に従い加算する加算器であ
る。この加算器グで生成された７、２ｇビットの積のう
ち、上位の６ｔビツト（ＭＳＰ）のみ結果として取り出
す。
以上の説明から明らかなように、従来の乗算回路におい
ては、乗数Ｘ１〜Ｘ４と被乗数Ｙ１〜Ｙ４の組合わせの
数に対応する／Ａケの乗算器と、その部分積を加える加
算器が必要となり、多くの回路を必要としていた。
ては、乗数Ｘ１〜Ｘ４と被乗数Ｙ１〜Ｙ４の組合わせの
数に対応する／Ａケの乗算器と、その部分積を加える加
算器が必要となり、多くの回路を必要としていた。
本発明は上記の欠点に鑑みなされたもので、回路数を低
減し、高速処理が行なえる乗算回路を提供することを目
的とする。
減し、高速処理が行なえる乗算回路を提供することを目
的とする。
以下本発明の一実施例を説明する。
第り図は、本発明の実施例を示すブロック図である。／
、コは被乗数Ｘ、乗数Ｙを予め置数する該ビットのレジ
スタであり、第３図と同じ機能を有する。３／〜３グは
、コ組の／６ビツトのデータの７方を選択するデータセ
レクタであり、３／は、データＸ１とＸ３，３λはＸ、
とＸ４．．３ＪはＹｌとＴ３゜、？ｌＩ−はＴ２とＴ４
のいずれかを選択する。ｑｏはグヶの乗算器であり、各
々の乗算は、一つの７６ビツトの入力データＸｉとＹｌ
を受け、３２ピツトの部分積を生成する。ＳＯは乗算器
ｑｏから出力された、部分積を加算する加算器である。
、コは被乗数Ｘ、乗数Ｙを予め置数する該ビットのレジ
スタであり、第３図と同じ機能を有する。３／〜３グは
、コ組の／６ビツトのデータの７方を選択するデータセ
レクタであり、３／は、データＸ１とＸ３，３λはＸ、
とＸ４．．３ＪはＹｌとＴ３゜、？ｌＩ−はＴ２とＴ４
のいずれかを選択する。ｑｏはグヶの乗算器であり、各
々の乗算は、一つの７６ビツトの入力データＸｉとＹｌ
を受け、３２ピツトの部分積を生成する。ＳＯは乗算器
ｑｏから出力された、部分積を加算する加算器である。
乗算器夕θと加算器ＳＯとは、第３図に示すように部分
積の構成を上下に加算させる様に接続されている。加算
器左θがらの出力はキャリーを含めた訂ビットの部分積
である。
積の構成を上下に加算させる様に接続されている。加算
器左θがらの出力はキャリーを含めた訂ビットの部分積
である。
ｔｏは他の加算器であり、加算器Ｓθの出力と、後述す
るｌ／ジスタフ０の出力との和をレジスタ７０へ送出す
る。レジスタ７０は、加算器６０の出力を一旦保持仁、
そのまま出力する機能と、一旦保持したデータを右へ３
．２ビツトシフトしく上位ピントへはＯ”が入力される
）出力するイ・ス能との一つの機能を有し、外部からの
マイクロプログラム制御により切替えて使用する。
るｌ／ジスタフ０の出力との和をレジスタ７０へ送出す
る。レジスタ７０は、加算器６０の出力を一旦保持仁、
そのまま出力する機能と、一旦保持したデータを右へ３
．２ビツトシフトしく上位ピントへはＯ”が入力される
）出力するイ・ス能との一つの機能を有し、外部からの
マイクロプログラム制御により切替えて使用する。
次に第り図の動作について説明する。動作はｑつのシー
ケンスに従って行なわれる。便宜上このシーケンスをＴ
１＋ Ｔ２＋ ’ｒ８１ ’ｒ４で表わす。まずＴ１で
は、データセレクタ３／〜評は各々データＸ、、Ｘ４．
Ｙ８．Ｙ４を選択しているので、乗算器ｙ０からこれら
データの組合わせによる部分積が出力され、更に加算器
ＳＯから部分積の加算データ生成される。レジスタ７０
は予めクリアされているので、加算器６０の出力は、加
算器舅の出力に等しく、この内容がレジスタ７０に置数
される。このときレジスタ７０に置数されたデータは右
へ３．２ビツトシフトされ出力される。そしてシーケン
スはＴ２へ遷移する。Ｔ２では、データセレクタ３７〜
３グは各々データＸＩ Ｆ ｘ２ｅ ｙ３ｐ ｙ、をセ
レクトしている。これらデータの乗算による部分積が同
様にして加算器６０へ入力され、シーケンスＴ、で右３
２ビツトシフトされたレジスタ７０の内容と加算され、
レジスタ７０へ一旦格納される。このＴ２では、レジス
タ７０の内容はシフトされず、そのまま出力される。続
いてシーケンスは、Ｔ、へ移る。Ｔ、では、データセレ
クタ３７〜３１Ｉは、各々データＸ、。
ケンスに従って行なわれる。便宜上このシーケンスをＴ
１＋ Ｔ２＋ ’ｒ８１ ’ｒ４で表わす。まずＴ１で
は、データセレクタ３／〜評は各々データＸ、、Ｘ４．
Ｙ８．Ｙ４を選択しているので、乗算器ｙ０からこれら
データの組合わせによる部分積が出力され、更に加算器
ＳＯから部分積の加算データ生成される。レジスタ７０
は予めクリアされているので、加算器６０の出力は、加
算器舅の出力に等しく、この内容がレジスタ７０に置数
される。このときレジスタ７０に置数されたデータは右
へ３．２ビツトシフトされ出力される。そしてシーケン
スはＴ２へ遷移する。Ｔ２では、データセレクタ３７〜
３グは各々データＸＩ Ｆ ｘ２ｅ ｙ３ｐ ｙ、をセ
レクトしている。これらデータの乗算による部分積が同
様にして加算器６０へ入力され、シーケンスＴ、で右３
２ビツトシフトされたレジスタ７０の内容と加算され、
レジスタ７０へ一旦格納される。このＴ２では、レジス
タ７０の内容はシフトされず、そのまま出力される。続
いてシーケンスは、Ｔ、へ移る。Ｔ、では、データセレ
クタ３７〜３１Ｉは、各々データＸ、。
Ｘ、、Ｙ、、Ｙ、 をセレクトしているので、これらデ
ータ間で行なわれた乗算による部分積が同様にして加算
器６０へ入力される。この部分積は、シーケンスＴ２で
シフトされないレジスタ２０の内容と加算され、再びレ
ジスタ７０へ取り込まれる。このＴ、は、レジスタ７０
の内容は、右へ３２ビツトシフトされ出力される。シー
ケンスはＴ、へ移る。Ｔ４では、まずデータセレクタ３
７〜３グは、各々データＸ、、Ｘ２．Ｙ、、Ｙ、を選ん
でいるので、同様にしてこれらデータによる乗算結果の
部分積は、加算器乙でシーケンスＴ、でシフトされたレ
ジスタ７０のデータと加算され、再びレジスタ７０へ置
数される。このレジスタ７０に置数されたデータは、シ
フトされず、そのまま出力されている。この出力が最終
結果となる。つまり、本発明では、第Ｓ図に示す部分積
の加算をシフト処理を考慮しながら７回行なうことにな
り、第一図の太線に区分したグつのブロックの部分積加
算を実行することになる。
ータ間で行なわれた乗算による部分積が同様にして加算
器６０へ入力される。この部分積は、シーケンスＴ２で
シフトされないレジスタ２０の内容と加算され、再びレ
ジスタ７０へ取り込まれる。このＴ、は、レジスタ７０
の内容は、右へ３２ビツトシフトされ出力される。シー
ケンスはＴ、へ移る。Ｔ４では、まずデータセレクタ３
７〜３グは、各々データＸ、、Ｘ２．Ｙ、、Ｙ、を選ん
でいるので、同様にしてこれらデータによる乗算結果の
部分積は、加算器乙でシーケンスＴ、でシフトされたレ
ジスタ７０のデータと加算され、再びレジスタ７０へ置
数される。このレジスタ７０に置数されたデータは、シ
フトされず、そのまま出力されている。この出力が最終
結果となる。つまり、本発明では、第Ｓ図に示す部分積
の加算をシフト処理を考慮しながら７回行なうことにな
り、第一図の太線に区分したグつのブロックの部分積加
算を実行することになる。
以上で７つの乗算を終了する。
以」二の説明からユ１」らかなように、本発明の乗ヰ回
路では、部分積の生成に関しては、第５図で示される様
な部分積を７回算出することにより第２図で示される全
ての部分積を求めていることになる。又、第８図と比較
すると乗算器及び、部分積の加算器を削減させているに
もかかわらず、同様の処理が可能であることを示してい
る。次に、本発明によるもう７つの効果について説明す
る。第６図は、上述と同様の乗算をフケの乗算器で処理
する場合の部分積の作り方の従来回路の実施例である。
路では、部分積の生成に関しては、第５図で示される様
な部分積を７回算出することにより第２図で示される全
ての部分積を求めていることになる。又、第８図と比較
すると乗算器及び、部分積の加算器を削減させているに
もかかわらず、同様の処理が可能であることを示してい
る。次に、本発明によるもう７つの効果について説明す
る。第６図は、上述と同様の乗算をフケの乗算器で処理
する場合の部分積の作り方の従来回路の実施例である。
この第を図の様な部分積をグ回に渡って求め、毎回右７
６ビツトシフトされた／同前の部分積に加算していくこ
とにより、所望のＪ＋ビットの積が得られる。しかし、
第６図の部分積のノくターンを生成し、乗算を実行する
回路では、扱うデータの語長が異なり例えば、データＸ
、、Ｘ、（，２）くイト）及びデータＹ３．Ｙ、（，２
バイト）で構成される３、２ビツトの被乗数及び乗数を
処理する場合は、単純には適用できないことは明らかで
ある。一方、本発明処よる回路では、Ｍ％ ｑ図データ
セレクタ３／〜３りの煮々にデータＸ、、Ｘ４．Ｙ、、
Ｙ４をセレクトさせ、レジスタ７０は、予めクリアさせ
且つ出力はシフトさせずに出すことにより、容易に、目
的の６ｔビツトの積を得ることができる。以上の、デー
タの語長の相違に対する処理の回答性は、単精度又は、
倍精度データを同一の回路で実行させる浮動小数点演算
等に効果を発揮する。なお、上述した演算処理の制御は
マイクロプログラム等によって実現可能である。
６ビツトシフトされた／同前の部分積に加算していくこ
とにより、所望のＪ＋ビットの積が得られる。しかし、
第６図の部分積のノくターンを生成し、乗算を実行する
回路では、扱うデータの語長が異なり例えば、データＸ
、、Ｘ、（，２）くイト）及びデータＹ３．Ｙ、（，２
バイト）で構成される３、２ビツトの被乗数及び乗数を
処理する場合は、単純には適用できないことは明らかで
ある。一方、本発明処よる回路では、Ｍ％ ｑ図データ
セレクタ３／〜３りの煮々にデータＸ、、Ｘ４．Ｙ、、
Ｙ４をセレクトさせ、レジスタ７０は、予めクリアさせ
且つ出力はシフトさせずに出すことにより、容易に、目
的の６ｔビツトの積を得ることができる。以上の、デー
タの語長の相違に対する処理の回答性は、単精度又は、
倍精度データを同一の回路で実行させる浮動小数点演算
等に効果を発揮する。なお、上述した演算処理の制御は
マイクロプログラム等によって実現可能である。
以上の説明から明らかなように、本発明によれば従来の
％の回路で、同じ乗算処理を高速に行なうことができる
。また、データの語長が異なる場合にも同一回路で乗算
処理を行なうことができる。
％の回路で、同じ乗算処理を高速に行なうことができる
。また、データの語長が異なる場合にも同一回路で乗算
処理を行なうことができる。
【図面の簡単な説明】
第１図は被乗数と乗数のデータを示す図、第２図は従来
の乗算で得られる部分積を示す図、第３図は従来の乗算
回路を示す図、第７図は本発明の乗算回路の一実施例を
示す図、第Ｓ図は本発明の乗算で得られる部分積を示す
図、第６図は従来の部分積の加算を示す図である。 ハ・・被乗数レジスタ、コ・・・乗数レジスタ、３７〜
３グ・・・セレクタ、ｔｉｏ・・・乗算器、左０． Ａ
Ｏ・・・加算器、７゜・・・シフトレジスフ。 出願人代理人 猪 股 清 第１図 第２図 第３図 第４図
の乗算で得られる部分積を示す図、第３図は従来の乗算
回路を示す図、第７図は本発明の乗算回路の一実施例を
示す図、第Ｓ図は本発明の乗算で得られる部分積を示す
図、第６図は従来の部分積の加算を示す図である。 ハ・・被乗数レジスタ、コ・・・乗数レジスタ、３７〜
３グ・・・セレクタ、ｔｉｏ・・・乗算器、左０． Ａ
Ｏ・・・加算器、７゜・・・シフトレジスフ。 出願人代理人 猪 股 清 第１図 第２図 第３図 第４図
Claims (1)
- ２進数の演算回路において、乗数及び被乗数を置数する
レジスタ、このレジスタに置数された乗数および被乗数
の分割された所定ビットのデータを選択するコつのセレ
クタと、このセレクタから出力されるデータを乗算する
乗算器、この乗算器から出力される部分積と部分積を置
数するシフトレジスタの出力とを入力とする加算器を具
備し、前記加算器の出力は前記シフトレジスタに置数し
、前記セレクタからの選択データに応じて前記シフトレ
ジスタに置数される部分積をシフト又は、シフト禁止の
状態で前記加算器へ送出させ部分積の和を求めることを
特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16911082A JPS5958542A (ja) | 1982-09-28 | 1982-09-28 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16911082A JPS5958542A (ja) | 1982-09-28 | 1982-09-28 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958542A true JPS5958542A (ja) | 1984-04-04 |
Family
ID=15880481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16911082A Pending JPS5958542A (ja) | 1982-09-28 | 1982-09-28 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136537A (en) * | 1991-11-19 | 1992-08-04 | Advanced Micro Devices, Inc. | Method and apparatus for determining the product of two numbers |
-
1982
- 1982-09-28 JP JP16911082A patent/JPS5958542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136537A (en) * | 1991-11-19 | 1992-08-04 | Advanced Micro Devices, Inc. | Method and apparatus for determining the product of two numbers |
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