JPS61101835A - 除算回路 - Google Patents
除算回路Info
- Publication number
- JPS61101835A JPS61101835A JP59223430A JP22343084A JPS61101835A JP S61101835 A JPS61101835 A JP S61101835A JP 59223430 A JP59223430 A JP 59223430A JP 22343084 A JP22343084 A JP 22343084A JP S61101835 A JPS61101835 A JP S61101835A
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- JP
- Japan
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- arithmetic
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- dividend
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、符号付の除算を行なう除算回路に関するもの
である。
である。
従来の技術
従来の除算回路の構成を第４図に示す。
１は除算演算の開始時に被除数を入力して演算中は部分
剰余を、演算終了時には除算結果の余りを保持する被除
数レジスタ、２は除数を入力し保持する除数レジスタ、
３は被除数レジスタ１の値と除数レジスタ２の値との加
算あるいは減算を行なう演算回路、４は演算回路３の演
算を示す演算フラグ、５は演算回路３のキャリ出力を保
持するキャリフラグ、６は演算回路３の出力を被除数し
シフタ１に入力する時に左に１ビットシフトするシフタ
、７は部分商を保持する商レジスタ、８はキャリフラグ
５より次の演算フラグを生成する演算制御回路、９は除
算演算処理を制御するタイミング制御回路、１ｏはデー
タの入出力を行なう入出力データバスである。
剰余を、演算終了時には除算結果の余りを保持する被除
数レジスタ、２は除数を入力し保持する除数レジスタ、
３は被除数レジスタ１の値と除数レジスタ２の値との加
算あるいは減算を行なう演算回路、４は演算回路３の演
算を示す演算フラグ、５は演算回路３のキャリ出力を保
持するキャリフラグ、６は演算回路３の出力を被除数し
シフタ１に入力する時に左に１ビットシフトするシフタ
、７は部分商を保持する商レジスタ、８はキャリフラグ
５より次の演算フラグを生成する演算制御回路、９は除
算演算処理を制御するタイミング制御回路、１ｏはデー
タの入出力を行なう入出力データバスである。
以上のように構成された従来の除算回路について、以下
にその動作を説明する。
にその動作を説明する。
非回復型除算では、状況に応じて商として＋１か−１か
を選択する。商の選択過程では、それぞれの選択により
生じた誤差をその後のステップで補正し、補正のために
生じる加算、減算、シフトによる余分な遅れを除去する
。
を選択する。商の選択過程では、それぞれの選択により
生じた誤差をその後のステップで補正し、補正のために
生じる加算、減算、シフトによる余分な遅れを除去する
。
商の選択範囲は次式で与えられる。
＋ Ｒ（ｉ＋１） ＋ ＜ｌ Ｄ Ｉ ・・・・
・・・・・（１）絶対値は、それぞれの部分剰余１（ｊ
＋１） （５＝０．１．・・・、ｎ−１）が正か負の数
かをとりうろことを示している。ここで除数りが、正の
数のみをとりうるとすると、（１）式は次のように書き
換えられる。
・・・・・（１）絶対値は、それぞれの部分剰余１（ｊ
＋１） （５＝０．１．・・・、ｎ−１）が正か負の数
かをとりうろことを示している。ここで除数りが、正の
数のみをとりうるとすると、（１）式は次のように書き
換えられる。
１ Ｒ（ｉ＋１） １＜ｏ −９，−−−
−−（２）（２）式より、剰余の絶対値が除数より小さ
い限り負の列数を正に回復する必要がない。従って、そ
れぞれの繰り返しにおいて部分剰余から除数を加算か減
算かをする。それぞれのステップで行なわれる操作は次
式で示される。
−−（２）（２）式より、剰余の絶対値が除数より小さ
い限り負の列数を正に回復する必要がない。従って、そ
れぞれの繰り返しにおいて部分剰余から除数を加算か減
算かをする。それぞれのステップで行なわれる操作は次
式で示される。
上式に対応する商は、次のように決められる。
（「コンピュータの高速演算方式」近代科学社、堀越彌
監訳 Ｐ２１４〜２２４）。
監訳 Ｐ２１４〜２２４）。
以上のアルゴリズムに従って、以下に回路の動作を説明
する。
する。
始めに、被除数および除数をそれぞれ被除数レジスタ１
と除数レジスタ２に入力する。ここで、入力した被除数
および除数は（２）式を満足する値をとる。演算回路３
の加算か減算かを示す演算フラグ０Ｐｆ４は、（３）式
に対応し、次のようになる。
と除数レジスタ２に入力する。ここで、入力した被除数
および除数は（２）式を満足する値をとる。演算回路３
の加算か減算かを示す演算フラグ０Ｐｆ４は、（３）式
に対応し、次のようになる。
除算の始めに演算フラグＯＰ ｆ４を１に設定する。
演算回路３の加減算の結果によりオーバーフローが発生
した場合は、キャリフラグ５を１に、オーバフローが発
生しない場合は、０に設定する。
した場合は、キャリフラグ５を１に、オーバフローが発
生しない場合は、０に設定する。
このキャリフラグ５を商レジスタ７の右入力より入力し
、商レジスタ７の内容を左に１ピントシフトする。さら
にキャリフラグ５は演算制御回路８を通して、演算７ラ
グ４に入力される。演算回路３の出力はシフタ６を通し
て左に１ビットシフトし被除数レジスタ１に入力される
。
、商レジスタ７の内容を左に１ピントシフトする。さら
にキャリフラグ５は演算制御回路８を通して、演算７ラ
グ４に入力される。演算回路３の出力はシフタ６を通し
て左に１ビットシフトし被除数レジスタ１に入力される
。
被除数と除数との加減算およびシフトは、除数の語長＋
１回繰り返される。
１回繰り返される。
演算の結果、商は商レジスタ７に、余りは被除数レジス
タ１に設定される。
タ１に設定される。
以上の動作の流れを第５図に示す７０−チャ−トで説明
する。
する。
（イ）被除数と除数を入力する。（ロ）演算フラグを１
に設定する。（ハ）演算フラグにより加算あるいは減算
を実行する。に）部分剰余と除数との加算を行なう。（
ホ）部分剰余から除数を減算する。（へ）演算結果より
キャリフラグを設定する。（ト）商レジスタを左に１ビ
ットシフトする。（ト）キャリフラグを演算フラグに入
力する。（す）演算処理が終了していなければ（ハ）に
戻る。（ヌ）演算の結果、商を商レジスタに、余りを被
除数レジスタに設定し、以上の流れを終了する。
に設定する。（ハ）演算フラグにより加算あるいは減算
を実行する。に）部分剰余と除数との加算を行なう。（
ホ）部分剰余から除数を減算する。（へ）演算結果より
キャリフラグを設定する。（ト）商レジスタを左に１ビ
ットシフトする。（ト）キャリフラグを演算フラグに入
力する。（す）演算処理が終了していなければ（ハ）に
戻る。（ヌ）演算の結果、商を商レジスタに、余りを被
除数レジスタに設定し、以上の流れを終了する。
発明が解決しようとする問題点
このような従来の回路では、（１）式の演算を満足する
ために、除数および被除数は正の値に設定する必要があ
る。
ために、除数および被除数は正の値に設定する必要があ
る。
本発明は、符号付の除算を可能とする除算回路を提供す
ることを目的としている。
ることを目的としている。
問題を解決するための手段
本発明は上記問題を解決するため、入力した除数と被除
数との符号を比較し、演算フラグを除数の符号とキャリ
フラグとにより生成することで、符号付の除算を行なう
ものである。
数との符号を比較し、演算フラグを除数の符号とキャリ
フラグとにより生成することで、符号付の除算を行なう
ものである。
作 用
本発明は上記の構成により除数および被除数を正の値に
補正することなく、符号付の除算を実行し符号付きの商
および余りを得ることができる。
補正することなく、符号付の除算を実行し符号付きの商
および余りを得ることができる。
実施例
第１図は本発明の一実施例における除算回路の構成を示
すものである。１は除算演算の開始時に被除数を入力し
て演算中は部分剰余を、演算終了時には除算結果の余り
を保持する被除数レジスタ、２は除数を入力し保持する
除数レジスタ、３は被除数レジスタ１の値と除数レジス
タ２の値との加算あるいは減算を行なう演算回路、４は
演算回路３の演算を示す演算フラグ、５は演算回路３の
キャリ出力を保持するキャリフラグ、６は演算回路３の
出力を被除数レジスタ１に入力する時に左に１ビットシ
フトするシフタ、７は部分商を保持する商レジスタ、８
は除数レジスタ２およびキャリフラグ５より次の演算フ
ラグを生成する演算制御回路、９は除算演算処理を制御
するタイミング制御回路、１０はデータの入出力を行な
う入出力データバス、１１は商Ｖジスタフの値をデータ
ノ（ス１ｏに出力する場合に演算制御回路８により２の
補数を生成する補数回路である。
すものである。１は除算演算の開始時に被除数を入力し
て演算中は部分剰余を、演算終了時には除算結果の余り
を保持する被除数レジスタ、２は除数を入力し保持する
除数レジスタ、３は被除数レジスタ１の値と除数レジス
タ２の値との加算あるいは減算を行なう演算回路、４は
演算回路３の演算を示す演算フラグ、５は演算回路３の
キャリ出力を保持するキャリフラグ、６は演算回路３の
出力を被除数レジスタ１に入力する時に左に１ビットシ
フトするシフタ、７は部分商を保持する商レジスタ、８
は除数レジスタ２およびキャリフラグ５より次の演算フ
ラグを生成する演算制御回路、９は除算演算処理を制御
するタイミング制御回路、１０はデータの入出力を行な
う入出力データバス、１１は商Ｖジスタフの値をデータ
ノ（ス１ｏに出力する場合に演算制御回路８により２の
補数を生成する補数回路である。
以上のように構成された本実施例の除算回路について以
下にその動作を説明する。
下にその動作を説明する。
始めに、被除数および隊数をそれぞれ被除数レジスタ１
と除数レジスタ２に入力する。ここで入力した被除数お
よび除数は（１）式を満足する値をとる。演算回路３の
加算か減算かを示す演算フラグＯＰ ｆ４は、（５）式
となる。
と除数レジスタ２に入力する。ここで入力した被除数お
よび除数は（１）式を満足する値をとる。演算回路３の
加算か減算かを示す演算フラグＯＰ ｆ４は、（５）式
となる。
除算演算の始めに演算フラグ４と一致７ラグ８１とを、
被除数と除数との符号が一致している場合は１に、一致
していない場合は０に設定する。
被除数と除数との符号が一致している場合は１に、一致
していない場合は０に設定する。
演算フラグ４に従って演算回路３は被除数レジスタ１の
値と除数レジスタの値との加算あるいは減算を行なう。
値と除数レジスタの値との加算あるいは減算を行なう。
演算回路３の加減算の結果によりオーバーフローが発生
した場合は、キャリフラグ６を１に設定し、オーバーフ
ローが発生しない場合は、キャリフラグ５を○に設定す
る。このキャリフラグ６を商レジスタの右入力より入力
し、商レジスタを左に１ピントシフトする。演算回路３
の出力はシフタ６を通して左に１ビットシフトし被除数
レジスタ１に入力する。
した場合は、キャリフラグ６を１に設定し、オーバーフ
ローが発生しない場合は、キャリフラグ５を○に設定す
る。このキャリフラグ６を商レジスタの右入力より入力
し、商レジスタを左に１ピントシフトする。演算回路３
の出力はシフタ６を通して左に１ビットシフトし被除数
レジスタ１に入力する。
演算制御回路８は、始めに被除数と除数との符号により
一致フラグ８１を設定するとともに演算フラグ４を設定
する。除算処理中は、キャリフラグ５より入力し、除数
の符号が１ならば、キャリ７ラグ５の値が０ならば１を
、１ならば０を、また除数の符号が０ならばキャリフラ
グ５の値を演算フラグに設定する。
一致フラグ８１を設定するとともに演算フラグ４を設定
する。除算処理中は、キャリフラグ５より入力し、除数
の符号が１ならば、キャリ７ラグ５の値が０ならば１を
、１ならば０を、また除数の符号が０ならばキャリフラ
グ５の値を演算フラグに設定する。
被除数と除数との加減算およびシフトは、除数の語長＋
１回演算を繰り返す。
１回演算を繰り返す。
除算処理の結果、商は商レジスタに、余りは被除数レジ
スタに設定される。
スタに設定される。
以上の動作の流れを第３図に示すフロチャートで説明す
る。
る。
（イ）被除数および除数をそれぞれ被除数レジスタと除
数レジスタに入力する。（ロ）被除数と除数との符号よ
り演算フラグと一致フラグとを設定する。
数レジスタに入力する。（ロ）被除数と除数との符号よ
り演算フラグと一致フラグとを設定する。
（ハ）演算フラグにより加算あるいは減算を行なう。
に）部分剰余と除数との加算を行なう。（ホ）部分剰余
から除数を減算する。（へ）演算結果よりキャリフラグ
を設定する。（ト）商レジスタを左に１ビットシフトす
る。（イ）除数の符号により演算フラグの設定を行なう
。（男キャリフラグを反転させて演算フラグに入力する
。し）キャリフラグを演算フラグに入力する。（／り演
算処理が終了していなければ（ハ）に戻る。
から除数を減算する。（へ）演算結果よりキャリフラグ
を設定する。（ト）商レジスタを左に１ビットシフトす
る。（イ）除数の符号により演算フラグの設定を行なう
。（男キャリフラグを反転させて演算フラグに入力する
。し）キャリフラグを演算フラグに入力する。（／り演
算処理が終了していなければ（ハ）に戻る。
ｃｙ）演算結果を商は商レジスタに、余りは被除数レジ
スタに設定され、以上の流れを終了する。
スタに設定され、以上の流れを終了する。
発明の効果
本発明の除算回路は符号付の被除数と除数とを入力し、
部分剰余と除数との符号により加算あるいは減算を行な
う演算フラグを操作することにより符号付きの除算演算
を処理することができ、その実用効果は太きい。
部分剰余と除数との符号により加算あるいは減算を行な
う演算フラグを操作することにより符号付きの除算演算
を処理することができ、その実用効果は太きい。
第１図は本発明の一実施例における除算回路の構成を示
すブロック図、第２図は同実施例における演算制御回路
の構成を示す回路図、第３図は本発明の除算回路の動作
を示すフローチャート、第４図は従来の除算回路の構成
を示すブロック図、第５図は従来の除算回路の動作を示
すフロチャートである。 １・・・・・・被除数レジスタ、２・・・・・・除数レ
ジスタ、３・・・・・・演算回路、４・・・・・・演算
フラグ、Ｓ・・・・・・キャリフラグ、６・・・・・・
シフタ、７・・・・・・商レジスタ、８・・・・・・演
算制御回路、９・・・・・・タイミング制御回路、１１
・・・・・・補数回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ８ど−−−−選才犬回２芥 第３図
すブロック図、第２図は同実施例における演算制御回路
の構成を示す回路図、第３図は本発明の除算回路の動作
を示すフローチャート、第４図は従来の除算回路の構成
を示すブロック図、第５図は従来の除算回路の動作を示
すフロチャートである。 １・・・・・・被除数レジスタ、２・・・・・・除数レ
ジスタ、３・・・・・・演算回路、４・・・・・・演算
フラグ、Ｓ・・・・・・キャリフラグ、６・・・・・・
シフタ、７・・・・・・商レジスタ、８・・・・・・演
算制御回路、９・・・・・・タイミング制御回路、１１
・・・・・・補数回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 ８ど−−−−選才犬回２芥 第３図
Claims (3)
- （１）符号付の除数を保持する除数レジスタと、符号付
の被除数を入力して、演算処理の間は部分剰余を、演算
結果として余りを保持する被除数レジスタと、前記除数
レジスタと被除数レジスタの加減算を行なう演算回路と
、前記演算回路の演算を示す演算フラグと、前記演算回
路の演算結果によるキャリを保持するキャリフラグと、
前記演算回路の出力を前記被除数レジスタに入力する時
に左に１ビットシフトするシフタと、演算結果の商を保
持する商レジスタと、演算処理を制御するタイミング制
御回路と、前記キャリフラグと除数の符号より演算フラ
グを操作する演算制御回路とを備え、符号付の除数と被
除数を入力し、前記除数の符号と部分剰余との符号によ
り、部分剰余と除数との加減算演算を制御し、非回復型
除算を実行し符号付の商と余りを得る除算回路。 - （２）演算フラグを除数と被除数との符号の一致あるい
は不一致により初期設定を行なうことを特徴とする特許
請求の範囲第１項記載の除算回路。 - （３）商を除数と被除数の符号の一致あるいは不一致に
よりこの補数補正を行なう手段を有する特許請求の範囲
第１項もしくは第２項記載の除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223430A JPS61101835A (ja) | 1984-10-23 | 1984-10-23 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223430A JPS61101835A (ja) | 1984-10-23 | 1984-10-23 | 除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101835A true JPS61101835A (ja) | 1986-05-20 |
Family
ID=16798018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223430A Pending JPS61101835A (ja) | 1984-10-23 | 1984-10-23 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101835A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025128A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electric Ind Co Ltd | 除算回路 |
| JPH02125330A (ja) * | 1988-07-13 | 1990-05-14 | Nec Corp | データ処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010933A (ja) * | 1973-05-28 | 1975-02-04 | ||
| JPS52132751A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Operational unit |
| JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
| JPS59160235A (ja) * | 1983-03-03 | 1984-09-10 | Matsushita Electric Ind Co Ltd | 除算装置 |
-
1984
- 1984-10-23 JP JP59223430A patent/JPS61101835A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010933A (ja) * | 1973-05-28 | 1975-02-04 | ||
| JPS52132751A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Operational unit |
| JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
| JPS59160235A (ja) * | 1983-03-03 | 1984-09-10 | Matsushita Electric Ind Co Ltd | 除算装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025128A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electric Ind Co Ltd | 除算回路 |
| JPH02125330A (ja) * | 1988-07-13 | 1990-05-14 | Nec Corp | データ処理装置 |
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