JP3277497B2 - 除算装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、除算装置に関し、特に
上位桁間の近似的な除算結果を用いて、高速に多数桁の
商および剰余を求める除算装置に関するものである。
上位桁間の近似的な除算結果を用いて、高速に多数桁の
商および剰余を求める除算装置に関するものである。
【０００２】
【従来の技術】従来より、汎用計算機を初めとして汎用
マイクロプロセッサを用いるシステム等においては、正
の整数Ａ，Ｎが与えられ、Ａ／Ｎの割り算を実行するこ
とによって、商と剰余とが求められている。しかし、除
算装置において割り算を実行する途中で、被除数Ａが負
になる場合を判断する必要があるため、除算の高速化が
妨げられていた。そこで、本出願人は特願平４−５０３
３７号明細書および図面に記載された『除算装置』によ
り、負の値を扱うことに伴う処理を不要にして、高速化
を可能にするように提案した。この除算装置では、上位
ブロック間（例えば、最上位桁と次位桁）の近似的な除
算結果を用いて、多数桁の商と剰余とを求める。すなわ
ち、Ｑ←「（Ａi‖Ａi-1）／（Ｎn+1＋１）］の式で商
を求めた後、被除数Ａの上位桁ＡiがＮn+1＋１以上の場
合に限り、Ａからｒの（ｉ−ｎ＋１）乗と商Ｑと除数Ｎ
を乗じた値を減算し（以上が公式）、その減算した結果
をＡとして、上記処理を繰り返し行うのである。
マイクロプロセッサを用いるシステム等においては、正
の整数Ａ，Ｎが与えられ、Ａ／Ｎの割り算を実行するこ
とによって、商と剰余とが求められている。しかし、除
算装置において割り算を実行する途中で、被除数Ａが負
になる場合を判断する必要があるため、除算の高速化が
妨げられていた。そこで、本出願人は特願平４−５０３
３７号明細書および図面に記載された『除算装置』によ
り、負の値を扱うことに伴う処理を不要にして、高速化
を可能にするように提案した。この除算装置では、上位
ブロック間（例えば、最上位桁と次位桁）の近似的な除
算結果を用いて、多数桁の商と剰余とを求める。すなわ
ち、Ｑ←「（Ａi‖Ａi-1）／（Ｎn+1＋１）］の式で商
を求めた後、被除数Ａの上位桁ＡiがＮn+1＋１以上の場
合に限り、Ａからｒの（ｉ−ｎ＋１）乗と商Ｑと除数Ｎ
を乗じた値を減算し（以上が公式）、その減算した結果
をＡとして、上記処理を繰り返し行うのである。
【０００３】例えば、被除数Ａを９６５４３、除数Ｎを
５６２１としたとき、商Ｑ１７１、剰余４２４１を求め
る場合について考える。先ず、ポインタｉ＝６−１＝
５、商Ｑ＝０と置き、被除数Ａの上位１桁目の９を除数
Ｎの１桁目に１を加えた値６と比較し、前者が大である
ため、前者を後者で除算すると、Ｑ＝９／６＝１とな
る。上記公式によりＡ−ｒ5-4+1×Ｎ＝９６５４３２−
１０2×５６２１＝４０３３３２を計算することによ
り、剰余４０３３３２の上位２桁の４０を除数Ｎの上位
１桁目に１を加えた値６で除算する。Ｑ＝４０／６＝６
となる。そして、これを上記公式に代入することによ
り、Ａ＝４０３３３２−１０5-4×６×５６２１＝０６
６０７２を得る。一方、商Ｑ＝１０×１＋６＝１６に更
新される。次に、上記０６６０７２の上位２桁の０６を
除数Ｎの１桁目に１を加えた値６で除算すると、Ｑ＝０
６／６＝１である。そして、これを上記公式に代入する
ことにより、Ａ＝０６６０７２−１０5-4×１×５６２
１＝００９８６２を得る。一方、Ｑ＝１６＋１に更新さ
れる。この場合、被除数００と除数に１を加えた値６と
を比較すると、後者の方が大であるため、ＡとＱはその
ままの状態を保つ。次に、ポインタｉを５−１＝４と
し、被除数００９８６２の上位２桁目と３桁目の０９を
除数Ｎに１を加えた値６で除算する。Ｑ＝０９／６＝１
となる。これを上記公式に代入して、Ａ＝０９８６２−
１０4-4×１×５６２１＝０４２４１を得る。一方、商
Ｑ＝１０×１７＋１＝１７１を得る。次に、０４２４１
の上位２桁の０４を除数Ｎに１を加えた値６で除算する
が、商は０であるため、ＡとＱはそのままの状態を保
つ。ｉ＝３、ｉ＝２になったとき、Ａ＝４２４１＜Ｎ＝
５６２１となって、商Ｑ＝１７１、剰余Ａ＝４２４１を
得る。
５６２１としたとき、商Ｑ１７１、剰余４２４１を求め
る場合について考える。先ず、ポインタｉ＝６−１＝
５、商Ｑ＝０と置き、被除数Ａの上位１桁目の９を除数
Ｎの１桁目に１を加えた値６と比較し、前者が大である
ため、前者を後者で除算すると、Ｑ＝９／６＝１とな
る。上記公式によりＡ−ｒ5-4+1×Ｎ＝９６５４３２−
１０2×５６２１＝４０３３３２を計算することによ
り、剰余４０３３３２の上位２桁の４０を除数Ｎの上位
１桁目に１を加えた値６で除算する。Ｑ＝４０／６＝６
となる。そして、これを上記公式に代入することによ
り、Ａ＝４０３３３２−１０5-4×６×５６２１＝０６
６０７２を得る。一方、商Ｑ＝１０×１＋６＝１６に更
新される。次に、上記０６６０７２の上位２桁の０６を
除数Ｎの１桁目に１を加えた値６で除算すると、Ｑ＝０
６／６＝１である。そして、これを上記公式に代入する
ことにより、Ａ＝０６６０７２−１０5-4×１×５６２
１＝００９８６２を得る。一方、Ｑ＝１６＋１に更新さ
れる。この場合、被除数００と除数に１を加えた値６と
を比較すると、後者の方が大であるため、ＡとＱはその
ままの状態を保つ。次に、ポインタｉを５−１＝４と
し、被除数００９８６２の上位２桁目と３桁目の０９を
除数Ｎに１を加えた値６で除算する。Ｑ＝０９／６＝１
となる。これを上記公式に代入して、Ａ＝０９８６２−
１０4-4×１×５６２１＝０４２４１を得る。一方、商
Ｑ＝１０×１７＋１＝１７１を得る。次に、０４２４１
の上位２桁の０４を除数Ｎに１を加えた値６で除算する
が、商は０であるため、ＡとＱはそのままの状態を保
つ。ｉ＝３、ｉ＝２になったとき、Ａ＝４２４１＜Ｎ＝
５６２１となって、商Ｑ＝１７１、剰余Ａ＝４２４１を
得る。
【０００４】いま、ｒ進ｎ桁で最上位桁の値がｒ／２以
上ｒ未満である正の整数Ｎと、ｎ＋１≦ｍなるｒ進ｍ桁
の整数Ａにおいて、ＡをＮで除した商、および０以上Ｎ
未満の剰余を、従来の除算方法により求める場合には、
次のように実行されている。ただし、ｒは除算機の演算
ワード長に対応し（例えば、１０進法の数では、１０に
相当する）、除算機内部には１ワードの加減算を行う回
路と、２ワードを１ワードで除算して１ワードの商を得
る除算回路と、１ワードどうしの乗算を行い、２ワード
の積を得る乗算回路とが設けられているものとする。な
お、多数桁の整数Ａ，Ｎのｉ＋１桁目に相当するメモリ
の値をそれぞれＡ〔ｉ〕、Ｎ〔ｉ〕と表わし、またＡの
最上位桁からｉ＋１桁目までのメモリの値をＡｉと表わ
す。先ずＡの演算桁位置を指すポインタｉをｍ−ｎに初
期化して、商を記憶するメモリＱに０を初期化する。手
計算による場合には、Ａｉに対する部分商を得るために
ＡｉをＮで除算するが、除算機内部の演算の場合には、
１ワードの除算回路を利用して近似的な部分商を得た後
に、補正を行う。すなわち、近似的な部分商を得るため
に、Ａの上位２桁Ａ〔ｉ＋ｎ〕、Ａ〔ｉ＋ｎ−１〕の絶
対値を被除数とし、Ｎの最上位桁Ｎ〔ｎ−１〕を除数と
して除算回路に入力して、近似部分商ｑ′を得る。
上ｒ未満である正の整数Ｎと、ｎ＋１≦ｍなるｒ進ｍ桁
の整数Ａにおいて、ＡをＮで除した商、および０以上Ｎ
未満の剰余を、従来の除算方法により求める場合には、
次のように実行されている。ただし、ｒは除算機の演算
ワード長に対応し（例えば、１０進法の数では、１０に
相当する）、除算機内部には１ワードの加減算を行う回
路と、２ワードを１ワードで除算して１ワードの商を得
る除算回路と、１ワードどうしの乗算を行い、２ワード
の積を得る乗算回路とが設けられているものとする。な
お、多数桁の整数Ａ，Ｎのｉ＋１桁目に相当するメモリ
の値をそれぞれＡ〔ｉ〕、Ｎ〔ｉ〕と表わし、またＡの
最上位桁からｉ＋１桁目までのメモリの値をＡｉと表わ
す。先ずＡの演算桁位置を指すポインタｉをｍ−ｎに初
期化して、商を記憶するメモリＱに０を初期化する。手
計算による場合には、Ａｉに対する部分商を得るために
ＡｉをＮで除算するが、除算機内部の演算の場合には、
１ワードの除算回路を利用して近似的な部分商を得た後
に、補正を行う。すなわち、近似的な部分商を得るため
に、Ａの上位２桁Ａ〔ｉ＋ｎ〕、Ａ〔ｉ＋ｎ−１〕の絶
対値を被除数とし、Ｎの最上位桁Ｎ〔ｎ−１〕を除数と
して除算回路に入力して、近似部分商ｑ′を得る。
【数１】 なお、記号ａ‖ｂはａ・ｒ＋ｂ（つまり、上位１桁目と
上位２桁目の数値）を示し、また「ａ］はａを超えない
最大の整数を示す。この上位２桁による近似部分商ｑ′
は、ｉ＋１桁目以上の桁による部分商ｑ＝「Ａｉ／Ｎ］
に対して、ｑ′−２≦ｑ≦ｑ′となる誤差を持ってい
る。ここで、従来の方法において、上記ｑ′の誤差を減
少させるためには、次式（２）が成立するか否かを調べ
る。 Ｎ〔ｎ−２〕・ｑ′＞（Ａ〔ｉ＋ｎ〕‖Ａ〔ｉ＋ｎ−１〕−Ｎ〔ｎ−１〕・ｑ′ ）‖Ａ〔ｉ＋ｎ−２〕 ・・・・・・・・・・・・・・・・・・・・・・（２）
上位２桁目の数値）を示し、また「ａ］はａを超えない
最大の整数を示す。この上位２桁による近似部分商ｑ′
は、ｉ＋１桁目以上の桁による部分商ｑ＝「Ａｉ／Ｎ］
に対して、ｑ′−２≦ｑ≦ｑ′となる誤差を持ってい
る。ここで、従来の方法において、上記ｑ′の誤差を減
少させるためには、次式（２）が成立するか否かを調べ
る。 Ｎ〔ｎ−２〕・ｑ′＞（Ａ〔ｉ＋ｎ〕‖Ａ〔ｉ＋ｎ−１〕−Ｎ〔ｎ−１〕・ｑ′ ）‖Ａ〔ｉ＋ｎ−２〕 ・・・・・・・・・・・・・・・・・・・・・・（２）
【０００５】
【発明が解決しようとする課題】前式（２）が成立しな
い場合には、ｑ′←ｑ′−１としてｑ′を更新し、上式
（２）が成立するまで、この処理を繰り返し行う。一
方、上記（２）が成立した場合には、ｑ″←ｑ′とすれ
ば、ｑ″−１≦ｑ≦ｑ″となる。このｑ″を用いてＡｉ
からｑ″・Ｎを減算し、その結果をＡｉに格納する。こ
の場合、Ａｉが負になったならば、ＡｉにＮを加算して
Ａｉが正数となるように補正し、ｑ′″＝ｑ″−１と
し、商のメモリＱを上位方向に１桁シフトして（ｒ倍し
て）、部分商ｑ′″をメモリＱに加える。ｉ＝ｉ−１と
してｉが負になるまで、上記手順を繰り返し実行する。
しかしながら、上述のような従来方法では、近似部分商
ｑ′の誤差を減少させるための処理が３ワードを２ワー
ドで除算するのと同じである。そして、この処理を１ワ
ードの数値演算ユニットで実行するためには、少なくと
も乗算を２回、減算を４回実行する必要があるため、そ
れらの演算に必要な回路を用意しなければならず、その
結果、遅延時間が大となってしまう。本発明の目的は、
このような従来の課題を解決し、従来のような近似部分
商の誤差を減少させるための処理が不要で、高速な除算
装置を提供することにある。
い場合には、ｑ′←ｑ′−１としてｑ′を更新し、上式
（２）が成立するまで、この処理を繰り返し行う。一
方、上記（２）が成立した場合には、ｑ″←ｑ′とすれ
ば、ｑ″−１≦ｑ≦ｑ″となる。このｑ″を用いてＡｉ
からｑ″・Ｎを減算し、その結果をＡｉに格納する。こ
の場合、Ａｉが負になったならば、ＡｉにＮを加算して
Ａｉが正数となるように補正し、ｑ′″＝ｑ″−１と
し、商のメモリＱを上位方向に１桁シフトして（ｒ倍し
て）、部分商ｑ′″をメモリＱに加える。ｉ＝ｉ−１と
してｉが負になるまで、上記手順を繰り返し実行する。
しかしながら、上述のような従来方法では、近似部分商
ｑ′の誤差を減少させるための処理が３ワードを２ワー
ドで除算するのと同じである。そして、この処理を１ワ
ードの数値演算ユニットで実行するためには、少なくと
も乗算を２回、減算を４回実行する必要があるため、そ
れらの演算に必要な回路を用意しなければならず、その
結果、遅延時間が大となってしまう。本発明の目的は、
このような従来の課題を解決し、従来のような近似部分
商の誤差を減少させるための処理が不要で、高速な除算
装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の除算装置は、ｒ進ｎ桁で最上位桁の値がｒ
／２以上ｒ未満である正の整数Ｎと、ｎ＋１≦ｍなるｒ
進ｍ＋１桁の整数Ａが入力され、ｒ進１桁の整数の加減
乗除算を行う数値演算ユニットを操作して、上記整数Ａ
を上記整数Ｎで除算した商および０以上Ｎ未満の剰余を
求める除算装置において、多数桁の整数Ａ，Ｎのｉ＋１
桁目に相当する値をそれぞれＡ〔ｉ〕，Ｎ〔ｉ〕で表わ
し、かつＡの最上位桁からｉ桁目までの値をＡｉで表わ
して、それぞれ格納する被除数記憶手段（図１における
１）および除数記憶手段（２）と、被除数を除数で除算
した結果の商Ｑを記憶する商記憶手段（３）と、被除数
の上位２桁の絶対値を除数の上位１桁で除算する除算回
路（４）と、Ａ±ｑ′・Ｎを演算する部分剰余演算回路
（５）と、２入力の加算または減算を行う加減算回路
（７）と、上記被除数記憶手段および部分剰余演算回路
の出力の正負により該部分剰余演算回路および上記加減
算回路を制御する制御部（６）とを具備し、該制御部
（６）は、上記Ａの演算桁位置を指すポインタｉをｍ−
ｎに初期化し、上記商記憶手段（３）の値Ｑを０に初期
化し、ポインタｉが負でないときは上記Ａの上位２桁Ａ
〔ｉ＋ｎ〕、Ａ〔ｉ＋ｎ−１〕の絶対値を被除数とし、
上記Ｎの上位１桁の値を除数として上記除算回路（４）
に入力し、１桁の正整数からなる除算出力ｑ′を得、次
に、該Ａが正のとき、上記部分剰余演算回路（５）によ
りＡｉからｑ′・Ｎを減じ、また該Ａが負のとき、Ａｉ
にｑ′・Ｎを加えて、被除数記憶手段（１）のＡを更新
し、次に、商記憶手段（３）の値Ｑを１桁上位にシフト
し、該Ａが正のとき、上記加減算回路（７）により該Ｑ
にｑ′を加え、該Ａが負のとき該Ｑからｑ′を減じて、
商記憶手段（３）の該Ｑを更新し、次に、上記加減算回
路（７）の演算結果、Ａ〔ｉ＋ｎ−１〕の絶対値がＮの
最上位桁の値Ｎ〔ｎ−１〕以上の場合に限り、該加減算
回路（７）で該Ａが正のときＡｉからＮを減じ、かつ該
Ｑに１を加え、また該Ａが負のときＡｉにＮを加え、か
つ該Ｑから１を減じ、次に、上記ポインタｉから１を減
じて、初めに戻って同じ処理を繰り返し行うように制御
することを特徴としている。
め、本発明の除算装置は、ｒ進ｎ桁で最上位桁の値がｒ
／２以上ｒ未満である正の整数Ｎと、ｎ＋１≦ｍなるｒ
進ｍ＋１桁の整数Ａが入力され、ｒ進１桁の整数の加減
乗除算を行う数値演算ユニットを操作して、上記整数Ａ
を上記整数Ｎで除算した商および０以上Ｎ未満の剰余を
求める除算装置において、多数桁の整数Ａ，Ｎのｉ＋１
桁目に相当する値をそれぞれＡ〔ｉ〕，Ｎ〔ｉ〕で表わ
し、かつＡの最上位桁からｉ桁目までの値をＡｉで表わ
して、それぞれ格納する被除数記憶手段（図１における
１）および除数記憶手段（２）と、被除数を除数で除算
した結果の商Ｑを記憶する商記憶手段（３）と、被除数
の上位２桁の絶対値を除数の上位１桁で除算する除算回
路（４）と、Ａ±ｑ′・Ｎを演算する部分剰余演算回路
（５）と、２入力の加算または減算を行う加減算回路
（７）と、上記被除数記憶手段および部分剰余演算回路
の出力の正負により該部分剰余演算回路および上記加減
算回路を制御する制御部（６）とを具備し、該制御部
（６）は、上記Ａの演算桁位置を指すポインタｉをｍ−
ｎに初期化し、上記商記憶手段（３）の値Ｑを０に初期
化し、ポインタｉが負でないときは上記Ａの上位２桁Ａ
〔ｉ＋ｎ〕、Ａ〔ｉ＋ｎ−１〕の絶対値を被除数とし、
上記Ｎの上位１桁の値を除数として上記除算回路（４）
に入力し、１桁の正整数からなる除算出力ｑ′を得、次
に、該Ａが正のとき、上記部分剰余演算回路（５）によ
りＡｉからｑ′・Ｎを減じ、また該Ａが負のとき、Ａｉ
にｑ′・Ｎを加えて、被除数記憶手段（１）のＡを更新
し、次に、商記憶手段（３）の値Ｑを１桁上位にシフト
し、該Ａが正のとき、上記加減算回路（７）により該Ｑ
にｑ′を加え、該Ａが負のとき該Ｑからｑ′を減じて、
商記憶手段（３）の該Ｑを更新し、次に、上記加減算回
路（７）の演算結果、Ａ〔ｉ＋ｎ−１〕の絶対値がＮの
最上位桁の値Ｎ〔ｎ−１〕以上の場合に限り、該加減算
回路（７）で該Ａが正のときＡｉからＮを減じ、かつ該
Ｑに１を加え、また該Ａが負のときＡｉにＮを加え、か
つ該Ｑから１を減じ、次に、上記ポインタｉから１を減
じて、初めに戻って同じ処理を繰り返し行うように制御
することを特徴としている。
【０００７】
【作用】本発明においては、演算の途中結果Ａが負であ
っても、Ａの上位ワードを絶対値で表現して近似部分商
ｑ′を求め、メモリＱを１桁上位にシフトして、Ａが正
のときＱにｑ′を加え、またはＡが負のときＱＡｉに
ｑ′・Ｎを加えて部分剰余Ａを求め、その結果、Ａ〔ｉ
＋ｎ−１〕の絶対値がＮの最上桁の値Ｎ〔ｎ−１〕以上
の場合に限り、Ａが正のときＡｉからＮを減算し、かつ
Ｑに１を加算する。または、Ａが負のときＡｉにＮを加
算し、かつＱから１を減算する。このように、本発明で
は、Ａの上位ワードを絶対値で表現して近似部分商ｑ′
を求めた後、直ちに部分剰余を求める処理に移る。部分
剰余を求める処理は、Ａが正のときＡｉからｑ′・Ｎを
減算し、またはＡが負のときＡｉにｑ′・Ｎを加算す
る。同時に、メモリＱを１桁上位にシフトして、Ａが正
のときＱにｑ′を加算し、またはＡが負のときＱから
ｑ′を減算して部分商を得る。この部分剰余と部分商
は、部分剰余の最上位桁Ａ〔ｉ＋ｎ−１〕の絶対値がＮ
の最上位桁の値Ｎ〔ｎ−１〕以上の場合に限り、Ａが正
のときＡｉからＮを減算し、かつＱに１を加算する。ま
たは、Ａが負のときＡｉにＮを加算し、かつＱから１を
減算して補正する。これにより、部分剰余を符号付きで
表現し、除数と被除数の上位桁による近似的な試行除算
の際に絶対値を用いるので、試行除算の商に補正を加え
る際に、従来必要であった少なくとも１ワードの乗算２
回、減算４回の処理にかかる時間を減少することができ
る。その結果、高速化が可能となる。
っても、Ａの上位ワードを絶対値で表現して近似部分商
ｑ′を求め、メモリＱを１桁上位にシフトして、Ａが正
のときＱにｑ′を加え、またはＡが負のときＱＡｉに
ｑ′・Ｎを加えて部分剰余Ａを求め、その結果、Ａ〔ｉ
＋ｎ−１〕の絶対値がＮの最上桁の値Ｎ〔ｎ−１〕以上
の場合に限り、Ａが正のときＡｉからＮを減算し、かつ
Ｑに１を加算する。または、Ａが負のときＡｉにＮを加
算し、かつＱから１を減算する。このように、本発明で
は、Ａの上位ワードを絶対値で表現して近似部分商ｑ′
を求めた後、直ちに部分剰余を求める処理に移る。部分
剰余を求める処理は、Ａが正のときＡｉからｑ′・Ｎを
減算し、またはＡが負のときＡｉにｑ′・Ｎを加算す
る。同時に、メモリＱを１桁上位にシフトして、Ａが正
のときＱにｑ′を加算し、またはＡが負のときＱから
ｑ′を減算して部分商を得る。この部分剰余と部分商
は、部分剰余の最上位桁Ａ〔ｉ＋ｎ−１〕の絶対値がＮ
の最上位桁の値Ｎ〔ｎ−１〕以上の場合に限り、Ａが正
のときＡｉからＮを減算し、かつＱに１を加算する。ま
たは、Ａが負のときＡｉにＮを加算し、かつＱから１を
減算して補正する。これにより、部分剰余を符号付きで
表現し、除数と被除数の上位桁による近似的な試行除算
の際に絶対値を用いるので、試行除算の商に補正を加え
る際に、従来必要であった少なくとも１ワードの乗算２
回、減算４回の処理にかかる時間を減少することができ
る。その結果、高速化が可能となる。
【０００８】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示す除算装置の
ブロック図である。図１において、１は外部から初期状
態が与えられた後、被除数が格納される記憶領域（メモ
リ）、２は外部から初期状態が与えられた後、除数が格
納される記憶領域、３は初期状態は０であり、その後に
商が格納される記憶領域、４は被除数の上位２桁の絶対
値を除数の上位１桁で除算して、この回路の出力を近似
部分商ｑ′とする除算回路、５はＡ−ｑ′ＮまたはＡ＋
ｑ′Ｎを行う回路であって、１桁の乗算、加算、減算の
各回路を組み合わせて構成され、制御回路６からの信号
によりＡ−ｑ′ＮまたはＡ＋ｑ′Ｎの演算を選択して実
行する回路、６はＡまたは演算回路５の出力の正負によ
り、演算回路５と加減算回路７を制御する制御回路、７
は制御回路６からの信号を受けて、２入力の加算または
減算を行う加減算回路である。なお、加減算回路７も、
１桁の加算回路と減算回路とを組み合わせて構成され
る。
説明する。図１は、本発明の一実施例を示す除算装置の
ブロック図である。図１において、１は外部から初期状
態が与えられた後、被除数が格納される記憶領域（メモ
リ）、２は外部から初期状態が与えられた後、除数が格
納される記憶領域、３は初期状態は０であり、その後に
商が格納される記憶領域、４は被除数の上位２桁の絶対
値を除数の上位１桁で除算して、この回路の出力を近似
部分商ｑ′とする除算回路、５はＡ−ｑ′ＮまたはＡ＋
ｑ′Ｎを行う回路であって、１桁の乗算、加算、減算の
各回路を組み合わせて構成され、制御回路６からの信号
によりＡ−ｑ′ＮまたはＡ＋ｑ′Ｎの演算を選択して実
行する回路、６はＡまたは演算回路５の出力の正負によ
り、演算回路５と加減算回路７を制御する制御回路、７
は制御回路６からの信号を受けて、２入力の加算または
減算を行う加減算回路である。なお、加減算回路７も、
１桁の加算回路と減算回路とを組み合わせて構成され
る。
【０００９】図２は、図１における処理手順のフローチ
ャートである。図２におけるブロック（ａ）は図１の除
算回路４の処理を示し、ブロック（ｂ）は演算回路５の
処理を示し、ブロック（ｃ）は加減算回路７の処理を示
している。いま、一例として、１０進数で、５桁の３９
０００を３桁の５８８で除算する場合を考える。先ず、
メモリ（Ａ）１に３９０００を、メモリ（Ｎ）２に５８
８を格納する。ポインタｉを２に、メモリ（Ｑ）３を０
に初期化する（ステップ１０１）。ポインタｉが負では
ないので、次のステップに進む（ステップ１０２）。部
分商ｑ′は、Ａの上位２桁をＮの上位１桁で除算して、
ｑ′＝「｜３９｜／５］＝７となる（ステップ１０
３）。Ａが正であるので（ステップ１０４）、メモリ
（Ｑ）３に７を加える。Ａの上位４桁、つまり３９００
からｑ′・Ｎ＝４１１６を減算すると、Ａ＝−２１６と
なる（ステップ１０５）。メモリ（Ｑ）３にｑ′＝７を
加算する（ステップ１０６）。このとき、部分剰余の最
上位桁Ａ〔ｉ＋ｎ−１〕の絶対値は２で、Ｎの最上位桁
の値Ｎ〔ｎ−１〕は５であるので、２＞５が不成立とな
って、補正の必要はない（ステップ１０９）。ポインタ
ｉから１を減算し（ステップ１１３）、繰り返して次の
ステップに進む（ステップ１０２）。
ャートである。図２におけるブロック（ａ）は図１の除
算回路４の処理を示し、ブロック（ｂ）は演算回路５の
処理を示し、ブロック（ｃ）は加減算回路７の処理を示
している。いま、一例として、１０進数で、５桁の３９
０００を３桁の５８８で除算する場合を考える。先ず、
メモリ（Ａ）１に３９０００を、メモリ（Ｎ）２に５８
８を格納する。ポインタｉを２に、メモリ（Ｑ）３を０
に初期化する（ステップ１０１）。ポインタｉが負では
ないので、次のステップに進む（ステップ１０２）。部
分商ｑ′は、Ａの上位２桁をＮの上位１桁で除算して、
ｑ′＝「｜３９｜／５］＝７となる（ステップ１０
３）。Ａが正であるので（ステップ１０４）、メモリ
（Ｑ）３に７を加える。Ａの上位４桁、つまり３９００
からｑ′・Ｎ＝４１１６を減算すると、Ａ＝−２１６と
なる（ステップ１０５）。メモリ（Ｑ）３にｑ′＝７を
加算する（ステップ１０６）。このとき、部分剰余の最
上位桁Ａ〔ｉ＋ｎ−１〕の絶対値は２で、Ｎの最上位桁
の値Ｎ〔ｎ−１〕は５であるので、２＞５が不成立とな
って、補正の必要はない（ステップ１０９）。ポインタ
ｉから１を減算し（ステップ１１３）、繰り返して次の
ステップに進む（ステップ１０２）。
【００１０】次のステップでは、ｑ′＝「｜２１｜／
５］＝４となる（ステップ１０３）。次に、Ａが負であ
るため（ステップ１０４）、Ａの上位４桁、つまり−２
１６０にｑ′×Ｎ＝２３５２を加算すると、Ａ＝１９２
となる（ステップ１０７）。また、メモリ（Ｑ）３を１
桁上位桁にシフトし、現在の値から４を減算すると、Ｑ
＝７×１０−４＝６６となる（ステップ１０８）。この
とき、部分剰余の最上位桁Ａ〔ｉ＋ｎ−１〕の絶対値は
１で、Ｎの最上位桁の値Ｎ〔ｎ−１〕は５であるため、
１＞５は成立せず（ステップ１０９）、従って補正の必
要はない。ポインタｉから１を引くと負になるので、繰
り返し処理を終了する（ステップ１１３）。なお、最終
ステップ１１０〜１１２では、Ａが正であるため（ステ
ップ１０９）、補正は必要ない。その結果、メモリ
（Ｑ）３に商６６を、またメモリ（Ａ）１に剰余１９２
を、得ることができる。一方、部分剰余の最上位桁Ａの
絶対値がＮの最上位桁の値よりも大である場合には、Ａ
が正か負を判断した後（ステップ１１０）、正であれ
ば、メモリ（Ａ）１の値からＮの値を減算し、メモリ
（Ｑ）３の値に１を加算してから（ステップ１１１）、
次のステップに進む。また、Ａが負であれば、メモリ
（Ａ）１の値にＮの値を加算し、メモリ（Ｑ）３の値か
ら１を減算してから（ステップ１１２）、次のステップ
に進む。
５］＝４となる（ステップ１０３）。次に、Ａが負であ
るため（ステップ１０４）、Ａの上位４桁、つまり−２
１６０にｑ′×Ｎ＝２３５２を加算すると、Ａ＝１９２
となる（ステップ１０７）。また、メモリ（Ｑ）３を１
桁上位桁にシフトし、現在の値から４を減算すると、Ｑ
＝７×１０−４＝６６となる（ステップ１０８）。この
とき、部分剰余の最上位桁Ａ〔ｉ＋ｎ−１〕の絶対値は
１で、Ｎの最上位桁の値Ｎ〔ｎ−１〕は５であるため、
１＞５は成立せず（ステップ１０９）、従って補正の必
要はない。ポインタｉから１を引くと負になるので、繰
り返し処理を終了する（ステップ１１３）。なお、最終
ステップ１１０〜１１２では、Ａが正であるため（ステ
ップ１０９）、補正は必要ない。その結果、メモリ
（Ｑ）３に商６６を、またメモリ（Ａ）１に剰余１９２
を、得ることができる。一方、部分剰余の最上位桁Ａの
絶対値がＮの最上位桁の値よりも大である場合には、Ａ
が正か負を判断した後（ステップ１１０）、正であれ
ば、メモリ（Ａ）１の値からＮの値を減算し、メモリ
（Ｑ）３の値に１を加算してから（ステップ１１１）、
次のステップに進む。また、Ａが負であれば、メモリ
（Ａ）１の値にＮの値を加算し、メモリ（Ｑ）３の値か
ら１を減算してから（ステップ１１２）、次のステップ
に進む。
【００１１】このように、本実施例においては、部分剰
余を符号付きで表現し、除数と被除数の上位桁による近
似的な試行除算の際に絶対値を用いるので、試行除算の
商に補正を加える場合、従来は必要とされていた少なく
とも１ワードの乗算２回と減算４回の処理をなくすこと
ができるので、それらの処理にかかる時間だけ節約が可
能である。いま、減算にかかる時間を１とすると、乗算
は概ね３〜５倍程度の処理時間かかる。一方、絶対値に
変換する処理時間は減算と同等であるため、試行除算の
補正にかかる時間は従来の１／１０程度になる。従っ
て、全体では、１ワードの加算（減算）９（ｍ−ｎ）回
分の処理時間の節約となる。中間結果の正負により、加
算と減算を切り替える制御に要する時間は十分に小さい
ため、これを無視することができる。また、本実施例で
は、図２に示すように、最終ステップ（ステップ１１０
〜１１２）で剰余を正にするための補正が必要となる場
合がある。その場合、この処理にかかる時間は加算ｎ回
分であるため、結局、本発明においては、１ワードの加
算９ｍ−１０ｎ回分の高速化が可能となる。
余を符号付きで表現し、除数と被除数の上位桁による近
似的な試行除算の際に絶対値を用いるので、試行除算の
商に補正を加える場合、従来は必要とされていた少なく
とも１ワードの乗算２回と減算４回の処理をなくすこと
ができるので、それらの処理にかかる時間だけ節約が可
能である。いま、減算にかかる時間を１とすると、乗算
は概ね３〜５倍程度の処理時間かかる。一方、絶対値に
変換する処理時間は減算と同等であるため、試行除算の
補正にかかる時間は従来の１／１０程度になる。従っ
て、全体では、１ワードの加算（減算）９（ｍ−ｎ）回
分の処理時間の節約となる。中間結果の正負により、加
算と減算を切り替える制御に要する時間は十分に小さい
ため、これを無視することができる。また、本実施例で
は、図２に示すように、最終ステップ（ステップ１１０
〜１１２）で剰余を正にするための補正が必要となる場
合がある。その場合、この処理にかかる時間は加算ｎ回
分であるため、結局、本発明においては、１ワードの加
算９ｍ−１０ｎ回分の高速化が可能となる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
除数と被除数の上位桁による近似的な試行除算の際に絶
対値を用いるので、試行除算の商に補正を加える場合に
必要な１ワードの乗算２回と減算４回の処理にかかる時
間を節約することができ、試行除算の補正にかかる時間
を従来の１／１０程度に短縮することが可能である。
除数と被除数の上位桁による近似的な試行除算の際に絶
対値を用いるので、試行除算の商に補正を加える場合に
必要な１ワードの乗算２回と減算４回の処理にかかる時
間を節約することができ、試行除算の補正にかかる時間
を従来の１／１０程度に短縮することが可能である。
【図１】本発明の一実施例を示す除算装置のブロック図
である。
である。
【図２】図１における処理手順のフローチャートであ
る。
る。
１ 被除数（部分剰余）の記憶手段 ２ 除数の記憶手段 ３ 商の記憶手段 ４ 試行除算回路 ５ 部分剰余演算回路 ６ 制御部 ７ 加減算回路
Claims (1)
- 【請求項１】 ｒ進ｎ桁で最上位桁の値がｒ／２以上ｒ
未満である正の整数Ｎと、ｎ＋１≦ｍなるｒ進ｍ＋１桁
の整数Ａが入力され、ｒ進１桁の整数の加減乗除算を行
う数値演算ユニットを操作して、上記整数Ａを上記整数
Ｎで除算した商および０以上Ｎ未満の剰余を求める除算
装置において、 多数桁の整数Ａ，Ｎのｉ＋１桁目に相当する値をそれぞ
れＡ〔ｉ〕，Ｎ〔ｉ〕で表わし、かつＡの最上位桁から
ｉ桁目までの値をＡｉで表わして、それぞれ格納する被
除数記憶手段および除数記憶手段と、被除数を除数で除
算した結果の商Ｑを記憶する商記憶手段と、被除数の上
位２桁の絶対値を除数の上位１桁で除算する除算回路
と、Ａ±ｑ′・Ｎを演算する部分剰余演算回路と、２入
力の加算または減算を行う加減算回路と、上記被除数記
憶手段および部分剰余演算回路の出力の正負により該部
分剰余演算回路および上記加減算回路を制御する制御部
とを具備し、該制御部は、 上記Ａの演算桁位置を指すポインタｉをｍ−ｎに初期化
し、上記商記憶手段の値Ｑを０に初期化し、 ポインタｉが負でないときは上記Ａの上位２桁Ａ〔ｉ＋
ｎ〕、Ａ〔ｉ＋ｎ−１〕の絶対値を被除数とし、上記Ｎ
の上位１桁の値を除数として上記除算回路に入力し、１
桁の正整数からなる除算出力ｑ′を得、 次に、該Ａが正のとき、上記部分剰余演算回路によりＡ
ｉからｑ′・Ｎを減じ、また該Ａが負のとき、Ａｉに
ｑ′・Ｎを加えて、被除数記憶手段のＡを更新し、 次に、商記憶手段の値Ｑを１桁上位にシフトし、該Ａが
正のとき、上記加減算回路により該Ｑにｑ′を加え、該
Ａが負のとき該Ｑからｑ′を減じて、商記憶手段の該Ｑ
を更新し、 次に、上記加減算回路の演算結果、Ａ〔ｉ＋ｎ−１〕の
絶対値がＮの最上位桁の値Ｎ〔ｎ−１〕以上の場合に限
り、該加減算回路で該Ａが正のときＡｉからＮを減じ、
かつ該Ｑに１を加え、また該Ａが負のときＡｉにＮを加
え、かつ該Ｑから１を減じ、 次に、上記ポインタｉから１を減じて、初めに戻って同
じ処理を繰り返し行うように制御することを特徴とする
除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21746993A JP3277497B2 (ja) | 1993-09-01 | 1993-09-01 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21746993A JP3277497B2 (ja) | 1993-09-01 | 1993-09-01 | 除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773025A JPH0773025A (ja) | 1995-03-17 |
| JP3277497B2 true JP3277497B2 (ja) | 2002-04-22 |
Family
ID=16704726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21746993A Expired - Lifetime JP3277497B2 (ja) | 1993-09-01 | 1993-09-01 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277497B2 (ja) |
-
1993
- 1993-09-01 JP JP21746993A patent/JP3277497B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773025A (ja) | 1995-03-17 |
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