JP2001344093A - 除算装置 - Google Patents
除算装置Info
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- JP2001344093A JP2001344093A JP2000163364A JP2000163364A JP2001344093A JP 2001344093 A JP2001344093 A JP 2001344093A JP 2000163364 A JP2000163364 A JP 2000163364A JP 2000163364 A JP2000163364 A JP 2000163364A JP 2001344093 A JP2001344093 A JP 2001344093A
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Abstract
(57)【要約】
【課題】 構成が簡単でかつ高速演算が可能な除算装置
を提供する。 【解決手段】 ３以上の除数Ｄ＝ＳQ−Ｐを用いるＳ進
数の除算を行う除算装置において、最初に、剰余用レジ
スタ１１に被除数Ｎ0が記憶され、商用レジスタ１２が
クリアされる。次いで、剰余用レジスタ１１の記憶値Ｎ
をＱ桁目で上位桁ＮＵと下位桁ＮＤとに２分し、上位桁
ＮＵと商用レジスタ１２の記憶値との和を商用レジスタ
１２に更新記憶させ、かつ上位桁と除数差Ｐ*との積を
下位桁に加えた和を剰余用レジスタ１１に更新記憶させ
る処理が、剰余用レジスタ１１の記憶値Ｎの上位桁ＮＵ
が０になるまで繰返される。商用レジスタ１２の記憶値
が商として出力され、剰余用レジスタ１１の記憶値Ｎが
剰余として出力される。
を提供する。 【解決手段】 ３以上の除数Ｄ＝ＳQ−Ｐを用いるＳ進
数の除算を行う除算装置において、最初に、剰余用レジ
スタ１１に被除数Ｎ0が記憶され、商用レジスタ１２が
クリアされる。次いで、剰余用レジスタ１１の記憶値Ｎ
をＱ桁目で上位桁ＮＵと下位桁ＮＤとに２分し、上位桁
ＮＵと商用レジスタ１２の記憶値との和を商用レジスタ
１２に更新記憶させ、かつ上位桁と除数差Ｐ*との積を
下位桁に加えた和を剰余用レジスタ１１に更新記憶させ
る処理が、剰余用レジスタ１１の記憶値Ｎの上位桁ＮＵ
が０になるまで繰返される。商用レジスタ１２の記憶値
が商として出力され、剰余用レジスタ１１の記憶値Ｎが
剰余として出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、除算装置に関す
る。
る。
【０００２】
【従来の技術】演算処理を行う装置において、除算は、
種々の数値計算で用いられる他、たとえば画像処理にお
けるフィルタ計算でも多く用いられている。図３２は、
除算の利用例の一つである画像処理におけるフィルタ計
算を説明するための図である。フィルタ演算時には、図
３２（Ａ）に示すようにデータ化されている入力画像内
に着目領域が設定され、該着目領域内の画素のデータの
重付け平均が求められる。図３２（Ａ）では着目領域を
黒太線で囲んで示す。ある単一の着目領域設定後、図３
２（Ｂ）に示すフィルタマトリクス内の各フィルタ係数
を用い、該着目領域内の各画素のデータに対する重付け
を行う。
種々の数値計算で用いられる他、たとえば画像処理にお
けるフィルタ計算でも多く用いられている。図３２は、
除算の利用例の一つである画像処理におけるフィルタ計
算を説明するための図である。フィルタ演算時には、図
３２（Ａ）に示すようにデータ化されている入力画像内
に着目領域が設定され、該着目領域内の画素のデータの
重付け平均が求められる。図３２（Ａ）では着目領域を
黒太線で囲んで示す。ある単一の着目領域設定後、図３
２（Ｂ）に示すフィルタマトリクス内の各フィルタ係数
を用い、該着目領域内の各画素のデータに対する重付け
を行う。
【０００３】重付け時には、着目領域内の各画素と該各
画素と対応する位置にあるフィルタ係数とが乗算され
る。それらの和がフィルタマトリクス内の全フィルタ係
数の総和で除算されて、得られる商が該着目領域内の画
素のデータの重み平均として出力される。図３２（Ｃ）
は、図３２（Ａ）の注目領域内の画素のデータの重付け
平均を、図３２（Ｂ）のフィルタマトリクスを用いて算
出する場合の具体的な演算である。画像処理のフィルタ
演算時には、着目領域は入力画像内において中央画素の
位置を１画素づつずらしつつ順次設定され、着目領域が
設定されるたびに重付け平均が求められる。この結果フ
ィルタ演算時には、同じ値の除数による除算処理を、繰
返し多量に実行する必要が生じる。
画素と対応する位置にあるフィルタ係数とが乗算され
る。それらの和がフィルタマトリクス内の全フィルタ係
数の総和で除算されて、得られる商が該着目領域内の画
素のデータの重み平均として出力される。図３２（Ｃ）
は、図３２（Ａ）の注目領域内の画素のデータの重付け
平均を、図３２（Ｂ）のフィルタマトリクスを用いて算
出する場合の具体的な演算である。画像処理のフィルタ
演算時には、着目領域は入力画像内において中央画素の
位置を１画素づつずらしつつ順次設定され、着目領域が
設定されるたびに重付け平均が求められる。この結果フ
ィルタ演算時には、同じ値の除数による除算処理を、繰
返し多量に実行する必要が生じる。
【０００４】このような多量の除算処理をソフトウエア
処理として行うと、画像形成の処理速度にフィルタ演算
の処理速度が追いつかないので、多くの場合、上記の多
量の除算処理にはＡＳＩＣ（組込み集積回路）が使用さ
れるが、ＡＳＩＣ化のために、除算装置の開発時には、
構成の簡略化と、如何に処理速度を高速化するかとが、
大きな課題になっている。
処理として行うと、画像形成の処理速度にフィルタ演算
の処理速度が追いつかないので、多くの場合、上記の多
量の除算処理にはＡＳＩＣ（組込み集積回路）が使用さ
れるが、ＡＳＩＣ化のために、除算装置の開発時には、
構成の簡略化と、如何に処理速度を高速化するかとが、
大きな課題になっている。
【０００５】特開平８−２０２５３３公報は、２進数表
記の被除数を２進数表記の除数で除算する構成の除算装
置を開示している。本公報の除算装置は、除数が２n−
１の値をもつ場合、まず、ｎビットを単位に、被除数を
区画し、区画された部分毎に、該部分を上位桁としてか
つ下位桁の全ビットが０であるビット列を上記除数で除
算して得られる商および剰余を発生させ、それらを商お
よび剰余毎に加算し、求められた商および剰余を補正す
ることによって、該除数で割ったときの商および剰余を
求めている。これによって、商が高速に求められる。
記の被除数を２進数表記の除数で除算する構成の除算装
置を開示している。本公報の除算装置は、除数が２n−
１の値をもつ場合、まず、ｎビットを単位に、被除数を
区画し、区画された部分毎に、該部分を上位桁としてか
つ下位桁の全ビットが０であるビット列を上記除数で除
算して得られる商および剰余を発生させ、それらを商お
よび剰余毎に加算し、求められた商および剰余を補正す
ることによって、該除数で割ったときの商および剰余を
求めている。これによって、商が高速に求められる。
【０００６】
【発明が解決しようとする課題】特開平８−２０２５３
３公報の除算装置は、２進数表記の除数が、１１、１１
１、１１１１…等、２n−１の値の場合だけ有効である
という制約があるので、汎用の除算装置として用いるこ
とは困難である。また前記除算装置では、除数が異なれ
ば被除数の分割位置の他、分割される個数も変わるの
で、除算装置の回路構成やプログラムを大幅に変更しな
けれればならない。すなわち、前記除算装置は、除数に
よって定まるｎの値に基づき、被除数をｎビットづつ区
切って処理を行うので、ｎをパラメータとする回路構成
が非常に複雑になる。
３公報の除算装置は、２進数表記の除数が、１１、１１
１、１１１１…等、２n−１の値の場合だけ有効である
という制約があるので、汎用の除算装置として用いるこ
とは困難である。また前記除算装置では、除数が異なれ
ば被除数の分割位置の他、分割される個数も変わるの
で、除算装置の回路構成やプログラムを大幅に変更しな
けれればならない。すなわち、前記除算装置は、除数に
よって定まるｎの値に基づき、被除数をｎビットづつ区
切って処理を行うので、ｎをパラメータとする回路構成
が非常に複雑になる。
【０００７】本発明の目的は、簡単な構成で商および剰
余を高速に算出可能な除算装置を提供することである。
余を高速に算出可能な除算装置を提供することである。
【０００８】
【課題を解決するための手段】本発明は、Ｓ進数の除算
を行う除算装置であって、除数ＤがＳQ−Ｐ*で表現され
る３以上の整数であり、分割桁数ＱがＳQ≧Ｄを満たす
最小の整数またはＳQ≧Ｄを満たす最大の整数であり、
かつ除数差Ｐ*が整数であり、初期値として被除数を記
憶している剰余用レジスタと、初期値として０を記憶し
ている商用レジスタと、剰余用レジスタの記憶値を、最
下位桁からＱ桁目で、最上位桁から第Ｑ＋１桁までの上
位桁と第Ｑ桁から最下位桁までの下位桁とに分割する剰
余分割手段と、上位桁を商用レジスタの記憶値に加算し
て、加算結果を該商用レジスタに更新記憶させる商更新
手段と、上位桁と除数差Ｐ*との積を求める乗算手段
と、求められている積を下位桁に加算し、加算結果を剰
余用レジスタに更新記憶させる剰余更新手段と、剰余用
レジスタの上位桁が０になるまで、剰余分割手段と商更
新手段と乗算手段と剰余更新手段とに動作を繰返させる
繰返し制御手段とを含み、商用レジスタの記憶値が商と
して出力されることを特徴とする除算装置である。
を行う除算装置であって、除数ＤがＳQ−Ｐ*で表現され
る３以上の整数であり、分割桁数ＱがＳQ≧Ｄを満たす
最小の整数またはＳQ≧Ｄを満たす最大の整数であり、
かつ除数差Ｐ*が整数であり、初期値として被除数を記
憶している剰余用レジスタと、初期値として０を記憶し
ている商用レジスタと、剰余用レジスタの記憶値を、最
下位桁からＱ桁目で、最上位桁から第Ｑ＋１桁までの上
位桁と第Ｑ桁から最下位桁までの下位桁とに分割する剰
余分割手段と、上位桁を商用レジスタの記憶値に加算し
て、加算結果を該商用レジスタに更新記憶させる商更新
手段と、上位桁と除数差Ｐ*との積を求める乗算手段
と、求められている積を下位桁に加算し、加算結果を剰
余用レジスタに更新記憶させる剰余更新手段と、剰余用
レジスタの上位桁が０になるまで、剰余分割手段と商更
新手段と乗算手段と剰余更新手段とに動作を繰返させる
繰返し制御手段とを含み、商用レジスタの記憶値が商と
して出力されることを特徴とする除算装置である。
【０００９】本発明に従えば、除算装置は、除数Ｄに基
づいて算出される分割桁数Ｑおよび除数差Ｐ*を用い
て、与えられた被除数Ｎ0を除算するＳ進数の除算を、
数値の分割と加算と減算と乗算の組合わせまたは数値の
分割と加算と乗算との組合わせで実行する。これによっ
て、除算装置の構成が簡単になり、かつ商および剰余を
高速に求めることができる。さらに本発明の除算装置
は、与えられた被除数Ｎ0および除数Ｄの進数表記に拘
わらず除算の実行が可能であり、かつ除数Ｄの制限が極
めて少ないので、本発明の除算装置の汎用性が従来技術
の除算装置よりも大幅に向上する。
づいて算出される分割桁数Ｑおよび除数差Ｐ*を用い
て、与えられた被除数Ｎ0を除算するＳ進数の除算を、
数値の分割と加算と減算と乗算の組合わせまたは数値の
分割と加算と乗算との組合わせで実行する。これによっ
て、除算装置の構成が簡単になり、かつ商および剰余を
高速に求めることができる。さらに本発明の除算装置
は、与えられた被除数Ｎ0および除数Ｄの進数表記に拘
わらず除算の実行が可能であり、かつ除数Ｄの制限が極
めて少ないので、本発明の除算装置の汎用性が従来技術
の除算装置よりも大幅に向上する。
【００１０】本発明は、Ｓ進数の除算を行う除算装置で
あって、除数ＤがＳQ−Ｐ*で表現される３以上の整数で
あり、分割桁数ＱがＳQ≧Ｄを満たす最小の整数または
ＳQ≦Ｄを満たす最大の整数であり、かつ除数差Ｐ*が整
数であり、入力される数値を、最下位桁からＱ桁目で、
最上位桁から第Ｑ＋１桁までの上位桁と第Ｑ桁から最下
位桁までの下位桁とに分割する剰余分割手段と剰余分割
手段から出力される数値の上位桁を記憶する上位桁用レ
ジスタと、剰余分割手段から出力される数値の下位桁を
記憶する下位桁用レジスタと、初期値として０を記憶し
ている商用レジスタと、上位桁用レジスタの記憶値を商
用レジスタの記憶値に加算して、加算結果を該商用レジ
スタに更新記憶させる商更新手段と、上位桁用レジスタ
の記憶値と除数差Ｐ*との積を求める乗算手段と、求め
られている積を下位桁用レジスタの記憶値に加算し、加
算結果を剰余分割手段に出力する剰余更新手段と、上位
桁用のレジスタの記憶値が０になるまで、剰余分割手段
と商更新手段と乗算手段と剰余更新手段とに動作を繰返
させる繰返し制御手段とを含み、商用レジスタの記憶値
が商として出力されることを特徴とする除算装置であ
る。
あって、除数ＤがＳQ−Ｐ*で表現される３以上の整数で
あり、分割桁数ＱがＳQ≧Ｄを満たす最小の整数または
ＳQ≦Ｄを満たす最大の整数であり、かつ除数差Ｐ*が整
数であり、入力される数値を、最下位桁からＱ桁目で、
最上位桁から第Ｑ＋１桁までの上位桁と第Ｑ桁から最下
位桁までの下位桁とに分割する剰余分割手段と剰余分割
手段から出力される数値の上位桁を記憶する上位桁用レ
ジスタと、剰余分割手段から出力される数値の下位桁を
記憶する下位桁用レジスタと、初期値として０を記憶し
ている商用レジスタと、上位桁用レジスタの記憶値を商
用レジスタの記憶値に加算して、加算結果を該商用レジ
スタに更新記憶させる商更新手段と、上位桁用レジスタ
の記憶値と除数差Ｐ*との積を求める乗算手段と、求め
られている積を下位桁用レジスタの記憶値に加算し、加
算結果を剰余分割手段に出力する剰余更新手段と、上位
桁用のレジスタの記憶値が０になるまで、剰余分割手段
と商更新手段と乗算手段と剰余更新手段とに動作を繰返
させる繰返し制御手段とを含み、商用レジスタの記憶値
が商として出力されることを特徴とする除算装置であ
る。
【００１１】本発明に従えば、除算装置は、除数Ｄに基
づいて算出される分割桁数Ｑおよび除数差Ｐ*を用い
て、被除数Ｎ0を除算するＳ進数の除算を、数値の分割
と加算と減算と乗算との組合わせまたは数値の分割と加
算と乗算との組合わせで実行する。これによって、除算
装置の構成が簡単になり、かつ商および剰余を高速に求
めることができる。さらに本発明の除算装置は、与えら
れた被除数Ｎ0および除数Ｄの進数表記に拘わらず除算
の実行が可能であり、かつ除数Ｄの制限が極めて少ない
ので、本発明の除算装置の汎用性が従来技術の除算装置
よりも大幅に向上する。
づいて算出される分割桁数Ｑおよび除数差Ｐ*を用い
て、被除数Ｎ0を除算するＳ進数の除算を、数値の分割
と加算と減算と乗算との組合わせまたは数値の分割と加
算と乗算との組合わせで実行する。これによって、除算
装置の構成が簡単になり、かつ商および剰余を高速に求
めることができる。さらに本発明の除算装置は、与えら
れた被除数Ｎ0および除数Ｄの進数表記に拘わらず除算
の実行が可能であり、かつ除数Ｄの制限が極めて少ない
ので、本発明の除算装置の汎用性が従来技術の除算装置
よりも大幅に向上する。
【００１２】本発明は、２進数の除算を行う除算装置で
あって、除数Ｄが２Q−２nで表現される３以上の整数で
あり、分割桁数Ｑが２Q≧Ｄを満たす最小の整数であ
り、かつ除数差指数ｎが０以上の整数であり、初期値と
して被除数を記憶している剰余用レジスタと、初期値と
して０を記憶している商用レジスタと、剰余用レジスタ
の記憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ
＋１桁までの上位桁と第Ｑ桁から最下位桁までの下位桁
とに分割する剰余分割手段と、上位桁を商用レジスタの
記憶値に加算して、加算結果を該商用レジスタに更新記
憶させる商更新手段と、上位桁をｎビット上位側にシフ
トさせた値を下位桁に加算し、加算結果を剰余用レジス
タに更新記憶させる剰余更新手段と、剰余用レジスタの
記憶値の上位桁が０になるまで、剰余分割手段と商更新
手段と剰余更新手段とに動作を繰返させる繰返し制御手
段とを含み、商用レジスタの記憶値が商として出力され
ることを特徴とする除算装置である。
あって、除数Ｄが２Q−２nで表現される３以上の整数で
あり、分割桁数Ｑが２Q≧Ｄを満たす最小の整数であ
り、かつ除数差指数ｎが０以上の整数であり、初期値と
して被除数を記憶している剰余用レジスタと、初期値と
して０を記憶している商用レジスタと、剰余用レジスタ
の記憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ
＋１桁までの上位桁と第Ｑ桁から最下位桁までの下位桁
とに分割する剰余分割手段と、上位桁を商用レジスタの
記憶値に加算して、加算結果を該商用レジスタに更新記
憶させる商更新手段と、上位桁をｎビット上位側にシフ
トさせた値を下位桁に加算し、加算結果を剰余用レジス
タに更新記憶させる剰余更新手段と、剰余用レジスタの
記憶値の上位桁が０になるまで、剰余分割手段と商更新
手段と剰余更新手段とに動作を繰返させる繰返し制御手
段とを含み、商用レジスタの記憶値が商として出力され
ることを特徴とする除算装置である。
【００１３】本発明に従えば、除算装置は、除数Ｄに基
づいて算出される分割桁数Ｑおよび除数差指数ｎを用い
て与えられた被除数Ｎ0を除算する２進数の除算を、数
値の分割と加算の組合わせで実行する。これによって、
除算装置の構成が簡単になり、かつ商および剰余を高速
に求めることができる。
づいて算出される分割桁数Ｑおよび除数差指数ｎを用い
て与えられた被除数Ｎ0を除算する２進数の除算を、数
値の分割と加算の組合わせで実行する。これによって、
除算装置の構成が簡単になり、かつ商および剰余を高速
に求めることができる。
【００１４】本発明は、２進数の除算を行う除算装置で
あって、除数Ｄが２Q＋２nで表現される３以上の整数で
あり、分割桁数Ｑが２Q≦Ｄを満たす最大の整数であ
り、かつ除数差指数ｎが０以上の整数であり、初期値と
して被除数を記憶している剰余用レジスタと、初期値と
して０を記憶している商用レジスタと、剰余用レジスタ
の記憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ
＋１桁までの上位桁と第Ｑ桁から最下位桁までの下位桁
とに分割する剰余分割手段と、上位桁を商用レジスタの
記憶値に加算して、加算結果を該商用レジスタに更新記
憶させる商更新手段と、上位桁をｎビット上位側にシフ
トさせた値を下位桁から減算し、減算結果を剰余用レジ
スタに更新記憶させる剰余更新手段と、剰余用レジスタ
の記憶値の上位桁が０になるまで、剰余分割手段と商更
新手段と剰余更新手段とに動作を繰返させる繰返し制御
手段とを含み、商用レジスタの記憶値が商として出力さ
れることを特徴とする除算装置である。
あって、除数Ｄが２Q＋２nで表現される３以上の整数で
あり、分割桁数Ｑが２Q≦Ｄを満たす最大の整数であ
り、かつ除数差指数ｎが０以上の整数であり、初期値と
して被除数を記憶している剰余用レジスタと、初期値と
して０を記憶している商用レジスタと、剰余用レジスタ
の記憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ
＋１桁までの上位桁と第Ｑ桁から最下位桁までの下位桁
とに分割する剰余分割手段と、上位桁を商用レジスタの
記憶値に加算して、加算結果を該商用レジスタに更新記
憶させる商更新手段と、上位桁をｎビット上位側にシフ
トさせた値を下位桁から減算し、減算結果を剰余用レジ
スタに更新記憶させる剰余更新手段と、剰余用レジスタ
の記憶値の上位桁が０になるまで、剰余分割手段と商更
新手段と剰余更新手段とに動作を繰返させる繰返し制御
手段とを含み、商用レジスタの記憶値が商として出力さ
れることを特徴とする除算装置である。
【００１５】本発明に従えば、除算装置は、除数Ｄに基
づいて算出される分割桁数Ｑおよび除数差指数ｎを用い
て、与えられた被除数Ｎ0を除算する２進数の除算を、
数値の分割と加算と減算との組合わせで実行する。これ
によって、除算装置は、構成が簡単になり、かつ商およ
び剰余を高速に求めることができる。
づいて算出される分割桁数Ｑおよび除数差指数ｎを用い
て、与えられた被除数Ｎ0を除算する２進数の除算を、
数値の分割と加算と減算との組合わせで実行する。これ
によって、除算装置は、構成が簡単になり、かつ商およ
び剰余を高速に求めることができる。
【００１６】本発明は、２進数の除算を行う除算装置で
あって、除数Ｄが２Q−Ｐで表現される３以上の整数で
あり、分割桁数Ｑが２Q≧Ｄを満たす最小の整数であ
り、かつ除数差Ｐが０以上の整数であり、初期値として
被除数を記憶している剰余用レジスタと、初期値として
０を記憶している商用レジスタと、剰余用レジスタの記
憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ＋１
桁までの上位桁と第Ｑ桁から最下位桁までの下位桁とに
分割する剰余分割手段と、上位桁を商用レジスタの記憶
値に加算して、加算結果を該商用レジスタに更新記憶さ
せる商更新手段と、上位桁と除数差Ｐとの積を求める乗
算手段と、求められている積を下位桁に加算し、加算結
果を剰余用レジスタに更新記憶させる剰余更新手段と、
剰余用レジスタの記憶値の上位桁が０になるまで、剰余
分割手段と商更新手段と乗算手段と剰余更新手段とに動
作を繰返させる繰返し制御手段とを含み、商用レジスタ
の記憶値が商として出力されることを特徴とする除算装
置である。
あって、除数Ｄが２Q−Ｐで表現される３以上の整数で
あり、分割桁数Ｑが２Q≧Ｄを満たす最小の整数であ
り、かつ除数差Ｐが０以上の整数であり、初期値として
被除数を記憶している剰余用レジスタと、初期値として
０を記憶している商用レジスタと、剰余用レジスタの記
憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ＋１
桁までの上位桁と第Ｑ桁から最下位桁までの下位桁とに
分割する剰余分割手段と、上位桁を商用レジスタの記憶
値に加算して、加算結果を該商用レジスタに更新記憶さ
せる商更新手段と、上位桁と除数差Ｐとの積を求める乗
算手段と、求められている積を下位桁に加算し、加算結
果を剰余用レジスタに更新記憶させる剰余更新手段と、
剰余用レジスタの記憶値の上位桁が０になるまで、剰余
分割手段と商更新手段と乗算手段と剰余更新手段とに動
作を繰返させる繰返し制御手段とを含み、商用レジスタ
の記憶値が商として出力されることを特徴とする除算装
置である。
【００１７】本発明に従えば、除算装置は、除数Ｄに基
づいて算出される分割桁数Ｑおよび除数差Ｐを用いて、
与えられた被除数Ｎ0を除算する２進数の除算を、数値
の分割と加算と乗算との組み合わせで実行する。これに
よって除算装置の構成が簡単になり、かつ商および剰余
を高速に求めることができる。
づいて算出される分割桁数Ｑおよび除数差Ｐを用いて、
与えられた被除数Ｎ0を除算する２進数の除算を、数値
の分割と加算と乗算との組み合わせで実行する。これに
よって除算装置の構成が簡単になり、かつ商および剰余
を高速に求めることができる。
【００１８】本発明は、２進数の除算を行う除算装置で
あって、除数Ｄが２Q＋Ｐで表現される３以上の整数で
あり、分割桁数Ｑが２Q≦Ｄを満たす最大の整数であ
り、かつ除数差Ｐが０以上の整数であり、初期値として
被除数を記憶している剰余用レジスタと、初期値として
０を記憶している商用レジスタと、剰余用レジスタの記
憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ＋１
桁までの上位桁と第Ｑ桁から最下位桁までの下位桁とに
分割する剰余分割手段と、上位桁を商用レジスタの記憶
値に加算して、加算結果を該商用レジスタに更新記憶さ
せる商更新手段と、上位桁と除数差Ｐとの積を求める乗
算手段と、求められている積を下位桁から減算し、減算
結果を剰余用レジスタに更新記憶させる剰余更新手段
と、剰余用レジスタの記憶値の上位桁が０になるまで、
剰余分割手段と商更新手段と乗算手段と剰余更新手段と
に動作を繰返させる繰返し制御手段とを含み、商用レジ
スタの記憶値が商として出力されることを特徴とする除
算装置である。
あって、除数Ｄが２Q＋Ｐで表現される３以上の整数で
あり、分割桁数Ｑが２Q≦Ｄを満たす最大の整数であ
り、かつ除数差Ｐが０以上の整数であり、初期値として
被除数を記憶している剰余用レジスタと、初期値として
０を記憶している商用レジスタと、剰余用レジスタの記
憶値を、最下位桁からＱ桁目で、最上位桁から第Ｑ＋１
桁までの上位桁と第Ｑ桁から最下位桁までの下位桁とに
分割する剰余分割手段と、上位桁を商用レジスタの記憶
値に加算して、加算結果を該商用レジスタに更新記憶さ
せる商更新手段と、上位桁と除数差Ｐとの積を求める乗
算手段と、求められている積を下位桁から減算し、減算
結果を剰余用レジスタに更新記憶させる剰余更新手段
と、剰余用レジスタの記憶値の上位桁が０になるまで、
剰余分割手段と商更新手段と乗算手段と剰余更新手段と
に動作を繰返させる繰返し制御手段とを含み、商用レジ
スタの記憶値が商として出力されることを特徴とする除
算装置である。
【００１９】本発明に従えば、除算装置は、除数Ｄに基
づいて算出される分割桁数Ｑおよび除数差Ｐを用いて、
与えられた被除数Ｎ0を除算する２進数の除算を、数値
の分割と加算と減算と乗算との組み合わせで実行する。
これによって除算装置の構成が簡単になり、かつ商およ
び剰余を高速に求めることができる。
づいて算出される分割桁数Ｑおよび除数差Ｐを用いて、
与えられた被除数Ｎ0を除算する２進数の除算を、数値
の分割と加算と減算と乗算との組み合わせで実行する。
これによって除算装置の構成が簡単になり、かつ商およ
び剰余を高速に求めることができる。
【００２０】本発明は、上述の除算装置と、与えられた
除数Ｄに基づき、Ｄ＝２Qa−Ｐａを満たす第１の分割桁
数Ｑａおよび第１の除数差Ｐａと、Ｄ＝２Qb＋Ｐｂを満
たす第２の分割桁数Ｑｂおよび第２の除数差Ｐｂとを求
める算出手段と、第１の除数差Ｐａと第２の除数差Ｐｂ
の２倍値との大きさを比較し、第１の除数差Ｐａが第２
の除数差Ｐｂの２倍値未満である場合、第１の分割桁数
Ｑａおよび第１の除数差Ｐａとを用いて請求項５記載の
除算装置に除算を行わせ、第１の除数差Ｐａが第２の除
数差Ｐｂの２倍値以上である場合、第２の分割桁数Ｑｂ
および第２の除数差Ｐｂとを用いて請求項６に記載の除
算装置に除算を行わせる切換え制御手段とを含むことを
特徴とする除算装置である。
除数Ｄに基づき、Ｄ＝２Qa−Ｐａを満たす第１の分割桁
数Ｑａおよび第１の除数差Ｐａと、Ｄ＝２Qb＋Ｐｂを満
たす第２の分割桁数Ｑｂおよび第２の除数差Ｐｂとを求
める算出手段と、第１の除数差Ｐａと第２の除数差Ｐｂ
の２倍値との大きさを比較し、第１の除数差Ｐａが第２
の除数差Ｐｂの２倍値未満である場合、第１の分割桁数
Ｑａおよび第１の除数差Ｐａとを用いて請求項５記載の
除算装置に除算を行わせ、第１の除数差Ｐａが第２の除
数差Ｐｂの２倍値以上である場合、第２の分割桁数Ｑｂ
および第２の除数差Ｐｂとを用いて請求項６に記載の除
算装置に除算を行わせる切換え制御手段とを含むことを
特徴とする除算装置である。
【００２１】本発明に従えば、与えられた除数Ｄから、
Ｄ＝２Q＋ＰとＤ＝２Q−Ｐとの２種類の式から異なる分
割桁数および除数差の組合わせを得ることができるが、
いずれを選択するか、すなわち、２種類の除算装置のう
ちいずれを選択するかによって商の収束の仕方に違いが
有る。第１の除数差Ｐａと第２の除数差Ｐｂの２倍の値
との大小関係に基づいて２種類の除算装置のうちのどち
らかが選ばれる場合、２種類の除算装置のうち、収束し
易い、あるいは、発散しない除算装置が選択されるの
で、より高速な除算が可能になる。
Ｄ＝２Q＋ＰとＤ＝２Q−Ｐとの２種類の式から異なる分
割桁数および除数差の組合わせを得ることができるが、
いずれを選択するか、すなわち、２種類の除算装置のう
ちいずれを選択するかによって商の収束の仕方に違いが
有る。第１の除数差Ｐａと第２の除数差Ｐｂの２倍の値
との大小関係に基づいて２種類の除算装置のうちのどち
らかが選ばれる場合、２種類の除算装置のうち、収束し
易い、あるいは、発散しない除算装置が選択されるの
で、より高速な除算が可能になる。
【００２２】
【発明の実施の形態】図１は、本発明の実施の第１の形
態である除算装置の構成を示すブロック図である。図１
の除算装置は、式１に示すように、Ｓ進数表記の被除数
Ｎ0をＳ進数表記の除数Ｄで除算して、商Ｘと剰余Ｙと
を求める。被除数Ｎ0および除数Ｄの進数表記には制限
がなく、進数の基数Ｓは２以上の任意の整数であり、除
数Ｄは３以上の任意の整数である。 Ｎ0÷Ｄ ＝ Ｘ余りＹ …（１）
態である除算装置の構成を示すブロック図である。図１
の除算装置は、式１に示すように、Ｓ進数表記の被除数
Ｎ0をＳ進数表記の除数Ｄで除算して、商Ｘと剰余Ｙと
を求める。被除数Ｎ0および除数Ｄの進数表記には制限
がなく、進数の基数Ｓは２以上の任意の整数であり、除
数Ｄは３以上の任意の整数である。 Ｎ0÷Ｄ ＝ Ｘ余りＹ …（１）
【００２３】図１の除算装置は、剰余用レジスタ１１、
商用レジスタ１２、定数算出部１３、剰余分割部１４、
商更新部１５、上位桁乗算部１６、剰余更新部１７、繰
返し制御部１８、補正制御部１９、商補正部２０、およ
び剰余補正部２１を含む。なお、図１における破線は、
補正制御部１９の出力によって、剰余用レジスタ１１お
よび商用レジスタ１２の入力が切換えられる関係、なら
びに商補正部２０と剰余補正部２１との演算内容、すな
わち加算をするのか減算をするのかが切換えられる関係
を示している。
商用レジスタ１２、定数算出部１３、剰余分割部１４、
商更新部１５、上位桁乗算部１６、剰余更新部１７、繰
返し制御部１８、補正制御部１９、商補正部２０、およ
び剰余補正部２１を含む。なお、図１における破線は、
補正制御部１９の出力によって、剰余用レジスタ１１お
よび商用レジスタ１２の入力が切換えられる関係、なら
びに商補正部２０と剰余補正部２１との演算内容、すな
わち加算をするのか減算をするのかが切換えられる関係
を示している。
【００２４】剰余用レジスタ１１は、初期値として被除
数Ｎ0を記憶しており、演算過程では計算途上の剰余Ｎ
の更新記憶に用いられ、かつ最終的には剰余Ｙを記憶す
る。商用レジスタ１２は、初期値として０を記憶してお
り、最終的には商Ｘを記憶する。定数算出部１３は、与
えられた除数Ｄに基づき、仮除数ＳQの指数値、すなわ
ち分割桁数Ｑと、仮除数ＳQから除数Ｄを引いた除数差
Ｐ*とを求め、それぞれを記憶する。分割桁数Ｑおよび
除数差Ｐ*は、式２を満たす。除数差Ｐ*の符号は、第１
の実施の形態では、正負どちらの値であってもよい。 Ｄ＝ＳQ−Ｐ* ただし、Ｄは３以上の整数、かつ Ｑは、ＳQ≦Ｄを満たす最大の整数、または、 ＳQ≧Ｄを満たす最小の整数とする …（２）
数Ｎ0を記憶しており、演算過程では計算途上の剰余Ｎ
の更新記憶に用いられ、かつ最終的には剰余Ｙを記憶す
る。商用レジスタ１２は、初期値として０を記憶してお
り、最終的には商Ｘを記憶する。定数算出部１３は、与
えられた除数Ｄに基づき、仮除数ＳQの指数値、すなわ
ち分割桁数Ｑと、仮除数ＳQから除数Ｄを引いた除数差
Ｐ*とを求め、それぞれを記憶する。分割桁数Ｑおよび
除数差Ｐ*は、式２を満たす。除数差Ｐ*の符号は、第１
の実施の形態では、正負どちらの値であってもよい。 Ｄ＝ＳQ−Ｐ* ただし、Ｄは３以上の整数、かつ Ｑは、ＳQ≦Ｄを満たす最大の整数、または、 ＳQ≧Ｄを満たす最小の整数とする …（２）
【００２５】剰余分割部１４は、剰余用レジスタ１１の
記憶値Ｎを、最下位桁から第Ｑ桁までの下位桁ＮＤと、
第Ｑ＋１桁から最上位桁までの上位桁ＮＵとに分割す
る。商更新部１５は、剰余用レジスタ１１の記憶値Ｎの
上位桁ＮＵを、商用レジスタ１２の記憶値Ｋに加算し
て、加算結果Ｋ＋ＮＵを該商用レジスタ１２に更新記憶
させる。上位桁乗算部１６は、上位桁ＮＵと除数差Ｐ*
とを乗算する。剰余更新部１７は、上位桁乗算部１６で
求められている積ＮＵ×Ｐ*を下位桁ＮＤに加算し、加
算結果ＮＤ＋ＮＵ×Ｐ*を新たな剰余Ｎとして剰余用レ
ジスタ１１に更新記憶させる。繰返し制御部１８は、剰
余用レジスタ１１の記憶値の上位桁ＮＵが０か否かを判
定し、０になるまで、剰余分割部１４と商更新部１５と
上位桁乗算部１６と剰余更新部１７とに、動作を繰返さ
せる。
記憶値Ｎを、最下位桁から第Ｑ桁までの下位桁ＮＤと、
第Ｑ＋１桁から最上位桁までの上位桁ＮＵとに分割す
る。商更新部１５は、剰余用レジスタ１１の記憶値Ｎの
上位桁ＮＵを、商用レジスタ１２の記憶値Ｋに加算し
て、加算結果Ｋ＋ＮＵを該商用レジスタ１２に更新記憶
させる。上位桁乗算部１６は、上位桁ＮＵと除数差Ｐ*
とを乗算する。剰余更新部１７は、上位桁乗算部１６で
求められている積ＮＵ×Ｐ*を下位桁ＮＤに加算し、加
算結果ＮＤ＋ＮＵ×Ｐ*を新たな剰余Ｎとして剰余用レ
ジスタ１１に更新記憶させる。繰返し制御部１８は、剰
余用レジスタ１１の記憶値の上位桁ＮＵが０か否かを判
定し、０になるまで、剰余分割部１４と商更新部１５と
上位桁乗算部１６と剰余更新部１７とに、動作を繰返さ
せる。
【００２６】補正制御部１９は、剰余用レジスタ１１の
記憶値の上位桁ＮＵが０になった時点において、該剰余
用レジスタ１１に残された剰余Ｎの符号に基づき、およ
び剰余Ｎの符号が正の場合は剰余Ｎと除数Ｄとの大小関
係に基づいて、剰余用レジスタ１１の記憶値Ｎおよび商
用レジスタ１２の記憶値Ｋの補正の必要性を判断する。
具体的には、残された剰余Ｎが負の場合は、剰余用レジ
スタ１１に除数Ｄを加えてかつ商用レジスタ１２の記憶
値から１を引き、残された剰余Ｎが除数Ｄ以上の場合
は、除数Ｄ未満になるまで剰余用レジスタ１１の記憶値
から除数Ｄを引いてかつ商用レジスタ１２の記憶値に１
を加えることを繰返す。残された剰余Ｎが０以上でかつ
除数Ｄより小さい場合は、補正処理は行わない。この時
点で商用レジスタ１２に記憶されている記憶値Ｋが商Ｘ
として出力され、かつ該時点において剰余用レジスタ１
１に記憶されている記憶値Ｎが剰余Ｙとして出力され
る。
記憶値の上位桁ＮＵが０になった時点において、該剰余
用レジスタ１１に残された剰余Ｎの符号に基づき、およ
び剰余Ｎの符号が正の場合は剰余Ｎと除数Ｄとの大小関
係に基づいて、剰余用レジスタ１１の記憶値Ｎおよび商
用レジスタ１２の記憶値Ｋの補正の必要性を判断する。
具体的には、残された剰余Ｎが負の場合は、剰余用レジ
スタ１１に除数Ｄを加えてかつ商用レジスタ１２の記憶
値から１を引き、残された剰余Ｎが除数Ｄ以上の場合
は、除数Ｄ未満になるまで剰余用レジスタ１１の記憶値
から除数Ｄを引いてかつ商用レジスタ１２の記憶値に１
を加えることを繰返す。残された剰余Ｎが０以上でかつ
除数Ｄより小さい場合は、補正処理は行わない。この時
点で商用レジスタ１２に記憶されている記憶値Ｋが商Ｘ
として出力され、かつ該時点において剰余用レジスタ１
１に記憶されている記憶値Ｎが剰余Ｙとして出力され
る。
【００２７】図２は、図１の除算装置における除算処理
を説明するためのフローチャートである。演算開始後、
ステップＡ０からステップＡ１に進む。ステップＡ１お
よびステップＡ２は、除算処理の前処理である。ステッ
プＡ１では、剰余用レジスタ１１に被除数Ｎ0がストア
され、かつ商用レジスタ１２がクリアされる。ステップ
Ａ２では、除数Ｄに基づき、式２を用いて分割桁数Ｑと
除数差Ｐ*とが求められる。求められた分割桁数Ｑおよ
び除数差Ｐ*は定数算出部１３に記憶される。
を説明するためのフローチャートである。演算開始後、
ステップＡ０からステップＡ１に進む。ステップＡ１お
よびステップＡ２は、除算処理の前処理である。ステッ
プＡ１では、剰余用レジスタ１１に被除数Ｎ0がストア
され、かつ商用レジスタ１２がクリアされる。ステップ
Ａ２では、除数Ｄに基づき、式２を用いて分割桁数Ｑと
除数差Ｐ*とが求められる。求められた分割桁数Ｑおよ
び除数差Ｐ*は定数算出部１３に記憶される。
【００２８】ステップＡ３では、剰余用レジスタ１１に
記憶されている剰余Ｎおよび商用レジスタに記憶されて
いる商Ｋの更新記憶を行う。剰余分割部１４内の下位桁
抽出部２５で、剰余用レジスタ１１に記憶されている剰
余Ｎのうち、最下位桁Ｗ1から第Ｑ桁ＷQまでの部分が下
位桁ＮＤとして抽出され、剰余分割部１４内の上位桁抽
出部２６で、前記剰余Ｎのうち、第Ｑ＋１桁ＷQ+1から
最上位桁までの部分が上位桁ＮＵとして抽出されてい
る。これらの値を用いて処理が行われる。商更新部１５
が、商用レジスタ１２の記憶値Ｋに、得られている上位
桁ＮＵを加算して、加算結果Ｋ＋ＮＵを商用レジスタ１
２に更新記憶させる。また、得られている上位桁ＮＵと
除数差Ｐ*とを上位桁乗算部１６が乗算し、積ＮＵ×Ｐ*
と上記の下位桁ＮＤとの和を剰余更新部１７が求める。
得られた和ＮＤ＋ＮＵ×Ｐ*が、新たな剰余Ｎとして、
剰余用レジスタ１１に更新記憶される。
記憶されている剰余Ｎおよび商用レジスタに記憶されて
いる商Ｋの更新記憶を行う。剰余分割部１４内の下位桁
抽出部２５で、剰余用レジスタ１１に記憶されている剰
余Ｎのうち、最下位桁Ｗ1から第Ｑ桁ＷQまでの部分が下
位桁ＮＤとして抽出され、剰余分割部１４内の上位桁抽
出部２６で、前記剰余Ｎのうち、第Ｑ＋１桁ＷQ+1から
最上位桁までの部分が上位桁ＮＵとして抽出されてい
る。これらの値を用いて処理が行われる。商更新部１５
が、商用レジスタ１２の記憶値Ｋに、得られている上位
桁ＮＵを加算して、加算結果Ｋ＋ＮＵを商用レジスタ１
２に更新記憶させる。また、得られている上位桁ＮＵと
除数差Ｐ*とを上位桁乗算部１６が乗算し、積ＮＵ×Ｐ*
と上記の下位桁ＮＤとの和を剰余更新部１７が求める。
得られた和ＮＤ＋ＮＵ×Ｐ*が、新たな剰余Ｎとして、
剰余用レジスタ１１に更新記憶される。
【００２９】ステップＡ４において、繰返し制御部１８
は、更新後の剰余Ｎの上位桁ＮＵが０であるか否かを判
断する。上位桁ＮＵが０でなければ、ステップＡ３に戻
る。この結果、剰余レジスタ１１の記憶値Ｎの上位桁Ｎ
Ｕが０になるまで、ステップＡ３の処理が施される。剰
余レジスタ１１の記憶値Ｎの上位桁ＮＵが０になった
後、ステップＡ４からステップＡ５に進む。
は、更新後の剰余Ｎの上位桁ＮＵが０であるか否かを判
断する。上位桁ＮＵが０でなければ、ステップＡ３に戻
る。この結果、剰余レジスタ１１の記憶値Ｎの上位桁Ｎ
Ｕが０になるまで、ステップＡ３の処理が施される。剰
余レジスタ１１の記憶値Ｎの上位桁ＮＵが０になった
後、ステップＡ４からステップＡ５に進む。
【００３０】ステップＡ５〜Ａ８は、除算の後処理であ
る。すなわち、剰余用レジスタ１１に残っている値が剰
余Ｎとなるが、それが０以上かつ除数Ｄ未満であるかを
判定し、前記の範囲外であれば、商および剰余の補正を
行う。まず、ステップＡ５およびＡ６において、補正制
御部１９は、商および剰余の補正の有無の判断のため
に、剰余Ｎの符号および該剰余Ｎと除数Ｄとの大小関係
の判断を行う。剰余Ｎが０以上でありかつ除数Ｄ未満で
ある場合、商および剰余への補正の必要はないので、ス
テップＡ７，Ａ８を飛ばしてステップＡ９で除算処理を
終了する。なお、図２の後処理部分では、剰余用レジス
タ１１の記憶値Ｎの代わりにその下位桁ＮＤを用いてい
るが、剰余用レジスタ１１の記憶値Ｎの上位桁ＮＵは０
であるので、どちらでもよい。
る。すなわち、剰余用レジスタ１１に残っている値が剰
余Ｎとなるが、それが０以上かつ除数Ｄ未満であるかを
判定し、前記の範囲外であれば、商および剰余の補正を
行う。まず、ステップＡ５およびＡ６において、補正制
御部１９は、商および剰余の補正の有無の判断のため
に、剰余Ｎの符号および該剰余Ｎと除数Ｄとの大小関係
の判断を行う。剰余Ｎが０以上でありかつ除数Ｄ未満で
ある場合、商および剰余への補正の必要はないので、ス
テップＡ７，Ａ８を飛ばしてステップＡ９で除算処理を
終了する。なお、図２の後処理部分では、剰余用レジス
タ１１の記憶値Ｎの代わりにその下位桁ＮＤを用いてい
るが、剰余用レジスタ１１の記憶値Ｎの上位桁ＮＵは０
であるので、どちらでもよい。
【００３１】ステップＡ５で剰余Ｎの下位桁ＮＤが除数
Ｄ以上であると判定された場合、ステップＡ７に進み、
商補正部２０が商用レジスタ１２の記憶値Ｋに１を加算
し、加算結果Ｋ＋１を商用レジスタ１２に更新記憶させ
る。さらに剰余補正部２１が、剰余Ｎから除数Ｄを減算
して、減算結果Ｎ−Ｄを剰余用レジスタ１１に更新記憶
させる。なお、ステップＡ７の処理はステップＡ５にお
いて、下位桁ＮＤが除数Ｄより小さくなるまで繰返され
る。
Ｄ以上であると判定された場合、ステップＡ７に進み、
商補正部２０が商用レジスタ１２の記憶値Ｋに１を加算
し、加算結果Ｋ＋１を商用レジスタ１２に更新記憶させ
る。さらに剰余補正部２１が、剰余Ｎから除数Ｄを減算
して、減算結果Ｎ−Ｄを剰余用レジスタ１１に更新記憶
させる。なお、ステップＡ７の処理はステップＡ５にお
いて、下位桁ＮＤが除数Ｄより小さくなるまで繰返され
る。
【００３２】ステップＡ６で剰余Ｎが０未満であると判
定された場合、ステップＡ８を実行し、商補正部２０が
商用レジスタ１２の記憶値Ｋから１を減算して、減算結
果Ｋ−１を商用レジスタ１２に更新記憶させる。さらに
剰余補正部２１が、剰余Ｎに除数Ｄを加算し、加算結果
Ｎ＋Ｄを剰余用レジスタ１１に更新記憶させる。後処理
完了後、ステップＡ９で処理を終了する。ステップＡ９
に進んだ時点で、剰余用レジスタ１１に剰余Ｙが、商用
レジスタ１２に商Ｘが記憶されている。
定された場合、ステップＡ８を実行し、商補正部２０が
商用レジスタ１２の記憶値Ｋから１を減算して、減算結
果Ｋ−１を商用レジスタ１２に更新記憶させる。さらに
剰余補正部２１が、剰余Ｎに除数Ｄを加算し、加算結果
Ｎ＋Ｄを剰余用レジスタ１１に更新記憶させる。後処理
完了後、ステップＡ９で処理を終了する。ステップＡ９
に進んだ時点で、剰余用レジスタ１１に剰余Ｙが、商用
レジスタ１２に商Ｘが記憶されている。
【００３３】以上説明したように図１の除算装置では、
数値を上位桁と下位桁の２個に分割する処理と加減算と
乗算とを主とする演算だけで実現されるので、演算処理
自体が極めて高速に行われる。なお、図１の剰余補正部
２１、剰余更新部１７、商更新部１５、および商補正部
２０は、加算器や減算器で構成されており、図１では分
かり易くするために各々独立なものとして示したが、こ
れら加算器および減算器を相互に共用させてもよい。
数値を上位桁と下位桁の２個に分割する処理と加減算と
乗算とを主とする演算だけで実現されるので、演算処理
自体が極めて高速に行われる。なお、図１の剰余補正部
２１、剰余更新部１７、商更新部１５、および商補正部
２０は、加算器や減算器で構成されており、図１では分
かり易くするために各々独立なものとして示したが、こ
れら加算器および減算器を相互に共用させてもよい。
【００３４】このような演算処理を繰返す除算装置で
は、該演算処理の繰返し回数が、従来技術の除算装置に
おける所定の演算処理の繰返し回数よりも大幅に減少さ
れるので、第１の実施の形態の除算装置は、商および剰
余を高速に求めることができる上、除数Ｄが３以上の整
数であればそれ以上の制限がないなどの特徴がある。さ
らにまた上記のように除算全体が極めて簡単な演算の繰
返しになっているので、図１の除算装置をハードウエア
で実現する場合、装置の構成の簡略化が可能になる。ま
た、上記演算手順に基づく処理を演算回路に実行させる
ソフトウエアを組込んだ場合でも、繰返して行われる演
算処理の回数が減少するため、高速に商や剰余を求める
ことができる。また図２のステップＡ５〜Ａ８の説明で
述べたように、剰余用レジスタ１１の上位桁ＮＵが０に
至った後、該下位桁ＮＤが０未満又は除数Ｄ以上であれ
ば、商や剰余の出力に先立ち、剰余用レジスタ１１の記
憶値Ｎおよび商用レジスタ１２の記憶値Ｋに対して後処
理が施されている。これによって図１の除算装置は、商
および剰余を誤りなく算出することができる。
は、該演算処理の繰返し回数が、従来技術の除算装置に
おける所定の演算処理の繰返し回数よりも大幅に減少さ
れるので、第１の実施の形態の除算装置は、商および剰
余を高速に求めることができる上、除数Ｄが３以上の整
数であればそれ以上の制限がないなどの特徴がある。さ
らにまた上記のように除算全体が極めて簡単な演算の繰
返しになっているので、図１の除算装置をハードウエア
で実現する場合、装置の構成の簡略化が可能になる。ま
た、上記演算手順に基づく処理を演算回路に実行させる
ソフトウエアを組込んだ場合でも、繰返して行われる演
算処理の回数が減少するため、高速に商や剰余を求める
ことができる。また図２のステップＡ５〜Ａ８の説明で
述べたように、剰余用レジスタ１１の上位桁ＮＵが０に
至った後、該下位桁ＮＤが０未満又は除数Ｄ以上であれ
ば、商や剰余の出力に先立ち、剰余用レジスタ１１の記
憶値Ｎおよび商用レジスタ１２の記憶値Ｋに対して後処
理が施されている。これによって図１の除算装置は、商
および剰余を誤りなく算出することができる。
【００３５】図１の除算装置の定数算出部１３が算出し
記憶し出力する分割桁数Ｑおよび除数差Ｐ*の算出方法
には、２通りの方法がある。第１の方法は、式３に基づ
いて分割桁数Ｑと除数差Ｐ*とを求める方法であり、第
２の方法は、式４に基づいて分割桁数Ｑと除数差Ｐ*と
を求める方法である。除数差Ｐ*は、式３を用いたとき
は正または０となり、式４を用いたときは負または０と
なる。どちらの式を用いたか、すなわち、Ｐ*の符号が
正であるか負であるかは、剰余Ｎの更新時に影響を及ぼ
す。なお、Ｐ*が０の場合、式３および式４のどちらに
基づいて除算が行われてもよいが、この場合は、与えら
れた被除数Ｎ0の上位桁ＮＵが商、下位桁が剰余である
ため、敢えて除算を行う必要はない。下位桁ＮＤに加算
される上位桁と除数差との積ＮＵ×Ｐ*の符号は除数差
Ｐ*の符号に等しくなるため、積の絶対値が加算される
か減算されるかは、分割桁数Ｑおよび除数差Ｐ*の設定
手法、すなわち式３および式４のどちらに基づいて決定
されたのかに依存して定まる。 ＳQ≧Ｄ，Ｐ*＝ＳQ−Ｄ、 ただし、ＱはＤ≦ＳQを満たす最小の整数 …（３） ＳQ≦Ｄ，Ｐ*＝ＳQ−Ｄ、 ただし、ＱはＳQ≦Ｄを満たす最大の整数 …（４）
記憶し出力する分割桁数Ｑおよび除数差Ｐ*の算出方法
には、２通りの方法がある。第１の方法は、式３に基づ
いて分割桁数Ｑと除数差Ｐ*とを求める方法であり、第
２の方法は、式４に基づいて分割桁数Ｑと除数差Ｐ*と
を求める方法である。除数差Ｐ*は、式３を用いたとき
は正または０となり、式４を用いたときは負または０と
なる。どちらの式を用いたか、すなわち、Ｐ*の符号が
正であるか負であるかは、剰余Ｎの更新時に影響を及ぼ
す。なお、Ｐ*が０の場合、式３および式４のどちらに
基づいて除算が行われてもよいが、この場合は、与えら
れた被除数Ｎ0の上位桁ＮＵが商、下位桁が剰余である
ため、敢えて除算を行う必要はない。下位桁ＮＤに加算
される上位桁と除数差との積ＮＵ×Ｐ*の符号は除数差
Ｐ*の符号に等しくなるため、積の絶対値が加算される
か減算されるかは、分割桁数Ｑおよび除数差Ｐ*の設定
手法、すなわち式３および式４のどちらに基づいて決定
されたのかに依存して定まる。 ＳQ≧Ｄ，Ｐ*＝ＳQ−Ｄ、 ただし、ＱはＤ≦ＳQを満たす最小の整数 …（３） ＳQ≦Ｄ，Ｐ*＝ＳQ−Ｄ、 ただし、ＱはＳQ≦Ｄを満たす最大の整数 …（４）
【００３６】図３は、分割桁数Ｑが式３を満たす場合の
除算装置の演算アルゴリズムを説明するための図であ
り、進数Ｓが１０、与えられた被除数Ｎ0が［１２３４
５６４２］、除数Ｄが［９９９］であると仮定してい
る。図３において、ステップＳ１１では、まず、除数Ｄ
に基づき、式３を用いて分割桁数Ｑと除数差Ｐ*とが求
められる。式３を用いるのか式４を用いるのかについて
は後述する。図３では除数Ｄ＝［９９９］なので、分割
桁数Ｑ＝３、除数差Ｐ*＝１となる。次にステップＳ１
２において、商用レジスタ１２がクリアされ、与えられ
た［１２３４５６４２］が剰余用レジスタ１１にストア
される。図３では、被除数Ｎ0＝［１２３４５６４２］
であり分割桁数Ｑ＝３であるので、被除数Ｎ0は上位桁
ＮＵ＝［１２３４５］と下位桁ＮＤ＝［６４２］とに分
割される。
除算装置の演算アルゴリズムを説明するための図であ
り、進数Ｓが１０、与えられた被除数Ｎ0が［１２３４
５６４２］、除数Ｄが［９９９］であると仮定してい
る。図３において、ステップＳ１１では、まず、除数Ｄ
に基づき、式３を用いて分割桁数Ｑと除数差Ｐ*とが求
められる。式３を用いるのか式４を用いるのかについて
は後述する。図３では除数Ｄ＝［９９９］なので、分割
桁数Ｑ＝３、除数差Ｐ*＝１となる。次にステップＳ１
２において、商用レジスタ１２がクリアされ、与えられ
た［１２３４５６４２］が剰余用レジスタ１１にストア
される。図３では、被除数Ｎ0＝［１２３４５６４２］
であり分割桁数Ｑ＝３であるので、被除数Ｎ0は上位桁
ＮＵ＝［１２３４５］と下位桁ＮＤ＝［６４２］とに分
割される。
【００３７】続いてステップＳ１３において、上位桁Ｎ
Ｕの値［１２３４５］が商用レジスタ１２の記憶値であ
る０に加算されて、加算結果［１２３４５］が商用レジ
スタ１２に更新記憶される。次に上位桁ＮＵと除数差Ｐ
*との積が下位桁ＮＤに加算され、加算結果［６４２＋
１２３４５×１］＝［１２９８７］が、新たな剰余Ｎと
して、剰余用レジスタ１１に更新記憶される。なお図３
では、除数差Ｐ*＝１であり１を乗算しても値に変化は
ないので、上位桁ＮＵをそのまま下位桁ＮＤに加算して
いる。上記の更新された新たな剰余Ｎは［１２９８７］
であり、該剰余Ｎの上位桁ＮＵ（＝［１２］）は０でな
いので、ステップＳ１４において、更新された剰余用レ
ジスタ１１内の剰余Ｎが、再び上位桁ＮＵと下位桁ＮＤ
とに分割される。以後ステップＳ１３およびステップＳ
１４と同じ処理が、上位桁ＮＵが０となるまで繰返され
る。すなわち続いてステップＳ１５において、剰余Ｎの
上位桁ＮＵを商用レジスタ１２の記憶値Ｋ（＝［１２３
４５］）に加算して該商用レジスタ１２の内容が更新さ
れ（Ｋ＝［１２３５７］）、さらに上位桁ＮＵ（＝［１
２］）と除数差Ｐ*との積に剰余Ｎの下位桁ＮＤを加算
した値（＝［１２］×１＋［９８７］＝［９９９］）
が、新たな剰余Ｎとして、剰余用レジスタ１１に更新記
憶される。
Ｕの値［１２３４５］が商用レジスタ１２の記憶値であ
る０に加算されて、加算結果［１２３４５］が商用レジ
スタ１２に更新記憶される。次に上位桁ＮＵと除数差Ｐ
*との積が下位桁ＮＤに加算され、加算結果［６４２＋
１２３４５×１］＝［１２９８７］が、新たな剰余Ｎと
して、剰余用レジスタ１１に更新記憶される。なお図３
では、除数差Ｐ*＝１であり１を乗算しても値に変化は
ないので、上位桁ＮＵをそのまま下位桁ＮＤに加算して
いる。上記の更新された新たな剰余Ｎは［１２９８７］
であり、該剰余Ｎの上位桁ＮＵ（＝［１２］）は０でな
いので、ステップＳ１４において、更新された剰余用レ
ジスタ１１内の剰余Ｎが、再び上位桁ＮＵと下位桁ＮＤ
とに分割される。以後ステップＳ１３およびステップＳ
１４と同じ処理が、上位桁ＮＵが０となるまで繰返され
る。すなわち続いてステップＳ１５において、剰余Ｎの
上位桁ＮＵを商用レジスタ１２の記憶値Ｋ（＝［１２３
４５］）に加算して該商用レジスタ１２の内容が更新さ
れ（Ｋ＝［１２３５７］）、さらに上位桁ＮＵ（＝［１
２］）と除数差Ｐ*との積に剰余Ｎの下位桁ＮＤを加算
した値（＝［１２］×１＋［９８７］＝［９９９］）
が、新たな剰余Ｎとして、剰余用レジスタ１１に更新記
憶される。
【００３８】図３では、ステップＳ１６で剰余Ｎの上位
桁ＮＵは０となっているので、ここで繰返し処理は終わ
る。この結果ステップＳ１６では、剰余用レジスタ１１
に記憶されている剰余Ｎまたは下位桁ＮＤが除数Ｄ以上
（ＮＤ≧Ｄ）になっている。具体的には、剰余用レジス
タ１１に残る剰余Ｎと除数Ｄとが等しくなっている。ゆ
えにステップＳ１７において、後処理として、商用レジ
スタ１２の記憶値Ｋ＝［１２３５７］に１が加算され、
かつ剰余用レジスタ１１の記憶値Ｎから除数Ｄが減算さ
れる。剰余Ｎが除数Ｄ未満（Ｎ＜Ｄ）であれば、これら
の補正処理は行われない。ステップＳ１８に示すよう
に、以上の処理の結果商用レジスタ１２に残る最終の記
憶値Ｋ（＝［１２３５８］）が商Ｘとして出力され、か
つ剰余用レジスタ１１に残る記憶値Ｎ（＝［０］）が剰
余Ｙとして出力される。
桁ＮＵは０となっているので、ここで繰返し処理は終わ
る。この結果ステップＳ１６では、剰余用レジスタ１１
に記憶されている剰余Ｎまたは下位桁ＮＤが除数Ｄ以上
（ＮＤ≧Ｄ）になっている。具体的には、剰余用レジス
タ１１に残る剰余Ｎと除数Ｄとが等しくなっている。ゆ
えにステップＳ１７において、後処理として、商用レジ
スタ１２の記憶値Ｋ＝［１２３５７］に１が加算され、
かつ剰余用レジスタ１１の記憶値Ｎから除数Ｄが減算さ
れる。剰余Ｎが除数Ｄ未満（Ｎ＜Ｄ）であれば、これら
の補正処理は行われない。ステップＳ１８に示すよう
に、以上の処理の結果商用レジスタ１２に残る最終の記
憶値Ｋ（＝［１２３５８］）が商Ｘとして出力され、か
つ剰余用レジスタ１１に残る記憶値Ｎ（＝［０］）が剰
余Ｙとして出力される。
【００３９】図４は、分割桁数Ｑが式４を満たす場合の
除算装置の演算アルゴリズムを説明するための図であ
り、進数Ｓが１０、与えられた被除数Ｎ0が［１２３４
５００］、除数Ｄが［１０５］であると仮定している。
式４に基づき、分割桁数Ｑ＝２、除数差Ｐ*＝−５とな
るが、図４の各ステップＳ２２〜Ｓ２９の処理は、図３
の各ステップＳ１２〜Ｓ１８の処理とそれぞれ比較する
と、以下の〔イ〕、〔ロ〕だけが異なり、他は等しい。
除算装置の演算アルゴリズムを説明するための図であ
り、進数Ｓが１０、与えられた被除数Ｎ0が［１２３４
５００］、除数Ｄが［１０５］であると仮定している。
式４に基づき、分割桁数Ｑ＝２、除数差Ｐ*＝−５とな
るが、図４の各ステップＳ２２〜Ｓ２９の処理は、図３
の各ステップＳ１２〜Ｓ１８の処理とそれぞれ比較する
と、以下の〔イ〕、〔ロ〕だけが異なり、他は等しい。
【００４０】〔イ〕図３では、除数差Ｐ*の値は正であ
るが、図４の場合は負になる。剰余用レジスタ１１内の
上位桁と除数差との積を下位桁に加算した和ＮＤ＋ＮＵ
×Ｐ *を剰余用レジスタ１１に更新記憶させているが、
図３では、上位桁ＮＤと下位桁ＮＵと除数差Ｐ*とがい
ずれも正であるのに対し、図４では、除数差Ｐ*の値が
負であり、下位桁ＮＤと除数差Ｐ*との積および上記の
和が負になることがある。したがって、実質的には加算
をしたり減算をしたりすることになる。
るが、図４の場合は負になる。剰余用レジスタ１１内の
上位桁と除数差との積を下位桁に加算した和ＮＤ＋ＮＵ
×Ｐ *を剰余用レジスタ１１に更新記憶させているが、
図３では、上位桁ＮＤと下位桁ＮＵと除数差Ｐ*とがい
ずれも正であるのに対し、図４では、除数差Ｐ*の値が
負であり、下位桁ＮＤと除数差Ｐ*との積および上記の
和が負になることがある。したがって、実質的には加算
をしたり減算をしたりすることになる。
【００４１】〔ロ〕除数差Ｐ*が負数の場合、すなわち
図４の場合、下位桁ＮＤと上位桁ＮＵと除数差Ｐ*の積
の和、ＮＤ＋ＮＵ×Ｐ*が負の値になることがあるた
め、剰余用レジスタ１１は剰余Ｎの符号をも記憶してい
る。剰余Ｎが剰余分割部１４で分割されるときは、該剰
余の上位桁ＮＵおよび下位桁ＮＤの両方が該剰余Ｎの符
号を共通的に用いる。すなわち剰余Ｎが負の値であれ
ば、該上位桁ＮＵおよび下位桁ＮＤは両方とも負の値に
なる。
図４の場合、下位桁ＮＤと上位桁ＮＵと除数差Ｐ*の積
の和、ＮＤ＋ＮＵ×Ｐ*が負の値になることがあるた
め、剰余用レジスタ１１は剰余Ｎの符号をも記憶してい
る。剰余Ｎが剰余分割部１４で分割されるときは、該剰
余の上位桁ＮＵおよび下位桁ＮＤの両方が該剰余Ｎの符
号を共通的に用いる。すなわち剰余Ｎが負の値であれ
ば、該上位桁ＮＵおよび下位桁ＮＤは両方とも負の値に
なる。
【００４２】また、図３では、すなわち式３を用いた場
合は、剰余用レジスタ１１に残る剰余Ｎが除数Ｄ以上の
場合に後処理を行うが、図４では、すなわち式４を用い
た場合は、剰余用レジスタ１１に残る剰余Ｎが負の値の
場合に後処理を行う。図４の場合の後処理は、商用レジ
スタ１２の記憶値Ｋから１を減算し、剰余用レジスタ１
１の剰余Ｎに除数Ｄを加えるという処理であるが、この
処理、すなわち図２のステップＡ８の処理は１回行えば
よい。なお、図２のフローチャートは、図３および図４
を考慮したものになっている。
合は、剰余用レジスタ１１に残る剰余Ｎが除数Ｄ以上の
場合に後処理を行うが、図４では、すなわち式４を用い
た場合は、剰余用レジスタ１１に残る剰余Ｎが負の値の
場合に後処理を行う。図４の場合の後処理は、商用レジ
スタ１２の記憶値Ｋから１を減算し、剰余用レジスタ１
１の剰余Ｎに除数Ｄを加えるという処理であるが、この
処理、すなわち図２のステップＡ８の処理は１回行えば
よい。なお、図２のフローチャートは、図３および図４
を考慮したものになっている。
【００４３】図１〜図４では、除数Ｄが除算装置の外部
から与えられる構成なので、定数算出部１３において除
数差Ｐ*および分割桁数Ｑが求められている。除数Ｄを
与える代わりに、分割桁数Ｑと除数差Ｐ*とが、除算装
置の外部から数値で与えられてもよい。これによって定
数算出部１３の省略が可能となる。また、剰余が不要な
場合は、図１では剰余補正部２１、図２のフローチャー
トではステップＡ５およびステップ７を省略することが
できるので、除算装置の構成がさらに簡略化される。
から与えられる構成なので、定数算出部１３において除
数差Ｐ*および分割桁数Ｑが求められている。除数Ｄを
与える代わりに、分割桁数Ｑと除数差Ｐ*とが、除算装
置の外部から数値で与えられてもよい。これによって定
数算出部１３の省略が可能となる。また、剰余が不要な
場合は、図１では剰余補正部２１、図２のフローチャー
トではステップＡ５およびステップ７を省略することが
できるので、除算装置の構成がさらに簡略化される。
【００４４】式５は、式３に基づいて図３の数値例を用
いて、図１の除算装置の演算アルゴリズムを数式で示し
たものである。式６は、式４に基づいて図４の数値例を
用いて、図１の除算装置の演算アルゴリズムを数式で示
したものである。また、式７は、式３に基づいて図４の
数値例を用いて、図１の除算装置の演算アルゴリズムを
数式で示したものである。
いて、図１の除算装置の演算アルゴリズムを数式で示し
たものである。式６は、式４に基づいて図４の数値例を
用いて、図１の除算装置の演算アルゴリズムを数式で示
したものである。また、式７は、式３に基づいて図４の
数値例を用いて、図１の除算装置の演算アルゴリズムを
数式で示したものである。
【００４５】また式５〜式７において細い一重線の下線
が付された項は、商用レジスタ１２に加算される上位桁
ＮＵの値を示し、二重線の下線が付された項は、上位桁
ＮＵと除数差Ｐ*との積と下位桁ＮＤとの和、すなわ
ち、新たに剰余用レジスタ１１に記憶される値を示して
いる。また太い一重線の下線が付された項は、商として
出力される値を示し、波線の下線が付された項は、剰余
として出力される値を示している。式６および式７は同
じ被除数と同じ除数とを用いる除算であるが、式３と式
４のいずれを用いるかによって収束する速度が異なるこ
とを示している。
が付された項は、商用レジスタ１２に加算される上位桁
ＮＵの値を示し、二重線の下線が付された項は、上位桁
ＮＵと除数差Ｐ*との積と下位桁ＮＤとの和、すなわ
ち、新たに剰余用レジスタ１１に記憶される値を示して
いる。また太い一重線の下線が付された項は、商として
出力される値を示し、波線の下線が付された項は、剰余
として出力される値を示している。式６および式７は同
じ被除数と同じ除数とを用いる除算であるが、式３と式
４のいずれを用いるかによって収束する速度が異なるこ
とを示している。
【００４６】
【数１】
【００４７】図５は、本発明の第１の実施の形態の除算
装置の他の構成例を示すブロック図である。図５の除算
装置は、図１の除算装置とほぼ同様の構成を有し、大き
くは次の点で異なっている。図１の除算装置では、与え
られた被除数Ｎ0と剰余更新部１７および剰余補正部２
１から出力される数値とは、そのまま剰余用レジスタ１
１に記憶され、剰余分割部１４は剰余用レジスタ１１の
記憶値Ｎを分割桁数Ｑで分割している。図５の除算装置
では、与えられた被除数Ｎ0と剰余更新部１７および剰
余補正部２１から出力される数値とを剰余分割部１４で
分割桁数Ｑに基づいて分割し、分割された数値を別々の
レジスタ１１Ａ，１１Ｂに記憶させている。上位桁ＮＵ
を記憶する上位桁用レジスタ１１Ａ、および下位桁ＮＤ
を記憶する下位桁用レジスタ１１Ｂは、別々に符号記憶
部４１Ａ，４１Ｂをもってもよいし、共通的にもっても
よい。また、剰余補正部２１の出力値は、剰余分割部１
４を経由してもよいし、下位桁用レジスタ１１Ｂに直接
更新記憶されてもよい。
装置の他の構成例を示すブロック図である。図５の除算
装置は、図１の除算装置とほぼ同様の構成を有し、大き
くは次の点で異なっている。図１の除算装置では、与え
られた被除数Ｎ0と剰余更新部１７および剰余補正部２
１から出力される数値とは、そのまま剰余用レジスタ１
１に記憶され、剰余分割部１４は剰余用レジスタ１１の
記憶値Ｎを分割桁数Ｑで分割している。図５の除算装置
では、与えられた被除数Ｎ0と剰余更新部１７および剰
余補正部２１から出力される数値とを剰余分割部１４で
分割桁数Ｑに基づいて分割し、分割された数値を別々の
レジスタ１１Ａ，１１Ｂに記憶させている。上位桁ＮＵ
を記憶する上位桁用レジスタ１１Ａ、および下位桁ＮＤ
を記憶する下位桁用レジスタ１１Ｂは、別々に符号記憶
部４１Ａ，４１Ｂをもってもよいし、共通的にもっても
よい。また、剰余補正部２１の出力値は、剰余分割部１
４を経由してもよいし、下位桁用レジスタ１１Ｂに直接
更新記憶されてもよい。
【００４８】すなわち図５の除算装置では、剰余用レジ
スタ１１の代わりに上位桁用レジスタ１１Ａと下位桁用
レジスタ１１Ｂとが配置されており、与えられた被除数
Ｎ0または剰余更新部１７の出力値を定数算出部１３か
ら与えられた分割桁数Ｑに基づき剰余分割部１４によっ
て上位桁ＮＵおよび下位桁ＮＤに分割し、上位桁ＮＵを
上位桁用レジスタ１１Ａに記憶させて、下位桁ＮＤを下
位桁用レジスタ１１Ｂに記憶させている。図１と図５と
では、これら２つのレジスタ１１Ａ，１１Ｂの剰余分割
部１４に対する位置が剰余用レジスタ１１の剰余分割部
１４に対する位置と反対になっている以外は同様であ
り、同様の動作を行う。この結果、図５の除算装置は、
図１の除算装置と動作内容が等しく、手順だけが異な
る。
スタ１１の代わりに上位桁用レジスタ１１Ａと下位桁用
レジスタ１１Ｂとが配置されており、与えられた被除数
Ｎ0または剰余更新部１７の出力値を定数算出部１３か
ら与えられた分割桁数Ｑに基づき剰余分割部１４によっ
て上位桁ＮＵおよび下位桁ＮＤに分割し、上位桁ＮＵを
上位桁用レジスタ１１Ａに記憶させて、下位桁ＮＤを下
位桁用レジスタ１１Ｂに記憶させている。図１と図５と
では、これら２つのレジスタ１１Ａ，１１Ｂの剰余分割
部１４に対する位置が剰余用レジスタ１１の剰余分割部
１４に対する位置と反対になっている以外は同様であ
り、同様の動作を行う。この結果、図５の除算装置は、
図１の除算装置と動作内容が等しく、手順だけが異な
る。
【００４９】図６は、図５の除算装置における除算処理
を説明するためのフローチャートである。演算開始後、
ステップＡ１００からステップＡ１０１に進む。図２の
ステップＡ１，Ａ２における前処理のうち、商用レジス
タのクリアと分割桁数Ｑおよび除数差Ｐ*の算出とだけ
がステップＡ１０１で行われ、被除数Ｎ0はステップＡ
１０２で剰余分割部１４に与えられる。剰余分割部１４
は、ステップＡ１０３で、与えられている最新の数値
を、分割桁数Ｑを境に上位桁ＮＵと下位桁ＮＤとに分割
して、求められた上位桁ＮＵおよび下位桁ＮＤを上位桁
用および下位桁用レジスタ１１Ａ，１１Ｂに記憶させ
る。ステップＡ１０４で、繰返し制御部１８が図２のス
テップＡ４と同様に、更新後の上位桁ＮＵと０との比較
を行う。更新後の上位桁ＮＵが０より大きい場合、ステ
ップＡ１０５で、図２のステップＡ３と同様に、商更新
部１５が更新後の上位桁ＮＵを商用レジスタ１２の記憶
値Ｋに加算して加算結果Ｋ＋ＮＵを商用レジスタ１２に
更新記憶させ、かつステップＡ１０６で、剰余更新部１
７が更新後の上位桁と除数差との積ＮＵ×Ｐ*に更新後
の下位桁ＮＤを加算して、得られる和ＮＤ＋ＮＵ×Ｐ*
を剰余分割部１４に与えている。更新後の上位桁ＮＵが
０以下の場合に実行されるステップＡ１０７〜Ａ１１０
の後処理は、図２のステップＡ５〜Ａ８の後処理と等し
い。
を説明するためのフローチャートである。演算開始後、
ステップＡ１００からステップＡ１０１に進む。図２の
ステップＡ１，Ａ２における前処理のうち、商用レジス
タのクリアと分割桁数Ｑおよび除数差Ｐ*の算出とだけ
がステップＡ１０１で行われ、被除数Ｎ0はステップＡ
１０２で剰余分割部１４に与えられる。剰余分割部１４
は、ステップＡ１０３で、与えられている最新の数値
を、分割桁数Ｑを境に上位桁ＮＵと下位桁ＮＤとに分割
して、求められた上位桁ＮＵおよび下位桁ＮＤを上位桁
用および下位桁用レジスタ１１Ａ，１１Ｂに記憶させ
る。ステップＡ１０４で、繰返し制御部１８が図２のス
テップＡ４と同様に、更新後の上位桁ＮＵと０との比較
を行う。更新後の上位桁ＮＵが０より大きい場合、ステ
ップＡ１０５で、図２のステップＡ３と同様に、商更新
部１５が更新後の上位桁ＮＵを商用レジスタ１２の記憶
値Ｋに加算して加算結果Ｋ＋ＮＵを商用レジスタ１２に
更新記憶させ、かつステップＡ１０６で、剰余更新部１
７が更新後の上位桁と除数差との積ＮＵ×Ｐ*に更新後
の下位桁ＮＤを加算して、得られる和ＮＤ＋ＮＵ×Ｐ*
を剰余分割部１４に与えている。更新後の上位桁ＮＵが
０以下の場合に実行されるステップＡ１０７〜Ａ１１０
の後処理は、図２のステップＡ５〜Ａ８の後処理と等し
い。
【００５０】以上説明するように、図５の除算装置は、
図１の除算装置と同様に、除数Ｄに基づいて算出される
分割桁数Ｑおよび除数差Ｐ*を用いて被除数Ｎ0を除算す
るＳ進数の除算を、数値の分割と加算と減算と乗算の組
合わせまたは数値の分割と加算と乗算との組合わせで実
行する。これによって、除算装置の構成が簡単になり、
かつ商および剰余を高速に求めることができる。さらに
図５の除算装置は、与えられた被除数Ｎ0および除数Ｄ
の進数表記に拘わらず除算の実行が可能であり、かつ除
数Ｄの制限が極めて少ないので、従来技術の除算装置よ
りも汎用性が大幅に向上する。
図１の除算装置と同様に、除数Ｄに基づいて算出される
分割桁数Ｑおよび除数差Ｐ*を用いて被除数Ｎ0を除算す
るＳ進数の除算を、数値の分割と加算と減算と乗算の組
合わせまたは数値の分割と加算と乗算との組合わせで実
行する。これによって、除算装置の構成が簡単になり、
かつ商および剰余を高速に求めることができる。さらに
図５の除算装置は、与えられた被除数Ｎ0および除数Ｄ
の進数表記に拘わらず除算の実行が可能であり、かつ除
数Ｄの制限が極めて少ないので、従来技術の除算装置よ
りも汎用性が大幅に向上する。
【００５１】本発明の第２の実施の形態である除算装置
について以下に説明する。第２の実施の形態の除算装置
は、式８に示すように、２進数表記の被除数Ｎ0を２進
数表記の除数Ｄで除算して商Ｘと剰余Ｙとを求めてお
り、かつ除数Ｄが式９または式１０を満たす値に制限さ
れている。すなわち第２の実施の形態の除算装置は、図
１の除算装置において進数Ｓが２に限定され、かつ除数
差Ｐが２nとなる除数Ｄに限定されている。除数差Ｐを
定義している２nの指数ｎを、以後「除数差指数」と称
する。 Ｎ0÷Ｄ ＝ Ｘ余りＹ …（８） Ｄ ＝ ２Q−２n ただし、ＱはＤ≦２Qを満たす最小の整数、ｎは０以上の整数 …（９） Ｄ＝２Q＋２n ただし、ＱはＤ≧２Qを満たす最大の整数、ｎは０以上の整数 …（10）
について以下に説明する。第２の実施の形態の除算装置
は、式８に示すように、２進数表記の被除数Ｎ0を２進
数表記の除数Ｄで除算して商Ｘと剰余Ｙとを求めてお
り、かつ除数Ｄが式９または式１０を満たす値に制限さ
れている。すなわち第２の実施の形態の除算装置は、図
１の除算装置において進数Ｓが２に限定され、かつ除数
差Ｐが２nとなる除数Ｄに限定されている。除数差Ｐを
定義している２nの指数ｎを、以後「除数差指数」と称
する。 Ｎ0÷Ｄ ＝ Ｘ余りＹ …（８） Ｄ ＝ ２Q−２n ただし、ＱはＤ≦２Qを満たす最小の整数、ｎは０以上の整数 …（９） Ｄ＝２Q＋２n ただし、ＱはＤ≧２Qを満たす最大の整数、ｎは０以上の整数 …（10）
【００５２】図７は、第２の実施の形態の除算装置にお
いて、除数Ｄが式９で定義されている場合の演算アルゴ
リズムを説明するための図である。なお図７は、被除数
Ｎ0が［１１１１０１１１］（１０進数表記では［２４
７］D）であり、除数Ｄが［１１１］（１０進数表記で
は［７］D）である場合の例になっている。なお以後の
説明および図において、サフィックスＤ（D）が付され
た数値は１０進数表記、サフィックスＨ（H）が付され
た数値は１６進数表記である。
いて、除数Ｄが式９で定義されている場合の演算アルゴ
リズムを説明するための図である。なお図７は、被除数
Ｎ0が［１１１１０１１１］（１０進数表記では［２４
７］D）であり、除数Ｄが［１１１］（１０進数表記で
は［７］D）である場合の例になっている。なお以後の
説明および図において、サフィックスＤ（D）が付され
た数値は１０進数表記、サフィックスＨ（H）が付され
た数値は１６進数表記である。
【００５３】ステップＳ４１において、与えられている
被除数Ｎ0が剰余用レジスタ１１にストアされ、かつ商
用レジスタ１２の記憶値がクリアされ、さらに除数Ｄに
基づいて分割桁数Ｑと除数差指数ｎとが式９に基づいて
求められる。図７の例では、除数Ｄが［１１１］なの
で、分割桁数Ｑ＝［３］Dであり、除数差指数ｎ＝
［０］Dである。ステップＳ４２において、剰余用レジ
スタ１１の記憶値Ｎが、最下位桁からＱ桁目まで、すな
わち１桁目から３桁目までの下位桁ＮＤと、Ｑ＋１桁目
から最上位桁目まで、すなわち４桁目から８桁目までの
上位桁ＮＵとに分けられる。
被除数Ｎ0が剰余用レジスタ１１にストアされ、かつ商
用レジスタ１２の記憶値がクリアされ、さらに除数Ｄに
基づいて分割桁数Ｑと除数差指数ｎとが式９に基づいて
求められる。図７の例では、除数Ｄが［１１１］なの
で、分割桁数Ｑ＝［３］Dであり、除数差指数ｎ＝
［０］Dである。ステップＳ４２において、剰余用レジ
スタ１１の記憶値Ｎが、最下位桁からＱ桁目まで、すな
わち１桁目から３桁目までの下位桁ＮＤと、Ｑ＋１桁目
から最上位桁目まで、すなわち４桁目から８桁目までの
上位桁ＮＵとに分けられる。
【００５４】ステップＳ４３，Ｓ４４において、まず、
被除数Ｎ0、すなわち剰余レジスタ１１の記憶値Ｎの８
桁目〜４桁目である上位桁ＮＵが商用レジスタ１２の記
憶値である０に加えられ、商用レジスタ１２に更新記憶
される。図７の例では、［１１１１０］が商用レジスタ
１２に記憶される。次に、上位桁ＮＵの各桁の値を除数
差指数ｎと同じ桁数だけ上位に桁移動した値が下位桁Ｎ
Ｄに加算され、加算結果が剰余用レジスタ１１に更新記
憶される。以後の説明では、上位桁ＮＵをｎ桁だけ桁移
動した数値の参照符に添字「ｎ」を付し、「ＮＵｎ」と
表記する。図７の例では除数差指数ｎが０なので、実際
には桁移動は行われない。図７の例では、［１１１］＋
［１１１１０］＝［１００１０１］が剰余用レジスタ１
１に記憶される。これらの処理が１サイクル目の処理で
ある。
被除数Ｎ0、すなわち剰余レジスタ１１の記憶値Ｎの８
桁目〜４桁目である上位桁ＮＵが商用レジスタ１２の記
憶値である０に加えられ、商用レジスタ１２に更新記憶
される。図７の例では、［１１１１０］が商用レジスタ
１２に記憶される。次に、上位桁ＮＵの各桁の値を除数
差指数ｎと同じ桁数だけ上位に桁移動した値が下位桁Ｎ
Ｄに加算され、加算結果が剰余用レジスタ１１に更新記
憶される。以後の説明では、上位桁ＮＵをｎ桁だけ桁移
動した数値の参照符に添字「ｎ」を付し、「ＮＵｎ」と
表記する。図７の例では除数差指数ｎが０なので、実際
には桁移動は行われない。図７の例では、［１１１］＋
［１１１１０］＝［１００１０１］が剰余用レジスタ１
１に記憶される。これらの処理が１サイクル目の処理で
ある。
【００５５】１サイクル目の処理後において剰余用レジ
スタ１１の記憶値の上位桁ＮＵは０でないので、ステッ
プＳ４５において、１サイクル目と同様の手順で、２サ
イクル目の処理が行われる。この結果ステップＳ４６に
おいて、商用レジスタ１２の記憶値である［１１１１
０］と上位桁ＮＵである［１００］の和である［１００
０１０］が、商用レジスタ１２に更新記憶される。また
剰余用レジスタ１１の上位桁ＮＵである［１００］と下
位桁ＮＤである［１０１］との和［１００１］が剰余用
レジスタ１１に更新記憶される。２サイクル目の処理後
に剰余用レジスタ１１に記憶されている被除数用レジス
タの記憶値の上位桁は０でないので、ステップＳ４７に
おいて、１サイクル目と同様の手順で、３サイクル目の
処理が行われる。この結果ステップＳ４８において、商
用レジスタ１２には［１０００１１］が記憶され、剰余
用レジスタ１１には［１０］が記憶される。この時点で
剰余用レジスタ１１の上位桁ＮＵが０になるので、繰返
し処理が終わる。
スタ１１の記憶値の上位桁ＮＵは０でないので、ステッ
プＳ４５において、１サイクル目と同様の手順で、２サ
イクル目の処理が行われる。この結果ステップＳ４６に
おいて、商用レジスタ１２の記憶値である［１１１１
０］と上位桁ＮＵである［１００］の和である［１００
０１０］が、商用レジスタ１２に更新記憶される。また
剰余用レジスタ１１の上位桁ＮＵである［１００］と下
位桁ＮＤである［１０１］との和［１００１］が剰余用
レジスタ１１に更新記憶される。２サイクル目の処理後
に剰余用レジスタ１１に記憶されている被除数用レジス
タの記憶値の上位桁は０でないので、ステップＳ４７に
おいて、１サイクル目と同様の手順で、３サイクル目の
処理が行われる。この結果ステップＳ４８において、商
用レジスタ１２には［１０００１１］が記憶され、剰余
用レジスタ１１には［１０］が記憶される。この時点で
剰余用レジスタ１１の上位桁ＮＵが０になるので、繰返
し処理が終わる。
【００５６】繰返し処理の終了後、剰余用レジスタ１１
の下位桁ＮＤの記憶値［１０］と除数Ｄである［１１
１］とが比べられる。下位桁ＮＤが除数Ｄ以上であれ
ば、後処理として、商用レジスタ１２の記憶値Ｋに１が
加えられ、かつ剰余用レジスタ１１の下位桁ＮＤの記憶
値から除数Ｄが減算された後に、除算処理が終了する。
なお図７の例では、剰余用レジスタ１１の下位桁ＮＤの
記憶値は除数Ｄ未満なので、ステップＳ４９において後
処理は行われない。以上の処理の結果、商用レジスタ１
２には商Ｘとして［１０００１１］が記憶され、剰余用
レジスタ１１には剰余Ｙとして［１０］が記憶される。
の下位桁ＮＤの記憶値［１０］と除数Ｄである［１１
１］とが比べられる。下位桁ＮＤが除数Ｄ以上であれ
ば、後処理として、商用レジスタ１２の記憶値Ｋに１が
加えられ、かつ剰余用レジスタ１１の下位桁ＮＤの記憶
値から除数Ｄが減算された後に、除算処理が終了する。
なお図７の例では、剰余用レジスタ１１の下位桁ＮＤの
記憶値は除数Ｄ未満なので、ステップＳ４９において後
処理は行われない。以上の処理の結果、商用レジスタ１
２には商Ｘとして［１０００１１］が記憶され、剰余用
レジスタ１１には剰余Ｙとして［１０］が記憶される。
【００５７】図８は、図７の演算アルゴリズムに従って
除算を行う除算装置の構成を示すブロック図である。図
８の除算装置は図１の除算装置の構成と類似の構成を有
するので、図８の除算装置の構成部品のうち、図１の除
算装置の構成部品と基本機能が等しい部品には、該図１
の構成部品と同じ参照符を付している。図８の除算装置
の詳細な構成を、図７の数値例、すなわち被除数Ｎ0が
［１１１１０１１１］でありかつ除数Ｄが［１１１］の
場合を例として説明する。
除算を行う除算装置の構成を示すブロック図である。図
８の除算装置は図１の除算装置の構成と類似の構成を有
するので、図８の除算装置の構成部品のうち、図１の除
算装置の構成部品と基本機能が等しい部品には、該図１
の構成部品と同じ参照符を付している。図８の除算装置
の詳細な構成を、図７の数値例、すなわち被除数Ｎ0が
［１１１１０１１１］でありかつ除数Ｄが［１１１］の
場合を例として説明する。
【００５８】最初に、剰余用レジスタ１１に被除数Ｎ0
が記憶され、商用レジスタ１２の記憶値が０にリセット
される。定数算出部１３は、除数Ｄ＝［１１１］から式
９に基づいて算出される分割桁数Ｑ＝３と除数差指数ｎ
＝０とを記憶する。
が記憶され、商用レジスタ１２の記憶値が０にリセット
される。定数算出部１３は、除数Ｄ＝［１１１］から式
９に基づいて算出される分割桁数Ｑ＝３と除数差指数ｎ
＝０とを記憶する。
【００５９】剰余用レジスタ１１内の記憶値の第Ｑ＋１
桁以上の部分が、上位桁ＮＵとして上位桁抽出部２６に
よって抽出されて、上位桁乗算部１６を実現しているシ
フタ３１に与えられる。シフタ３１は、定数算出部１３
に記憶される除数差指数ｎに基づいて、剰余更新部１７
を実現している加算器３２に与えるべき加数を制御す
る。具体的には、シフタ３１は、与えられている上位桁
ＮＵの各桁を除数差指数ｎと同数のｎビットだけ上方に
シフトさせたものを、加数として加算器３２に与える。
たとえば、上位桁抽出部２６から得られる上位桁ＮＵが
［１１１１０］であり、除数差指数ｎ＝［２］Dなら
ば、シフタ３１は、上位桁ＮＵの各桁を２ビットづつシ
フトした値、すなわち［１１１１０００］を、加算器３
２に加数として与える。同時に、剰余用レジスタ１１内
の記憶値の第Ｑ桁以下の部分が、下位桁ＮＤとして下位
桁抽出部２５によって抽出されて、剰余更新用の加算器
３２に被加数として与えられる。
桁以上の部分が、上位桁ＮＵとして上位桁抽出部２６に
よって抽出されて、上位桁乗算部１６を実現しているシ
フタ３１に与えられる。シフタ３１は、定数算出部１３
に記憶される除数差指数ｎに基づいて、剰余更新部１７
を実現している加算器３２に与えるべき加数を制御す
る。具体的には、シフタ３１は、与えられている上位桁
ＮＵの各桁を除数差指数ｎと同数のｎビットだけ上方に
シフトさせたものを、加数として加算器３２に与える。
たとえば、上位桁抽出部２６から得られる上位桁ＮＵが
［１１１１０］であり、除数差指数ｎ＝［２］Dなら
ば、シフタ３１は、上位桁ＮＵの各桁を２ビットづつシ
フトした値、すなわち［１１１１０００］を、加算器３
２に加数として与える。同時に、剰余用レジスタ１１内
の記憶値の第Ｑ桁以下の部分が、下位桁ＮＤとして下位
桁抽出部２５によって抽出されて、剰余更新用の加算器
３２に被加数として与えられる。
【００６０】剰余更新用の加算器３２は、加算処理を行
い、加算結果を剰余用レジスタ１１に戻して更新記憶さ
せる。上位桁ＮＵは、上位桁抽出部２６から、商更新部
１５を実現している加算器３３にも、加数として与えら
れる。また商用レジスタ１２の記憶値Ｋは、商更新用の
加算器３３に被加数として与えられる。商更新用の加算
器３３は、加算処理を行い、加算結果Ｋ＋ＮＵを商用レ
ジスタ１２に戻して更新記憶させる。剰余更新用の加算
器３２および商更新用の加算器３３の加算処理は、上位
桁抽出部２６から出力される上位桁ＮＵが０になるま
で、すなわち、繰返し制御部１８を実現する判定器３４
において上位桁抽出部２６の出力内容が０であると判定
されるまで、繰返し実行される。上位桁抽出部２６の出
力内容が０になったと判定されると、上記の加算処理は
終わり、後処理を行う。
い、加算結果を剰余用レジスタ１１に戻して更新記憶さ
せる。上位桁ＮＵは、上位桁抽出部２６から、商更新部
１５を実現している加算器３３にも、加数として与えら
れる。また商用レジスタ１２の記憶値Ｋは、商更新用の
加算器３３に被加数として与えられる。商更新用の加算
器３３は、加算処理を行い、加算結果Ｋ＋ＮＵを商用レ
ジスタ１２に戻して更新記憶させる。剰余更新用の加算
器３２および商更新用の加算器３３の加算処理は、上位
桁抽出部２６から出力される上位桁ＮＵが０になるま
で、すなわち、繰返し制御部１８を実現する判定器３４
において上位桁抽出部２６の出力内容が０であると判定
されるまで、繰返し実行される。上位桁抽出部２６の出
力内容が０になったと判定されると、上記の加算処理は
終わり、後処理を行う。
【００６１】後処理のために、補正制御部１９を実現し
ている判定器３５が、下位桁抽出部２５から出力される
下位桁ＮＤが除数Ｄ以上か否かを判定する。下位桁ＮＤ
が除数Ｄ未満であれば除算は終了する。下位桁ＮＤが除
数Ｄ以上であれば、商補正部２０を実現している加算器
３６が、商用レジスタ１２の記憶値Ｋに１を加えて商用
レジスタ１２に更新記憶させ、剰余補正部２１を実現し
ている減算器３７が、剰余用レジスタ１１の記憶値の下
位桁ＮＤ、すなわち剰余用レジスタの記憶値Ｎから除数
Ｄを減算して、得られる差を剰余用レジスタ１１に更新
記憶させる。
ている判定器３５が、下位桁抽出部２５から出力される
下位桁ＮＤが除数Ｄ以上か否かを判定する。下位桁ＮＤ
が除数Ｄ未満であれば除算は終了する。下位桁ＮＤが除
数Ｄ以上であれば、商補正部２０を実現している加算器
３６が、商用レジスタ１２の記憶値Ｋに１を加えて商用
レジスタ１２に更新記憶させ、剰余補正部２１を実現し
ている減算器３７が、剰余用レジスタ１１の記憶値の下
位桁ＮＤ、すなわち剰余用レジスタの記憶値Ｎから除数
Ｄを減算して、得られる差を剰余用レジスタ１１に更新
記憶させる。
【００６２】図９は、図８の除算装置における除算処理
の手順を説明するためのフローチャートである。演算開
始後、ステップＡ１０からステップＡ１１に進む。ステ
ップＡ１１では、剰余用レジスタ１１に被除数Ｎ0がス
トアされ、かつ商用レジスタ１２のクリアのために０が
ストアされる。ステップＡ１２では、除数Ｄから式９に
基づき、分割桁数Ｑと除数差指数ｎとが求められる。
の手順を説明するためのフローチャートである。演算開
始後、ステップＡ１０からステップＡ１１に進む。ステ
ップＡ１１では、剰余用レジスタ１１に被除数Ｎ0がス
トアされ、かつ商用レジスタ１２のクリアのために０が
ストアされる。ステップＡ１２では、除数Ｄから式９に
基づき、分割桁数Ｑと除数差指数ｎとが求められる。
【００６３】ステップＡ１３では、まず剰余レジスタ１
１の記憶値Ｎから、上位桁ＮＵおよび下位桁ＮＤがそれ
ぞれ抽出される。次いで商用レジスタ１２の記憶値Ｋに
上位桁ＮＵが加算され、加算結果Ｋ＋ＮＵが商用レジス
タ１２に更新記憶される。また上位桁ＮＵの各桁をｎ桁
上位に桁移動した値ＮＵｎが下位桁ＮＤに加算され、加
算結果ＮＤ＋ＮＵｎが剰余用レジスタ１１に更新記憶さ
れる。ステップＡ１４において、上位桁ＮＵと０とが比
較される。上位桁ＮＵが０でない場合、ステップＡ１４
からステップＡ１３に戻る。上位桁ＮＵが０になるま
で、更新後の剰余用レジスタ１１および商用レジスタ１
２に対してステップＡ１３の処理が施される。上位桁Ｎ
Ｕが０になった場合、ステップＡ１４からステップＡ１
６に進む。
１の記憶値Ｎから、上位桁ＮＵおよび下位桁ＮＤがそれ
ぞれ抽出される。次いで商用レジスタ１２の記憶値Ｋに
上位桁ＮＵが加算され、加算結果Ｋ＋ＮＵが商用レジス
タ１２に更新記憶される。また上位桁ＮＵの各桁をｎ桁
上位に桁移動した値ＮＵｎが下位桁ＮＤに加算され、加
算結果ＮＤ＋ＮＵｎが剰余用レジスタ１１に更新記憶さ
れる。ステップＡ１４において、上位桁ＮＵと０とが比
較される。上位桁ＮＵが０でない場合、ステップＡ１４
からステップＡ１３に戻る。上位桁ＮＵが０になるま
で、更新後の剰余用レジスタ１１および商用レジスタ１
２に対してステップＡ１３の処理が施される。上位桁Ｎ
Ｕが０になった場合、ステップＡ１４からステップＡ１
６に進む。
【００６４】ステップＡ１６において、下位桁ＮＤと除
数Ｄとが比較される。下位桁ＮＤが除数Ｄ未満である場
合、ステップＡ１７を飛ばしてステップＡ１９で除算処
理を終了する。下位桁ＮＤが除数Ｄ以上である場合、ス
テップＡ１６に進み、商用レジスタ１２に記憶されてい
る値Ｋに１が加算されて、商用レジスタ１２に加算結果
が更新記憶される。さらに下位桁ＮＤから除数Ｄが減算
されて、減算結果が剰余用レジスタ１１に更新記憶され
る。後処理完了後、ステップＡ１９で処理を終了する。
数Ｄとが比較される。下位桁ＮＤが除数Ｄ未満である場
合、ステップＡ１７を飛ばしてステップＡ１９で除算処
理を終了する。下位桁ＮＤが除数Ｄ以上である場合、ス
テップＡ１６に進み、商用レジスタ１２に記憶されてい
る値Ｋに１が加算されて、商用レジスタ１２に加算結果
が更新記憶される。さらに下位桁ＮＤから除数Ｄが減算
されて、減算結果が剰余用レジスタ１１に更新記憶され
る。後処理完了後、ステップＡ１９で処理を終了する。
【００６５】図７〜図９で説明したように構成されてい
る除算装置は、式９を満たす除数Ｄに対して有効であ
り、商Ｘおよび剰余Ｙを高速に求めることができる。式
１１は、図７〜図９の除算装置において有効な除数Ｄの
例を示す。 Ｄ＝11 ，111 ，1111 ，11111， …… Ｄ＝110 ，1110 ，11110 ，111110， …… Ｄ＝1100 ，11100 ，111100 ，1111100， …… …（11） Ｄ＝11000 ，111000 ，1111000 ，11111000， …… Ｄ＝110000，1110000，11110000，……
る除算装置は、式９を満たす除数Ｄに対して有効であ
り、商Ｘおよび剰余Ｙを高速に求めることができる。式
１１は、図７〜図９の除算装置において有効な除数Ｄの
例を示す。 Ｄ＝11 ，111 ，1111 ，11111， …… Ｄ＝110 ，1110 ，11110 ，111110， …… Ｄ＝1100 ，11100 ，111100 ，1111100， …… …（11） Ｄ＝11000 ，111000 ，1111000 ，11111000， …… Ｄ＝110000，1110000，11110000，……
【００６６】第２の実施の形態の除算装置において、除
数Ｄが式１０で定義されている場合、剰余用レジスタ１
１の記憶値Ｎの符号を記憶する構成が必要になる。剰余
用レジスタ１１の記憶値Ｎが上位桁ＮＵと下位桁ＮＤと
に分割される場合、剰余用レジスタ１１の記憶値Ｎの符
号と同じ符号が上位桁ＮＵおよび下位桁ＮＤに付され
る。すなわち剰余用レジスタ１１の記憶値の符号は、該
数値の上位桁ＮＵと該数値の下位桁ＮＤとに共通な符号
となる。第２の実施の形態の説明では、説明を簡略化す
るため、負の数値は、補数でなく、符号と数値の絶対値
との組合わせで表現している。勿論負数を補数で扱うこ
とも可能である。
数Ｄが式１０で定義されている場合、剰余用レジスタ１
１の記憶値Ｎの符号を記憶する構成が必要になる。剰余
用レジスタ１１の記憶値Ｎが上位桁ＮＵと下位桁ＮＤと
に分割される場合、剰余用レジスタ１１の記憶値Ｎの符
号と同じ符号が上位桁ＮＵおよび下位桁ＮＤに付され
る。すなわち剰余用レジスタ１１の記憶値の符号は、該
数値の上位桁ＮＵと該数値の下位桁ＮＤとに共通な符号
となる。第２の実施の形態の説明では、説明を簡略化す
るため、負の数値は、補数でなく、符号と数値の絶対値
との組合わせで表現している。勿論負数を補数で扱うこ
とも可能である。
【００６７】図１０は、第２の実施の形態の除算装置に
おいて、除数Ｄが式１０で定義されている場合の演算ア
ルゴリズムを示す図である。なお図１０は、被除数Ｎ0
が［１１１１０１１１］（＝［２４７］D）であり、除
数Ｄが［１００１］（＝［９］D）である場合の例にな
っている。
おいて、除数Ｄが式１０で定義されている場合の演算ア
ルゴリズムを示す図である。なお図１０は、被除数Ｎ0
が［１１１１０１１１］（＝［２４７］D）であり、除
数Ｄが［１００１］（＝［９］D）である場合の例にな
っている。
【００６８】ステップＳ７１において、与えられている
被除数Ｎ0が剰余用レジスタ１１にストアされ、かつ商
用レジスタ１２の記憶値が０に戻され、さらに分割桁数
Ｑと除数差指数ｎとが求められる。図１０の例では、除
数Ｄが［１００１］なので、分割桁数Ｑ＝［３］Dであ
り、除数差指数ｎ＝［０］Dになる。ステップＳ７２に
おいて、与えられている被除数Ｎ0、すなわち剰余用レ
ジスタ１１の記憶値Ｎが、１桁目から３桁目までの下位
桁ＮＤと、４桁目から８桁目までの上位桁ＮＵとに分け
られる。
被除数Ｎ0が剰余用レジスタ１１にストアされ、かつ商
用レジスタ１２の記憶値が０に戻され、さらに分割桁数
Ｑと除数差指数ｎとが求められる。図１０の例では、除
数Ｄが［１００１］なので、分割桁数Ｑ＝［３］Dであ
り、除数差指数ｎ＝［０］Dになる。ステップＳ７２に
おいて、与えられている被除数Ｎ0、すなわち剰余用レ
ジスタ１１の記憶値Ｎが、１桁目から３桁目までの下位
桁ＮＤと、４桁目から８桁目までの上位桁ＮＵとに分け
られる。
【００６９】ステップＳ７３において、先ず、上位桁Ｎ
Ｕが商用レジスタ１２の記憶値０に加えられ、加算結果
である［１１１１０］が商用レジスタ１２に更新記憶さ
れる。次いで、上位桁ＮＵの各桁を除数差指数ｎと同数
だけ上位に桁移動した値ＮＵｎが下位桁ＮＤから減算さ
れる。減算結果は、ステップＳ７４で、剰余用レジスタ
１１に戻されて更新記憶される。なお図１０の例ではｎ
＝０なので、実際には桁移動は行われず、下位桁ＮＤか
ら上位桁ＮＵがそのまま減算される。この結果［１１
１］−［１１１１０］＝［−１０１１１］が、剰余用レ
ジスタ１１に更新記憶される。これらの処理が１サイク
ル目の処理である。
Ｕが商用レジスタ１２の記憶値０に加えられ、加算結果
である［１１１１０］が商用レジスタ１２に更新記憶さ
れる。次いで、上位桁ＮＵの各桁を除数差指数ｎと同数
だけ上位に桁移動した値ＮＵｎが下位桁ＮＤから減算さ
れる。減算結果は、ステップＳ７４で、剰余用レジスタ
１１に戻されて更新記憶される。なお図１０の例ではｎ
＝０なので、実際には桁移動は行われず、下位桁ＮＤか
ら上位桁ＮＵがそのまま減算される。この結果［１１
１］−［１１１１０］＝［−１０１１１］が、剰余用レ
ジスタ１１に更新記憶される。これらの処理が１サイク
ル目の処理である。
【００７０】１サイクル目と同様の手順で、ステップＳ
７５の２サイクル目の処理を行うと、ステップＳ７６に
おいて、商用レジスタ１２は、［１１１１０］と［−１
０］の和である［１１１００］を更新記憶し、剰余用レ
ジスタ１１は、下位桁ＮＤである［−１１１］から上位
桁ＮＵである［−１０］を引いた差である［−１０１］
を記憶する。ステップＳ７６の段階で更新後の剰余用レ
ジスタ１１の８桁目〜４桁目の部分が０となるので、繰
返し処理を終わる。
７５の２サイクル目の処理を行うと、ステップＳ７６に
おいて、商用レジスタ１２は、［１１１１０］と［−１
０］の和である［１１１００］を更新記憶し、剰余用レ
ジスタ１１は、下位桁ＮＤである［−１１１］から上位
桁ＮＵである［−１０］を引いた差である［−１０１］
を記憶する。ステップＳ７６の段階で更新後の剰余用レ
ジスタ１１の８桁目〜４桁目の部分が０となるので、繰
返し処理を終わる。
【００７１】この後、剰余用レジスタ１１の記憶値［−
１０１］が負であるので、ステップＳ７７において、商
用レジスタ１２の記憶値から１が減算されて、減算結果
［１１１００］−［１］＝［１１０１１］が商Ｘとして
商用レジスタ１２に更新記憶される。かつ剰余用レジス
タ１１の記憶値に除数Ｄである［１００１］が加えられ
て、加算結果［−１０１］＋［１００１］＝［１００］
が剰余Ｙとして剰余用レジスタ１１に更新記憶される。
なお、剰余用レジスタ１１の記憶値が０以上のときは、
そのまま終了すればよい。
１０１］が負であるので、ステップＳ７７において、商
用レジスタ１２の記憶値から１が減算されて、減算結果
［１１１００］−［１］＝［１１０１１］が商Ｘとして
商用レジスタ１２に更新記憶される。かつ剰余用レジス
タ１１の記憶値に除数Ｄである［１００１］が加えられ
て、加算結果［−１０１］＋［１００１］＝［１００］
が剰余Ｙとして剰余用レジスタ１１に更新記憶される。
なお、剰余用レジスタ１１の記憶値が０以上のときは、
そのまま終了すればよい。
【００７２】図１１は、図１０の演算アルゴリズムに基
づく除算を行う除算装置の構成を示すブロック図であ
る。図１１の除算装置は、図１および図８の除算装置と
類似の構成を有し、図１１の除算装置の構成部品のう
ち、図１および図８の除算装置の構成部品と基本機能が
等しい部品には、該構成部品と同じ参照符を付してい
る。図１１の除算装置の詳細な構成を、図１０の数値
例、すなわち被除数Ｎ0が［１１１１０１１１］であ
り、かつ除数Ｄが［１００１］の場合を例として説明す
る。すなわちこの場合、分割桁数Ｑ＝［３］Dであり、
除数差指数ｎ＝［０］Dである。なお図１１の除算装置
においては、処理中に剰余用レジスタ１１の記憶値の符
号が負になることがあるが、その符号は、剰余用レジス
タ１１に付随する符号記憶部４１に記憶され、かつ該符
号記憶部４１に記憶される符号が、上位桁ＮＵおよび下
位桁ＮＤ双方の符号になる。
づく除算を行う除算装置の構成を示すブロック図であ
る。図１１の除算装置は、図１および図８の除算装置と
類似の構成を有し、図１１の除算装置の構成部品のう
ち、図１および図８の除算装置の構成部品と基本機能が
等しい部品には、該構成部品と同じ参照符を付してい
る。図１１の除算装置の詳細な構成を、図１０の数値
例、すなわち被除数Ｎ0が［１１１１０１１１］であ
り、かつ除数Ｄが［１００１］の場合を例として説明す
る。すなわちこの場合、分割桁数Ｑ＝［３］Dであり、
除数差指数ｎ＝［０］Dである。なお図１１の除算装置
においては、処理中に剰余用レジスタ１１の記憶値の符
号が負になることがあるが、その符号は、剰余用レジス
タ１１に付随する符号記憶部４１に記憶され、かつ該符
号記憶部４１に記憶される符号が、上位桁ＮＵおよび下
位桁ＮＤ双方の符号になる。
【００７３】まず最初に、剰余用レジスタ１１に被除数
Ｎ0が記憶され、符号記憶部４１には「＋」が記憶さ
れ、商用レジスタ１２の記憶値が０にリセットされる。
図１１の定数算出部１３は、除数Ｄ＝［１００１］から
式１０に基づいて算出される分割桁数Ｑ＝３と除数差指
数ｎ＝０とを記憶する。
Ｎ0が記憶され、符号記憶部４１には「＋」が記憶さ
れ、商用レジスタ１２の記憶値が０にリセットされる。
図１１の定数算出部１３は、除数Ｄ＝［１００１］から
式１０に基づいて算出される分割桁数Ｑ＝３と除数差指
数ｎ＝０とを記憶する。
【００７４】上位桁抽出部２６によって、剰余用レジス
タ１１の記憶値のＱ＋１桁目以上の桁の記憶値が、上位
桁ＮＵとして抽出されて、シフタ３１に与えられる。図
１１のシフタ３１内部の構成および動作は図８のシフタ
３１と等しい。上位桁ＮＵを桁移動した値ＮＵｎは、剰
余更新部１７を実現している減算器４２に、減数として
与えられる。同時に下位桁抽出部２５によって、剰余用
レジスタ１１の記憶値ＮのＱ桁目以下の桁の記憶値が、
下位桁ＮＤとして抽出されて、剰余更新用の減算器４２
に、被減数として与えられる。減算結果の絶対値および
符号は、新たな剰余Ｎの絶対値および符号として、剰余
用レジスタ１１および符号記憶部４１にそれぞれ更新記
憶される。商更新部１５を実現している加算器３３の入
出力および該加算器３３の構成動作は、図８の商更新用
の加算器３３と等しい。
タ１１の記憶値のＱ＋１桁目以上の桁の記憶値が、上位
桁ＮＵとして抽出されて、シフタ３１に与えられる。図
１１のシフタ３１内部の構成および動作は図８のシフタ
３１と等しい。上位桁ＮＵを桁移動した値ＮＵｎは、剰
余更新部１７を実現している減算器４２に、減数として
与えられる。同時に下位桁抽出部２５によって、剰余用
レジスタ１１の記憶値ＮのＱ桁目以下の桁の記憶値が、
下位桁ＮＤとして抽出されて、剰余更新用の減算器４２
に、被減数として与えられる。減算結果の絶対値および
符号は、新たな剰余Ｎの絶対値および符号として、剰余
用レジスタ１１および符号記憶部４１にそれぞれ更新記
憶される。商更新部１５を実現している加算器３３の入
出力および該加算器３３の構成動作は、図８の商更新用
の加算器３３と等しい。
【００７５】剰余更新用の減算器４２の減算処理および
商更新用の加算器３３の加算処理は、上位桁抽出部２６
から出力される上位桁ＮＵが０になるまで、すなわち繰
返し制御部１８を実現する判定器３４において上位桁抽
出部２６の出力内容が０であると判定されるまで、繰返
し実行される。上位桁抽出部２６の内容が０になったと
判定されると、上記の加算および減算処理は終わり、後
処理が行われる。
商更新用の加算器３３の加算処理は、上位桁抽出部２６
から出力される上位桁ＮＵが０になるまで、すなわち繰
返し制御部１８を実現する判定器３４において上位桁抽
出部２６の出力内容が０であると判定されるまで、繰返
し実行される。上位桁抽出部２６の内容が０になったと
判定されると、上記の加算および減算処理は終わり、後
処理が行われる。
【００７６】後処理のために、補正制御部１９を実現し
ている判定器４５が、剰余用レジスタ１１の下位桁ＮＤ
の記憶値が負であるか否かを判定する。そのためには、
符号記憶部４１の記憶値、すなわち剰余レジスタの記憶
値Ｎの符号の正負を判定する。下位桁ＮＤの符号が正ま
たは下位桁ＮＤの値が０であれば、除算を終了する。符
号が負であれば、商補正部２０を実現している減算器４
６が、商用レジスタ１２の記憶値Ｋから１を減算して減
算結果を商用レジスタ１２に更新記憶させる。さらに、
剰余補正部２１を実現している加算器４７が、剰余用レ
ジスタ１１の記憶値剰余Ｎに除数Ｄを加算して剰余用レ
ジスタ１１に更新記憶させる。
ている判定器４５が、剰余用レジスタ１１の下位桁ＮＤ
の記憶値が負であるか否かを判定する。そのためには、
符号記憶部４１の記憶値、すなわち剰余レジスタの記憶
値Ｎの符号の正負を判定する。下位桁ＮＤの符号が正ま
たは下位桁ＮＤの値が０であれば、除算を終了する。符
号が負であれば、商補正部２０を実現している減算器４
６が、商用レジスタ１２の記憶値Ｋから１を減算して減
算結果を商用レジスタ１２に更新記憶させる。さらに、
剰余補正部２１を実現している加算器４７が、剰余用レ
ジスタ１１の記憶値剰余Ｎに除数Ｄを加算して剰余用レ
ジスタ１１に更新記憶させる。
【００７７】図１０および図１１で説明したように構成
されている除算装置は、式１０を満たす除数Ｄに対して
有効であり、商Ｘおよび剰余Ｙを高速に求めることがで
きる。式１２は、図１０および図１１の除算装置におい
て有効な除数Ｄの例を示す。 Ｄ＝11 ，101 ，1001 ，10001 ，100001…… Ｄ＝110 ，1110 ，11110 ，111110 ，…… Ｄ＝1100 ，10100 ，100100 ，1000100 ，…… …（12） Ｄ＝11000 ，101000 ，1001000 ，10001000，…… Ｄ＝110000，1010000，10010000，……
されている除算装置は、式１０を満たす除数Ｄに対して
有効であり、商Ｘおよび剰余Ｙを高速に求めることがで
きる。式１２は、図１０および図１１の除算装置におい
て有効な除数Ｄの例を示す。 Ｄ＝11 ，101 ，1001 ，10001 ，100001…… Ｄ＝110 ，1110 ，11110 ，111110 ，…… Ｄ＝1100 ，10100 ，100100 ，1000100 ，…… …（12） Ｄ＝11000 ，101000 ，1001000 ，10001000，…… Ｄ＝110000，1010000，10010000，……
【００７８】図７〜図１１で説明したように、除数Ｄが
式９および式１０で表現される場合、剰余レジスタ１１
の上位桁と除数差の積ＮＵ×２nが該上位桁ＮＵの各桁
をｎ桁だけ上位に桁移動するだけで得られるので、該積
の演算が極めて簡単になる。これによって第２の実施の
形態の除算装置をさらに簡略化することができる。
式９および式１０で表現される場合、剰余レジスタ１１
の上位桁と除数差の積ＮＵ×２nが該上位桁ＮＵの各桁
をｎ桁だけ上位に桁移動するだけで得られるので、該積
の演算が極めて簡単になる。これによって第２の実施の
形態の除算装置をさらに簡略化することができる。
【００７９】図７〜図１１で説明する除算装置は、除数
Ｄが限定されているが、従来技術の除算装置よりも多く
の除数を利用することができる。たとえば３以上２５５
以下の整数（１０進数表記）のうちの除数Ｄとして利用
可能な数値は、特開平８−２０２５３３公報の除算装置
では３，７，１５，３１，６３，１２７，２５５の７種
類であるが、図７〜図９の除算装置では、３，６，７，
１２，１４，１５，２４，２８，３０，３１，４８，５
６，６０，６２，６３，９６，１１２，１２０，１２
４，１２６，１２７，１９２，２２４，２４０，２４
８，２５２，２５４，２５５の２８種類になっている。
また、図１０〜図１１の除算装置では、３，５，９，１
０，１２，１７，１８，２０，２４，３３，３４，３
６，４０，４８，６５，６６，６８，７２，８０，９
６，１２９，１３０，１３２，１３６，１４４，１６
０，１９２，２５５の２７種類になっている。このよう
に第２の実施の形態の除算装置は、従来技術の除算装置
よりも汎用性が高い。
Ｄが限定されているが、従来技術の除算装置よりも多く
の除数を利用することができる。たとえば３以上２５５
以下の整数（１０進数表記）のうちの除数Ｄとして利用
可能な数値は、特開平８−２０２５３３公報の除算装置
では３，７，１５，３１，６３，１２７，２５５の７種
類であるが、図７〜図９の除算装置では、３，６，７，
１２，１４，１５，２４，２８，３０，３１，４８，５
６，６０，６２，６３，９６，１１２，１２０，１２
４，１２６，１２７，１９２，２２４，２４０，２４
８，２５２，２５４，２５５の２８種類になっている。
また、図１０〜図１１の除算装置では、３，５，９，１
０，１２，１７，１８，２０，２４，３３，３４，３
６，４０，４８，６５，６６，６８，７２，８０，９
６，１２９，１３０，１３２，１３６，１４４，１６
０，１９２，２５５の２７種類になっている。このよう
に第２の実施の形態の除算装置は、従来技術の除算装置
よりも汎用性が高い。
【００８０】また特開平８−２０２５３３公報の除算装
置は、除数Ｄ＝２n−１のｎの値に応じて、除数をｎビ
ットづつ区切って処理を行うため、カウンタを用いてｎ
ビットのブロックを選択する構成等が必要であり、ｎを
パラメータとする回路の構成が非常に複雑になる。これ
に対し、図７〜図１１の除算装置は、図１〜図６でも説
明したように、分割処理は被除数を初期値とする数値を
分割桁数Ｑを境界として２分する処理であり、分割桁数
Ｑをパラメータとする回路の構成がより簡単になる。こ
れによって図７〜図１１の除算装置は、従来技術の除算
装置よりも構成が簡略化され、かつ高速に除算を行うこ
とができる。
置は、除数Ｄ＝２n−１のｎの値に応じて、除数をｎビ
ットづつ区切って処理を行うため、カウンタを用いてｎ
ビットのブロックを選択する構成等が必要であり、ｎを
パラメータとする回路の構成が非常に複雑になる。これ
に対し、図７〜図１１の除算装置は、図１〜図６でも説
明したように、分割処理は被除数を初期値とする数値を
分割桁数Ｑを境界として２分する処理であり、分割桁数
Ｑをパラメータとする回路の構成がより簡単になる。こ
れによって図７〜図１１の除算装置は、従来技術の除算
装置よりも構成が簡略化され、かつ高速に除算を行うこ
とができる。
【００８１】図８および図１１の構成を有する除算装置
において、除数Ｄが固定される場合、分割桁数Ｑと除数
差指数ｎも固定される。除数Ｄが固定値になる場合と
は、たとえば、図３２で説明したような画像処理時に用
いられるデジタルフィルタにおいて、注目領域の全画素
の画素値の重付け平均の算出時に、画像の着目領域内の
各画素の画素値とフィルタマトリクス内の各フィルタ係
数との積の総和をフィルタマトリクス内のフィルタ係数
の総和で除算する場合であり、この場合は着目領域が変
更されても除数Ｄとなるフィルタ係数の総和は常に等し
い。
において、除数Ｄが固定される場合、分割桁数Ｑと除数
差指数ｎも固定される。除数Ｄが固定値になる場合と
は、たとえば、図３２で説明したような画像処理時に用
いられるデジタルフィルタにおいて、注目領域の全画素
の画素値の重付け平均の算出時に、画像の着目領域内の
各画素の画素値とフィルタマトリクス内の各フィルタ係
数との積の総和をフィルタマトリクス内のフィルタ係数
の総和で除算する場合であり、この場合は着目領域が変
更されても除数Ｄとなるフィルタ係数の総和は常に等し
い。
【００８２】このように固定の除数Ｄを用いる除算装置
をハードウエアで実現する場合、上位桁抽出部２６、下
位桁抽出部２５、定数算出部１３およびシフタ３１を省
略し、代わりに、剰余用レジスタ１１の第Ｑ＋１桁から
最上位桁までの各桁と剰余更新用の加算器の加数の各桁
の入力端子とを、除数差指数ｎに応じて結線すればよ
い。すなわち、剰余用レジスタ１１のＱ＋ｊ＋ｎ桁目の
桁が剰余更新用の加算器の加数のｊ＋ｎ桁目の値の入力
端子に接続されるように結線し、剰余用レジスタ１１の
第Ｑ桁から最下位桁までの各桁と加算器の被加数の入力
端子とを直結すればよい。これによって、除算装置の構
成がさらに簡略化され、かつ演算処理がさらに高速化さ
れる。なおここでｊは、１以上の任意の整数である。
をハードウエアで実現する場合、上位桁抽出部２６、下
位桁抽出部２５、定数算出部１３およびシフタ３１を省
略し、代わりに、剰余用レジスタ１１の第Ｑ＋１桁から
最上位桁までの各桁と剰余更新用の加算器の加数の各桁
の入力端子とを、除数差指数ｎに応じて結線すればよ
い。すなわち、剰余用レジスタ１１のＱ＋ｊ＋ｎ桁目の
桁が剰余更新用の加算器の加数のｊ＋ｎ桁目の値の入力
端子に接続されるように結線し、剰余用レジスタ１１の
第Ｑ桁から最下位桁までの各桁と加算器の被加数の入力
端子とを直結すればよい。これによって、除算装置の構
成がさらに簡略化され、かつ演算処理がさらに高速化さ
れる。なおここでｊは、１以上の任意の整数である。
【００８３】図１２は、第２の実施の形態の除算装置に
おいて、図７と同様に除数Ｄが式９で定義されている場
合の演算アルゴリズムを説明するための図である。なお
図１２は、被除数Ｎ0が［１１１１０１１１］＝［２４
７］Dであり、除数Ｄが［１１００］＝［１２］Dである
場合の例になっている。前述の図７は除数Ｄが２3−２ 0
の場合、すなわち除数差指数ｎが０の場合を示している
のに対し、図１２は、除数Ｄが２4−２2の場合、すなわ
ち除数差指数ｎが２の場合を示している。図１２の例と
図７の例との相違点は、図１２の桁移動後の上位桁ＮＵ
ｎに示すように、剰余レジスタ１１の記憶値Ｎの上位桁
ＮＵと該記憶値の下位桁ＮＤとの加算の際に、上位桁Ｎ
Ｕの各桁を２ビット上位方向へシフトした値ＮＵ×２2
を加数としている点である。すなわち図１２の例では、
上位桁ＮＵの最下位桁に「００」を付加えたものを加数
としている。これで、上位桁ＮＵの４倍値を加数として
下位桁ＮＤに加えた場合と同じ結果が得られる。
おいて、図７と同様に除数Ｄが式９で定義されている場
合の演算アルゴリズムを説明するための図である。なお
図１２は、被除数Ｎ0が［１１１１０１１１］＝［２４
７］Dであり、除数Ｄが［１１００］＝［１２］Dである
場合の例になっている。前述の図７は除数Ｄが２3−２ 0
の場合、すなわち除数差指数ｎが０の場合を示している
のに対し、図１２は、除数Ｄが２4−２2の場合、すなわ
ち除数差指数ｎが２の場合を示している。図１２の例と
図７の例との相違点は、図１２の桁移動後の上位桁ＮＵ
ｎに示すように、剰余レジスタ１１の記憶値Ｎの上位桁
ＮＵと該記憶値の下位桁ＮＤとの加算の際に、上位桁Ｎ
Ｕの各桁を２ビット上位方向へシフトした値ＮＵ×２2
を加数としている点である。すなわち図１２の例では、
上位桁ＮＵの最下位桁に「００」を付加えたものを加数
としている。これで、上位桁ＮＵの４倍値を加数として
下位桁ＮＤに加えた場合と同じ結果が得られる。
【００８４】図１２の例と同様に、上位桁ＮＵの最下位
桁に「０」を１個付加えると、上位桁ＮＵを２倍した値
を加数とすることと等価であり、３個付加えると上位桁
ＮＵを８倍した値を加数とすることと等価になる。剰余
更新のための加数処理時に上位桁ＮＵの最下位桁に続け
て付加する０の個数を変えることによって、除数Ｄを変
えることができる。また図１２で説明した手法は、除数
Ｄが式９で表現される場合に限らず、除数Ｄが式１０で
表現される場合でも適用可能である。たとえば図１２の
例において除数Ｄが２4＋２1あるいは２4＋２2である場
合、上述したように、剰余更新のための減数算出時に上
位桁ＮＵの最下位桁に続けて０を１個あるいは２個付加
するなど、付加える０の個数を変えることによって、異
なる除数Ｄでの除算が可能になる。
桁に「０」を１個付加えると、上位桁ＮＵを２倍した値
を加数とすることと等価であり、３個付加えると上位桁
ＮＵを８倍した値を加数とすることと等価になる。剰余
更新のための加数処理時に上位桁ＮＵの最下位桁に続け
て付加する０の個数を変えることによって、除数Ｄを変
えることができる。また図１２で説明した手法は、除数
Ｄが式９で表現される場合に限らず、除数Ｄが式１０で
表現される場合でも適用可能である。たとえば図１２の
例において除数Ｄが２4＋２1あるいは２4＋２2である場
合、上述したように、剰余更新のための減数算出時に上
位桁ＮＵの最下位桁に続けて０を１個あるいは２個付加
するなど、付加える０の個数を変えることによって、異
なる除数Ｄでの除算が可能になる。
【００８５】本発明の第３の実施の形態である除算装置
について以下に説明する。第３の実施の形態の除算装置
は、式１３に示すように、２進数表記の被除数Ｎ0を２
進数表記の除数Ｄで除算して商Ｘと剰余Ｙとを求める。
除数Ｄと分割桁数Ｑと除数差Ｐの間には、式１４または
式１５に示した関係がある。すなわち第３の実施の形態
の除算装置は、図１の除算装置において進数Ｓを２に限
定しただけのものである。 Ｎ0÷Ｄ ＝ Ｘ余りＹ …（13） Ｄ ＝ ２Q−Ｐ ただしＤは３以上の整数、Ｑは２Q≧Ｄを満たす最小の整数、 Ｐは０以上の整数 …（14） Ｄ＝２Q＋Ｐ ただしＤは３以上の整数、Ｑは２Q≦Ｄを満たす最大の整数、 Ｐは０以上の整数 …（15）
について以下に説明する。第３の実施の形態の除算装置
は、式１３に示すように、２進数表記の被除数Ｎ0を２
進数表記の除数Ｄで除算して商Ｘと剰余Ｙとを求める。
除数Ｄと分割桁数Ｑと除数差Ｐの間には、式１４または
式１５に示した関係がある。すなわち第３の実施の形態
の除算装置は、図１の除算装置において進数Ｓを２に限
定しただけのものである。 Ｎ0÷Ｄ ＝ Ｘ余りＹ …（13） Ｄ ＝ ２Q−Ｐ ただしＤは３以上の整数、Ｑは２Q≧Ｄを満たす最小の整数、 Ｐは０以上の整数 …（14） Ｄ＝２Q＋Ｐ ただしＤは３以上の整数、Ｑは２Q≦Ｄを満たす最大の整数、 Ｐは０以上の整数 …（15）
【００８６】図１３は、第３の実施の形態の除算装置に
おいて、除数Ｄが式１４で定義されている場合の演算ア
ルゴリズムを説明するための図である。図１４および図
１５は、第３の実施の形態の除算装置において、除数Ｄ
が式１５で定義されている場合の演算アルゴリズムを説
明するための図である。図１３と図１４および図１５と
を合わせて説明する。図１４，１５では、負数を符号と
絶対値との組合わせとして扱っている。なお図１３は、
被除数Ｎ0が［１１１００１０１０００１０００１１
１］（＝［２３４５６７］D）であり、除数Ｄが［１１
１０１１１］（＝［１１９］D）である場合の例になっ
ている。また図１４，１５は、被除数Ｎ0は図１３と同
じであり、除数Ｄが［１００１１０１１１］（＝［３１
１］D）である場合の例になっている。
おいて、除数Ｄが式１４で定義されている場合の演算ア
ルゴリズムを説明するための図である。図１４および図
１５は、第３の実施の形態の除算装置において、除数Ｄ
が式１５で定義されている場合の演算アルゴリズムを説
明するための図である。図１３と図１４および図１５と
を合わせて説明する。図１４，１５では、負数を符号と
絶対値との組合わせとして扱っている。なお図１３は、
被除数Ｎ0が［１１１００１０１０００１０００１１
１］（＝［２３４５６７］D）であり、除数Ｄが［１１
１０１１１］（＝［１１９］D）である場合の例になっ
ている。また図１４，１５は、被除数Ｎ0は図１３と同
じであり、除数Ｄが［１００１１０１１１］（＝［３１
１］D）である場合の例になっている。
【００８７】最初に、除数Ｄから分割桁数Ｑと除数差Ｐ
とが設定される。図１３の場合、分割桁数Ｑおよび除数
差Ｐは式１４に基づいて決定されるので、分割桁数Ｑ＝
［７］Dになり、除数差Ｐ＝［９］Dになる。図１４，１
５の場合、分割桁数Ｑおよび除数差Ｐは式１５に基づい
て決定されるので、分割桁数Ｑ＝［８］Dになり、除数
差Ｐ＝［５５］Dになる。
とが設定される。図１３の場合、分割桁数Ｑおよび除数
差Ｐは式１４に基づいて決定されるので、分割桁数Ｑ＝
［７］Dになり、除数差Ｐ＝［９］Dになる。図１４，１
５の場合、分割桁数Ｑおよび除数差Ｐは式１５に基づい
て決定されるので、分割桁数Ｑ＝［８］Dになり、除数
差Ｐ＝［５５］Dになる。
【００８８】定数Ｑ，Ｐの設定後、図１３および図１
４，１５の演算アルゴリズムにおいては、剰余用レジス
タ１１に対する演算サイクル、すなわちその記憶値の分
割と上位桁の商用レジスタへ１２の累積加算と剰余レジ
スタ１１の記憶値Ｎの更新が、繰返される。図１３およ
び図１４，１５の各サイクルの中で、上位桁ＮＵが商用
レジスタ１２の記憶値Ｋに加算される構成は、図７およ
び図１０で説明した演算アルゴリズムと等しい。図７お
よび図１０の演算アルゴリズムとは異なる点は、図１３
および図１４，１５ではどちらも、各サイクルの中で、
上位桁ＮＵと下位桁ＮＤとの加算または減算を行う前
に、上位桁ＮＵがＰ倍されており、上位桁と除数差との
積ＮＵ×Ｐが剰余更新時の加数または減数になっている
点である。なお、前記積は、Ｐ倍された後も符号に変化
はない。図１３および図１４，１５において、剰余レジ
スタ１１の記憶値に対する演算サイクルの繰返し制御、
商および剰余の補正制御、ならびに商および剰余の補正
演算は、図７および図１０における各制御とそれぞれ等
しい。
４，１５の演算アルゴリズムにおいては、剰余用レジス
タ１１に対する演算サイクル、すなわちその記憶値の分
割と上位桁の商用レジスタへ１２の累積加算と剰余レジ
スタ１１の記憶値Ｎの更新が、繰返される。図１３およ
び図１４，１５の各サイクルの中で、上位桁ＮＵが商用
レジスタ１２の記憶値Ｋに加算される構成は、図７およ
び図１０で説明した演算アルゴリズムと等しい。図７お
よび図１０の演算アルゴリズムとは異なる点は、図１３
および図１４，１５ではどちらも、各サイクルの中で、
上位桁ＮＵと下位桁ＮＤとの加算または減算を行う前
に、上位桁ＮＵがＰ倍されており、上位桁と除数差との
積ＮＵ×Ｐが剰余更新時の加数または減数になっている
点である。なお、前記積は、Ｐ倍された後も符号に変化
はない。図１３および図１４，１５において、剰余レジ
スタ１１の記憶値に対する演算サイクルの繰返し制御、
商および剰余の補正制御、ならびに商および剰余の補正
演算は、図７および図１０における各制御とそれぞれ等
しい。
【００８９】図１６は、図１３の演算アルゴリズム、す
なわち式１４に基づいて除算を行う除算装置の構成を示
すブロック図である。また図１７は、図１４，１５の演
算アルゴリズム、すなわち式１５に基づいて除算を行う
除算装置の構成を示すブロック図である。図１６の除算
装置を図８の除算装置と比較した場合、および図１７の
除算装置を図１１の除算装置の構成と比較した場合、そ
れぞれ、上位桁乗算部１６がシフタ３１で実現されてい
る点が異なり、他は等しい。
なわち式１４に基づいて除算を行う除算装置の構成を示
すブロック図である。また図１７は、図１４，１５の演
算アルゴリズム、すなわち式１５に基づいて除算を行う
除算装置の構成を示すブロック図である。図１６の除算
装置を図８の除算装置と比較した場合、および図１７の
除算装置を図１１の除算装置の構成と比較した場合、そ
れぞれ、上位桁乗算部１６がシフタ３１で実現されてい
る点が異なり、他は等しい。
【００９０】式１４および式１５に基づくと、図１３〜
図１７で説明したように、第３の実施の形態の除算装置
では、除数Ｄは、３以上の整数であれば特に制約はなく
どのような値でも取得る。このため図１３および図１
４，１５の除算装置のうちのどちらを用いるかが問題に
なる。そのためには演算サイクルの繰返し回数が少なく
なるほう、すなわち除算が早く収束するほうの除算装置
を選択する手がかりがあれば、非常に有用である。結論
から言えば、除算が早く収束するほうの除算装置を見出
す手がかりは、除数差Ｐに基づいて得られる。
図１７で説明したように、第３の実施の形態の除算装置
では、除数Ｄは、３以上の整数であれば特に制約はなく
どのような値でも取得る。このため図１３および図１
４，１５の除算装置のうちのどちらを用いるかが問題に
なる。そのためには演算サイクルの繰返し回数が少なく
なるほう、すなわち除算が早く収束するほうの除算装置
を選択する手がかりがあれば、非常に有用である。結論
から言えば、除算が早く収束するほうの除算装置を見出
す手がかりは、除数差Ｐに基づいて得られる。
【００９１】収束の早さは、与えられた被除数Ｎ0にも
依存するが、剰余更新部１７で更新されて剰余用レジス
タ１１に残る数の絶対値の大きさ、すなわち剰余更新部
１７で加減される剰余用レジスタ１１の記憶値の上位桁
ＮＵと除数差Ｐとの積の絶対値ＮＵ×Ｐに依存すると考
えられる。ここで、与えられた除数Ｄから式１４に基づ
いて得た分割桁数および除数差をそれぞれＱａおよびＰ
ａ、与えられた除数Ｄから式１５に基づいて得た分割桁
数および除数差をそれぞれＱｂ＝Ｑａ−１およびＰｂ、
剰余用レジスタ１１に記憶されている被除数をＮ0、式
１４に基づいて得られる上位桁をＮＵａ、下位桁をＮＤ
ａ、式１５に基づいて得られる上位桁をＮＵｂ、下位桁
をＮＤｂとすると、式１６および式１７の関係が成り立
つ。なお、式１５に基づく分割桁数Ｑｂ＝Ｑａ−１は式
１４に基づく分割桁数Ｑａよりも１だけ小さくなってい
るが、これは式１４，式１５の定義からくるものであ
る。 N0=NUa×2Qa+NDa=NUa×(D+Pa)+NDa =NUa×D+NUa×Pa+NDa …(16) N0=NUb×2Qa-1+NDb=NUb×(D-Pb)+NDb = NUb×D−NUb×Pb+NDb …(17)
依存するが、剰余更新部１７で更新されて剰余用レジス
タ１１に残る数の絶対値の大きさ、すなわち剰余更新部
１７で加減される剰余用レジスタ１１の記憶値の上位桁
ＮＵと除数差Ｐとの積の絶対値ＮＵ×Ｐに依存すると考
えられる。ここで、与えられた除数Ｄから式１４に基づ
いて得た分割桁数および除数差をそれぞれＱａおよびＰ
ａ、与えられた除数Ｄから式１５に基づいて得た分割桁
数および除数差をそれぞれＱｂ＝Ｑａ−１およびＰｂ、
剰余用レジスタ１１に記憶されている被除数をＮ0、式
１４に基づいて得られる上位桁をＮＵａ、下位桁をＮＤ
ａ、式１５に基づいて得られる上位桁をＮＵｂ、下位桁
をＮＤｂとすると、式１６および式１７の関係が成り立
つ。なお、式１５に基づく分割桁数Ｑｂ＝Ｑａ−１は式
１４に基づく分割桁数Ｑａよりも１だけ小さくなってい
るが、これは式１４，式１５の定義からくるものであ
る。 N0=NUa×2Qa+NDa=NUa×(D+Pa)+NDa =NUa×D+NUa×Pa+NDa …(16) N0=NUb×2Qa-1+NDb=NUb×(D-Pb)+NDb = NUb×D−NUb×Pb+NDb …(17)
【００９２】上記の式１６，１７において、下位桁ＮＤ
ａ，ＮＤｂは被除数Ｎ0を２Qa，２Q a-1で割ったときの
剰余であり、概してそれらは小さいため、これらを無視
すると、Ｎ0≒NUa×2Qa≒NUb×2Qa-1 したがって、N
Ua×2≒NＵbとなる。また式１６および式１７の下線部
は、剰余用レジスタ１１に更新記憶される値である。同
様に剰余を無視して上位桁ＮＵと除数差Ｐの積の絶対値
ＮＵ×Ｐを比較すると、 式１６の場合、ＮＵａ×Ｐａ 式１７の場合、ＮＵｂ×Ｐｂ≒ＮＵa×２×Pｂ となる。したがって、Ｐａと２×Ｐｂの大きさを比較
し、小さくなる式を用いる除算装置を選択すれば、より
早く収束する可能性が高くなると考えられる。
ａ，ＮＤｂは被除数Ｎ0を２Qa，２Q a-1で割ったときの
剰余であり、概してそれらは小さいため、これらを無視
すると、Ｎ0≒NUa×2Qa≒NUb×2Qa-1 したがって、N
Ua×2≒NＵbとなる。また式１６および式１７の下線部
は、剰余用レジスタ１１に更新記憶される値である。同
様に剰余を無視して上位桁ＮＵと除数差Ｐの積の絶対値
ＮＵ×Ｐを比較すると、 式１６の場合、ＮＵａ×Ｐａ 式１７の場合、ＮＵｂ×Ｐｂ≒ＮＵa×２×Pｂ となる。したがって、Ｐａと２×Ｐｂの大きさを比較
し、小さくなる式を用いる除算装置を選択すれば、より
早く収束する可能性が高くなると考えられる。
【００９３】そこで、式１４の判定指標をα１、式１５
の判定指標をα２とすると、式１４および式１５の判定
指標α１，α２は式１８および式１９で与えられ、これ
ら両判定指標α１，α２のうちの値が小さいほうの式
が、収束が早いと予想される。たとえば除数Ｄ＝［１３
１］Dである場合、２つの判定指標α１，α２は、式２
０および式２１を用いれば、α１＝１２５、α２＝６と
なり、この場合は、式１５、すなわち図１７の除算装置
を用いるほうがよいことが判る。
の判定指標をα２とすると、式１４および式１５の判定
指標α１，α２は式１８および式１９で与えられ、これ
ら両判定指標α１，α２のうちの値が小さいほうの式
が、収束が早いと予想される。たとえば除数Ｄ＝［１３
１］Dである場合、２つの判定指標α１，α２は、式２
０および式２１を用いれば、α１＝１２５、α２＝６と
なり、この場合は、式１５、すなわち図１７の除算装置
を用いるほうがよいことが判る。
【００９４】 α１ ＝ Ｐａ …（18） α２ ＝ ２×Ｐｂ …（19） １）Ｄ＝１３１のときの判定指標α１を求める。 Ｄ＝１３１＝２8−１２５、したがって、Ｐａ＝１２５ ∴α１＝１２５ …（20） ２）Ｄ＝１３１のときの判定指標α２を求める。 Ｄ＝１３１＝２7＋３、したがって、Ｐｂ＝３ ∴α２＝２×３＝６ …（21）
【００９５】
【表１】
【００９６】表１−Ａは、図１６および図１７の除算装
置において、除数Ｄが［１２６］D以上［２５８］D以下
の場合について、式１４と式１５を用いて、２Qaと２
Qa-1との値、および２つの判定指標α１，α２を、計算
値として求めたものである。表１−Ｂは、上記の図１６
および図１７の除算装置において、［１６８］D以上
［１７８］D以下の除数Ｄで被除数Ｎ0＝［２３４５６
７］Dを除算した場合の実際のサイクル数を示す。サイ
クル数は、商Ｘおよび剰余Ｙの算出時に行われるサイク
ルの繰返し回数である。
置において、除数Ｄが［１２６］D以上［２５８］D以下
の場合について、式１４と式１５を用いて、２Qaと２
Qa-1との値、および２つの判定指標α１，α２を、計算
値として求めたものである。表１−Ｂは、上記の図１６
および図１７の除算装置において、［１６８］D以上
［１７８］D以下の除数Ｄで被除数Ｎ0＝［２３４５６
７］Dを除算した場合の実際のサイクル数を示す。サイ
クル数は、商Ｘおよび剰余Ｙの算出時に行われるサイク
ルの繰返し回数である。
【００９７】表１−Ａの両判定指標α１，α２を除数Ｄ
毎に比較すると、除数Ｄが［１２６］D，［１２７］D，
および［１７１］D以上［２５５］D以下のときは図１６
の除算装置の判定指標α１のほうが小さく、除数Ｄが
［１２９］D以上［１７０］D以下，［２５７］D，およ
び［２５８］Dのときは図１７の除算装置の判定指標α
２のほうが小さくなる。しかしながら、表１−Ｂに示す
ように、被除数Ｎ0を［２３４５６７］Dとして実際のサ
イクル数を調べると、除数Ｄが［１７０］D付近のサイ
クル数に関しては、除数Ｄが［１７３］D以下のときは
図１７の除算装置のほうがサイクル数が少なく、除数Ｄ
が［１７８］D以上のときは図１６の除算装置のほうが
サイクル数が少なくなる。除数Ｄが［１７４］D以上
［１７７］D以下では，図１６および図１７の除算装置
のサイクル数は相互に等しい。同じサイクル数となる区
間を除くと、除数Ｄが［１７１］D〜［１７３］Dの区間
において判定指標に基づく収束予測は正しくないが、該
区間内における図１６および図１７の除算装置のサイク
ル数の差は１であり影響は少ない。また判定指標に基づ
く収束予測が不安定になる区間は極めて狭い範囲に限ら
れているので、影響が少ない。
毎に比較すると、除数Ｄが［１２６］D，［１２７］D，
および［１７１］D以上［２５５］D以下のときは図１６
の除算装置の判定指標α１のほうが小さく、除数Ｄが
［１２９］D以上［１７０］D以下，［２５７］D，およ
び［２５８］Dのときは図１７の除算装置の判定指標α
２のほうが小さくなる。しかしながら、表１−Ｂに示す
ように、被除数Ｎ0を［２３４５６７］Dとして実際のサ
イクル数を調べると、除数Ｄが［１７０］D付近のサイ
クル数に関しては、除数Ｄが［１７３］D以下のときは
図１７の除算装置のほうがサイクル数が少なく、除数Ｄ
が［１７８］D以上のときは図１６の除算装置のほうが
サイクル数が少なくなる。除数Ｄが［１７４］D以上
［１７７］D以下では，図１６および図１７の除算装置
のサイクル数は相互に等しい。同じサイクル数となる区
間を除くと、除数Ｄが［１７１］D〜［１７３］Dの区間
において判定指標に基づく収束予測は正しくないが、該
区間内における図１６および図１７の除算装置のサイク
ル数の差は１であり影響は少ない。また判定指標に基づ
く収束予測が不安定になる区間は極めて狭い範囲に限ら
れているので、影響が少ない。
【００９８】以上説明したように、収束速度を判定指標
α１，α２の比較結果に基づいて判断する場合、除算選
択結果は完全ではないが殆どの場合は有効であり、除算
の収束をより速めることができる。また上記の選択判断
において、式１４および式１５の判定指標α１，α２は
極めて簡単に比較することができるので、有効な手がか
りとなる。
α１，α２の比較結果に基づいて判断する場合、除算選
択結果は完全ではないが殆どの場合は有効であり、除算
の収束をより速めることができる。また上記の選択判断
において、式１４および式１５の判定指標α１，α２は
極めて簡単に比較することができるので、有効な手がか
りとなる。
【００９９】除数Ｄが予め決定されている場合、第３の
実施の形態の除数装置の設計時に上記の判定指標α１，
α２を用いた判定を行い、収束が早いと判定されたいず
れか一方の演算アルゴリズムに従って除数装置を設計す
ればよい。また除数Ｄ自体が変数である除数装置におい
て、剰余更新部１７と商補正部２０と剰余補正部２１と
が加算処理および減算処理を切換え可能に構成され、か
つ補正制御部１９が２種類の判定処理を切換え可能に構
成されているならば、除数Ｄが与えられるたびに、定数
算出部１３が上記の判定指標α１，α２を用いた判定を
行い、収束が早いと判定されたいずれか一方の演算アル
ゴリズムに従って分割桁数Ｑおよび除数差Ｐを設定すれ
ば良い。
実施の形態の除数装置の設計時に上記の判定指標α１，
α２を用いた判定を行い、収束が早いと判定されたいず
れか一方の演算アルゴリズムに従って除数装置を設計す
ればよい。また除数Ｄ自体が変数である除数装置におい
て、剰余更新部１７と商補正部２０と剰余補正部２１と
が加算処理および減算処理を切換え可能に構成され、か
つ補正制御部１９が２種類の判定処理を切換え可能に構
成されているならば、除数Ｄが与えられるたびに、定数
算出部１３が上記の判定指標α１，α２を用いた判定を
行い、収束が早いと判定されたいずれか一方の演算アル
ゴリズムに従って分割桁数Ｑおよび除数差Ｐを設定すれ
ば良い。
【０１００】上述した第１〜第３の実施の形態の除算装
置において、剰余用レジスタ１１の記憶値Ｎが負数にな
る可能性がある状況下では、その値は絶対値と符号との
組合わせで表されている。すなわち、剰余用レジスタ１
１は該剰余Ｎの絶対値を記憶すると共に、該剰余Ｎの符
号を符号記憶部４１に記憶する。これに限らず、第１〜
第３の実施の形態の除算装置において、剰余用レジスタ
１１の記憶値Ｎが負になる可能性がある状況下では、負
数が補数表現されていてもよい。負数を補数のまま扱う
と、商更新部１５、剰余更新部１６、商補正部２０、剰
余補正部２１は、与えられる数値の符号を気にせずに構
成することができる。
置において、剰余用レジスタ１１の記憶値Ｎが負数にな
る可能性がある状況下では、その値は絶対値と符号との
組合わせで表されている。すなわち、剰余用レジスタ１
１は該剰余Ｎの絶対値を記憶すると共に、該剰余Ｎの符
号を符号記憶部４１に記憶する。これに限らず、第１〜
第３の実施の形態の除算装置において、剰余用レジスタ
１１の記憶値Ｎが負になる可能性がある状況下では、負
数が補数表現されていてもよい。負数を補数のまま扱う
と、商更新部１５、剰余更新部１６、商補正部２０、剰
余補正部２１は、与えられる数値の符号を気にせずに構
成することができる。
【０１０１】図１８および図１９は、第１〜第３の実施
の形態の除算装置において、負数を補数表現して扱う除
算装置の演算アルゴリズムを説明するための図である。
図１８，１９は、第３の実施の形態の除算装置におい
て、除数Ｄが式１５で定義されており、かつ負数を補数
として扱う場合の例になっている。図１８，１９の例に
おいては、被除数Ｎ0および除数Ｄの具体値として、図
１４，１５の例で用いた具体値を用いている。図１８，
１９の演算アルゴリズムは、図１４，１５の演算アルゴ
リズムと比較すると、負数の取扱いだけが異なり他は等
しいので、負数の取扱いに関する部分だけを以下に説明
する。なお以後の説明において「H」が付された数値は
１６進数表記されている。
の形態の除算装置において、負数を補数表現して扱う除
算装置の演算アルゴリズムを説明するための図である。
図１８，１９は、第３の実施の形態の除算装置におい
て、除数Ｄが式１５で定義されており、かつ負数を補数
として扱う場合の例になっている。図１８，１９の例に
おいては、被除数Ｎ0および除数Ｄの具体値として、図
１４，１５の例で用いた具体値を用いている。図１８，
１９の演算アルゴリズムは、図１４，１５の演算アルゴ
リズムと比較すると、負数の取扱いだけが異なり他は等
しいので、負数の取扱いに関する部分だけを以下に説明
する。なお以後の説明において「H」が付された数値は
１６進数表記されている。
【０１０２】剰余用レジスタ１１の記憶値Ｎが正の値の
場合、すなわち補数でない場合、上位桁ＮＵが商用レジ
スタ１２の記憶値Ｋに加算され、該上位桁ＮＵと除数差
Ｐとの積を下位桁ＮＤから減算した差ＮＤ−ＮＵ×Ｐが
剰余用レジスタ１１に更新記憶される。たとえば図１
８，１９では、１サイクル目の処理に当たる。
場合、すなわち補数でない場合、上位桁ＮＵが商用レジ
スタ１２の記憶値Ｋに加算され、該上位桁ＮＵと除数差
Ｐとの積を下位桁ＮＤから減算した差ＮＤ−ＮＵ×Ｐが
剰余用レジスタ１１に更新記憶される。たとえば図１
８，１９では、１サイクル目の処理に当たる。
【０１０３】剰余用レジスタ１１の記憶値Ｎが負の場
合、剰余用レジスタ１１には補数表記された剰余Ｎｃが
記憶されている。この場合、まず補数表記の剰余Ｎｃが
上位桁ＮＵｃと下位桁ＮＤｃとに分割され、かつ該補数
表記の下位桁ＮＤｃが０か否かが判定される。補数表記
の下位桁ＮＤｃが０ではないならば、補数表記の上位桁
ＮＵｃの最下位桁に１が加えられる。補数表記の下位桁
ＮＤｃが０のときは、そのまま次の処理に移る。補数表
記の剰余用レジスタ１１の記憶値の分割後の上記処理
は、補数表記の値を分割して利用するために生ずるもの
である。
合、剰余用レジスタ１１には補数表記された剰余Ｎｃが
記憶されている。この場合、まず補数表記の剰余Ｎｃが
上位桁ＮＵｃと下位桁ＮＤｃとに分割され、かつ該補数
表記の下位桁ＮＤｃが０か否かが判定される。補数表記
の下位桁ＮＤｃが０ではないならば、補数表記の上位桁
ＮＵｃの最下位桁に１が加えられる。補数表記の下位桁
ＮＤｃが０のときは、そのまま次の処理に移る。補数表
記の剰余用レジスタ１１の記憶値の分割後の上記処理
は、補数表記の値を分割して利用するために生ずるもの
である。
【０１０４】次に、補数表記の上位桁ＮＵｃが商用レジ
スタ１２の記憶値Ｋに加算されて該記憶値が更新され
る。さらに補数表記の上位桁ＮＵｃと除数差Ｐとの積が
求められ、該積ＮＵｃ×Ｐの下位桁ＮＤｃから減算され
る。なお剰余用レジスタの記憶値Ｎが負であって補数表
記されている場合、下位桁ＮＤｃの最上位桁より上の全
桁の値を全て１と見なして、減算を行う。被減数内の下
位桁ＮＤｃの最上位桁より上の桁を、図１８のサイクル
２では符号「※」を付して示している。下位桁ＮＤｃか
ら上記積ＮＵｃ×Ｐを引いた差が、新たな剰余用レジス
タ１１の記憶値Ｎとなる。なお得られる差が再び補数の
ときは、そのまま補数表記された記憶値Ｎｃとして、剰
余用レジスタ１１に更新記憶される。以上の処理は、た
とえば図１８，１９では、２サイクル目の処理に当た
る。
スタ１２の記憶値Ｋに加算されて該記憶値が更新され
る。さらに補数表記の上位桁ＮＵｃと除数差Ｐとの積が
求められ、該積ＮＵｃ×Ｐの下位桁ＮＤｃから減算され
る。なお剰余用レジスタの記憶値Ｎが負であって補数表
記されている場合、下位桁ＮＤｃの最上位桁より上の全
桁の値を全て１と見なして、減算を行う。被減数内の下
位桁ＮＤｃの最上位桁より上の桁を、図１８のサイクル
２では符号「※」を付して示している。下位桁ＮＤｃか
ら上記積ＮＵｃ×Ｐを引いた差が、新たな剰余用レジス
タ１１の記憶値Ｎとなる。なお得られる差が再び補数の
ときは、そのまま補数表記された記憶値Ｎｃとして、剰
余用レジスタ１１に更新記憶される。以上の処理は、た
とえば図１８，１９では、２サイクル目の処理に当た
る。
【０１０５】以降、剰余用レジスタ１１の記憶値Ｎが更
新されるたびに、正であるか負であるかに対応して、す
なわち剰余用レジスタ１１内の被除数剰余用レジスタ１
１の記憶値Ｎが補数表記されているかいないかに対応し
て、剰余用レジスタ１１に対する演算サイクルの詳細処
理が切換えられる。剰余用レジスタ１１の記憶値Ｎが正
であれば、図１８，１９の１サイクル目と同じ処理が行
われる。または剰余用レジスタ１１の記憶値Ｎが補数で
あれば、図１８，１９の２サイクル目と同じ処理が行わ
れる。なお図１８，１９の上記の１サイクル目および２
サイクル目の説明は、剰余Ｎが正および補数の場合の演
算サイクルの詳細処理の例示であり、１サイクル目およ
び２サイクル目に剰余レジスタ１１の記憶値Ｎが正また
は補数に限定されているとは限らない。
新されるたびに、正であるか負であるかに対応して、す
なわち剰余用レジスタ１１内の被除数剰余用レジスタ１
１の記憶値Ｎが補数表記されているかいないかに対応し
て、剰余用レジスタ１１に対する演算サイクルの詳細処
理が切換えられる。剰余用レジスタ１１の記憶値Ｎが正
であれば、図１８，１９の１サイクル目と同じ処理が行
われる。または剰余用レジスタ１１の記憶値Ｎが補数で
あれば、図１８，１９の２サイクル目と同じ処理が行わ
れる。なお図１８，１９の上記の１サイクル目および２
サイクル目の説明は、剰余Ｎが正および補数の場合の演
算サイクルの詳細処理の例示であり、１サイクル目およ
び２サイクル目に剰余レジスタ１１の記憶値Ｎが正また
は補数に限定されているとは限らない。
【０１０６】図１８，１９の例における演算手順を以下
に詳細に説明する。演算開始時点であるステップＫ１で
は、商用レジスタ１２がクリアされて０が記憶され、か
つ被除数Ｎ0＝［３９４４７］H＝［２３４５６７］Dが
剰余用レジスタ１１に記憶されている。除数Ｄは［１３
７］H＝［３１１］Dである。図１４，１５の例と同様
に、除数Ｄの値から、式１５に基づき、分割桁数Ｑが
［８］Dに設定され、除数差Ｐが［５５］Dに設定され
る。なお式１４に基づいて分割桁数Ｑ＝［９］D、除数
差Ｐ＝［２０１］Dと設定することも可能であるが、式
１４および式１５の判定指数α１，α２の大小関係が式
２２に示す関係になっているので、式１５を用いる場合
よりも式１４を用いた場合のほうが収束が遅くなる。し
たがって、除数Ｄが［３１１］Dのときは、式１５、す
なわち図１８，１９の処理を用いたほうが、効率がよ
い。 α１＝Ｐａ＝２０１＞α２＝２・Ｐ２＝２・５５＝１１０ …（22）
に詳細に説明する。演算開始時点であるステップＫ１で
は、商用レジスタ１２がクリアされて０が記憶され、か
つ被除数Ｎ0＝［３９４４７］H＝［２３４５６７］Dが
剰余用レジスタ１１に記憶されている。除数Ｄは［１３
７］H＝［３１１］Dである。図１４，１５の例と同様
に、除数Ｄの値から、式１５に基づき、分割桁数Ｑが
［８］Dに設定され、除数差Ｐが［５５］Dに設定され
る。なお式１４に基づいて分割桁数Ｑ＝［９］D、除数
差Ｐ＝［２０１］Dと設定することも可能であるが、式
１４および式１５の判定指数α１，α２の大小関係が式
２２に示す関係になっているので、式１５を用いる場合
よりも式１４を用いた場合のほうが収束が遅くなる。し
たがって、除数Ｄが［３１１］Dのときは、式１５、す
なわち図１８，１９の処理を用いたほうが、効率がよ
い。 α１＝Ｐａ＝２０１＞α２＝２・Ｐ２＝２・５５＝１１０ …（22）
【０１０７】１回目の演算サイクルでは、分割桁数Ｑが
８に設定されているので、上位桁ＮＵは［３９４］Hに
なり、下位桁ＮＤは［４７］Hになる。上位桁ＮＵは正
なので、ステップＫ１１において、該上位桁ＮＵが商用
レジスタ１２の記憶値にそのまま加えられる。この結
果、商用レジスタ１２の記憶値Ｋは［３９４］Hにな
る。またステップＫ１３において、上位桁ＮＵが５５倍
される。ステップＫ１４において、乗算結果ＮＵ×Ｐで
ある［Ｃ４ＣＣ］Hが下位桁ＮＤから減算される。得ら
れた差［Ｆ…Ｆ３Ｂ７Ｂ］Hは、補数のまま剰余用レジ
スタ１１に更新記憶される。
８に設定されているので、上位桁ＮＵは［３９４］Hに
なり、下位桁ＮＤは［４７］Hになる。上位桁ＮＵは正
なので、ステップＫ１１において、該上位桁ＮＵが商用
レジスタ１２の記憶値にそのまま加えられる。この結
果、商用レジスタ１２の記憶値Ｋは［３９４］Hにな
る。またステップＫ１３において、上位桁ＮＵが５５倍
される。ステップＫ１４において、乗算結果ＮＵ×Ｐで
ある［Ｃ４ＣＣ］Hが下位桁ＮＤから減算される。得ら
れた差［Ｆ…Ｆ３Ｂ７Ｂ］Hは、補数のまま剰余用レジ
スタ１１に更新記憶される。
【０１０８】１サイクル目終了時に剰余用レジスタ１１
に記憶される新たな剰余Ｎは、負の値になっている。図
１４，１５の例では、補数を負数に変換し、マイナス符
号と絶対値との組合わせ（［−１１０００１００１００
００１０１］＝［−Ｃ４８５］H）として、剰余用レジ
スタ１１に記憶するが、図１８，１９の例では、補数
（［１…１１００１１１０１１０１１１１０１１］＝
［Ｆ…Ｆ３Ｂ７Ｂ］H）のまま剰余用レジスタ１１に記
憶される。
に記憶される新たな剰余Ｎは、負の値になっている。図
１４，１５の例では、補数を負数に変換し、マイナス符
号と絶対値との組合わせ（［−１１０００１００１００
００１０１］＝［−Ｃ４８５］H）として、剰余用レジ
スタ１１に記憶するが、図１８，１９の例では、補数
（［１…１１００１１１０１１０１１１１０１１］＝
［Ｆ…Ｆ３Ｂ７Ｂ］H）のまま剰余用レジスタ１１に記
憶される。
【０１０９】２回目の演算サイクルでは、剰余用レジス
タ１１に記憶されている数は補数表現されており、かつ
下位桁ＮＤは０ではないので、ステップＫ２２におい
て、該上位桁ＮＵｃ（＝［Ｆ…Ｆ３Ｂ］H）に１が加え
られる。この結果得られる値［Ｆ…Ｆ３Ｃ］Hが、ステ
ップＫ２１において商用レジスタ１２の記憶値に加えら
れる。この結果ステップＫ２６における商用レジスタ１
２の記憶値Ｋは［２Ｄ０］Hになっている。さらに、上
位桁ＮＵｃに１を加算した値（＝［Ｆ…Ｆ３Ｃ］H）が
ステップＫ２３において５５倍され、この結果得られる
積［Ｆ…ＦＤ５Ｅ４］HがステップＫ２４において下位
桁ＮＤｃから減算される。得られた差［２９９７］
Hが、ステップＫ２５において剰余用レジスタ１１に更
新記憶される。
タ１１に記憶されている数は補数表現されており、かつ
下位桁ＮＤは０ではないので、ステップＫ２２におい
て、該上位桁ＮＵｃ（＝［Ｆ…Ｆ３Ｂ］H）に１が加え
られる。この結果得られる値［Ｆ…Ｆ３Ｃ］Hが、ステ
ップＫ２１において商用レジスタ１２の記憶値に加えら
れる。この結果ステップＫ２６における商用レジスタ１
２の記憶値Ｋは［２Ｄ０］Hになっている。さらに、上
位桁ＮＵｃに１を加算した値（＝［Ｆ…Ｆ３Ｃ］H）が
ステップＫ２３において５５倍され、この結果得られる
積［Ｆ…ＦＤ５Ｅ４］HがステップＫ２４において下位
桁ＮＤｃから減算される。得られた差［２９９７］
Hが、ステップＫ２５において剰余用レジスタ１１に更
新記憶される。
【０１１０】３回目および５回目の演算サイクルにおい
て、剰余用レジスタ１１の記憶値は正なので、該演算サ
イクルの演算手順は１回目の演算サイクルの演算手順と
等しい。４回目の演算サイクルにおいて、剰余用レジス
タの記憶値は補数表記されているので、該演算サイクル
の演算手順は２回目の演算サイクルの演算手順と等し
い。５回目の演算サイクルにおいて更新された剰余用レ
ジスタの記憶値Ｎ（ステップＫ５５…図１７）の上位桁
ＮＵの値は０であるので、後処理に移行する。
て、剰余用レジスタ１１の記憶値は正なので、該演算サ
イクルの演算手順は１回目の演算サイクルの演算手順と
等しい。４回目の演算サイクルにおいて、剰余用レジス
タの記憶値は補数表記されているので、該演算サイクル
の演算手順は２回目の演算サイクルの演算手順と等し
い。５回目の演算サイクルにおいて更新された剰余用レ
ジスタの記憶値Ｎ（ステップＫ５５…図１７）の上位桁
ＮＵの値は０であるので、後処理に移行する。
【０１１１】図２０は、図１８，１９の演算アルゴリズ
ムに基づいて除算を行う除算装置の構成を示すブロック
図である。なお図２０の除算装置は、除数Ｄが可変であ
る場合の例になっており、また商補正部、剰余補正部お
よび剰余制御部は省略されている。図２０の除算装置の
構成は、前述の図１、図８、図１１、図１６、および図
１７の除算装置に類似しているので、図１８の構成部品
のうちの図１，８，１１，１６，１７の除算装置の構成
部品と基本機能が等しいものには、同じ参照符を付して
いる。なお図２０において、太線は、データが流れるラ
インを示し、細線は制御信号が流れるラインを示す。デ
ータは複数ビットから構成されており、データが流れる
ラインは複数本の配線から構成される。
ムに基づいて除算を行う除算装置の構成を示すブロック
図である。なお図２０の除算装置は、除数Ｄが可変であ
る場合の例になっており、また商補正部、剰余補正部お
よび剰余制御部は省略されている。図２０の除算装置の
構成は、前述の図１、図８、図１１、図１６、および図
１７の除算装置に類似しているので、図１８の構成部品
のうちの図１，８，１１，１６，１７の除算装置の構成
部品と基本機能が等しいものには、同じ参照符を付して
いる。なお図２０において、太線は、データが流れるラ
インを示し、細線は制御信号が流れるラインを示す。デ
ータは複数ビットから構成されており、データが流れる
ラインは複数本の配線から構成される。
【０１１２】図２０の除算装置は、前述した図１の除算
装置の構成に加えて、剰余用レジスタ１１に記憶される
補数を処理するための補数処理部５１をさらに含む。補
数処理部５１は、第１判定部５２と第２判定部５３と第
３判定部５７とアンドゲート５４と加算器５５とを含ん
でいる。また図２０の除算装置は、第３の実施の形態の
２種類の演算アルゴリズムを適宜切換えて実行可能に構
成されている。このために図２０の除算装置には、演算
アルゴリズムの選択判定を行う切換え制御値を記憶し制
御する切換え制御記憶器ＳＷが設けられており、その出
力に応じて加算処理と減算処理とを切換え可能な加減算
器５６によって剰余更新部１７が実現されている。
装置の構成に加えて、剰余用レジスタ１１に記憶される
補数を処理するための補数処理部５１をさらに含む。補
数処理部５１は、第１判定部５２と第２判定部５３と第
３判定部５７とアンドゲート５４と加算器５５とを含ん
でいる。また図２０の除算装置は、第３の実施の形態の
２種類の演算アルゴリズムを適宜切換えて実行可能に構
成されている。このために図２０の除算装置には、演算
アルゴリズムの選択判定を行う切換え制御値を記憶し制
御する切換え制御記憶器ＳＷが設けられており、その出
力に応じて加算処理と減算処理とを切換え可能な加減算
器５６によって剰余更新部１７が実現されている。
【０１１３】補数処理部５１内の第１判定器５２は、上
位桁ＮＵが負数か否か、すなわち上位桁ＮＵが補数か否
かを判定する。補数処理部５１内の第２判定器５３は、
最新の下位桁ＮＤが０か否かを判定する。アンドゲート
５４には、第１判定器５２の判定結果を示す信号と第２
判定器５３の判定結果を示す信号とが入力されている。
上位桁ＮＵが補数であると判定されかつ下位桁ＮＤが０
でないと判定されている場合だけアンドゲート５４から
の出力信号が「１」になり、残余の場合は該出力信号が
「０」になるように、第１判定器５２と第２判定器５３
とアンドゲート５４とは組合わされている。補数処理部
５１内の加算器５５は、上位桁ＮＵにアンドゲート５４
からの出力信号が示す数値を加算する。加算器５５によ
って得られる和は、上位桁乗算部１６に被乗数として与
えられ、かつ商更新用の加算器３３に被加数として与え
られる。
位桁ＮＵが負数か否か、すなわち上位桁ＮＵが補数か否
かを判定する。補数処理部５１内の第２判定器５３は、
最新の下位桁ＮＤが０か否かを判定する。アンドゲート
５４には、第１判定器５２の判定結果を示す信号と第２
判定器５３の判定結果を示す信号とが入力されている。
上位桁ＮＵが補数であると判定されかつ下位桁ＮＤが０
でないと判定されている場合だけアンドゲート５４から
の出力信号が「１」になり、残余の場合は該出力信号が
「０」になるように、第１判定器５２と第２判定器５３
とアンドゲート５４とは組合わされている。補数処理部
５１内の加算器５５は、上位桁ＮＵにアンドゲート５４
からの出力信号が示す数値を加算する。加算器５５によ
って得られる和は、上位桁乗算部１６に被乗数として与
えられ、かつ商更新用の加算器３３に被加数として与え
られる。
【０１１４】図２１は、図２０の除算装置において、負
数を補数で取扱う処理を含む除算の演算処理を説明する
ためのフローチャートである。図２０と図２１とを合わ
せて説明する。被除数Ｎ0と除数Ｄとが与えられると、
ステップＡ２０からステップＡ２１に進む。ステップＡ
２１において、被除数Ｎ0が剰余用レジスタ１１に格納
され、かつ商用レジスタ１２がクリアされる。
数を補数で取扱う処理を含む除算の演算処理を説明する
ためのフローチャートである。図２０と図２１とを合わ
せて説明する。被除数Ｎ0と除数Ｄとが与えられると、
ステップＡ２０からステップＡ２１に進む。ステップＡ
２１において、被除数Ｎ0が剰余用レジスタ１１に格納
され、かつ商用レジスタ１２がクリアされる。
【０１１５】ステップＡ２２において、除数Ｄから式１
４に基づいて分割桁数Ｑａおよび除数差Ｐａを求め、さ
らに除数Ｄから式１５に基づいて分割桁数Ｑｂ＝Ｑａ−
１および除数差Ｐｂを求める。これらによって、上述の
判定指標α１，α２が算出され、該判定指標α１，α２
を用いて２種類の演算アルゴリズムのうちの収束が早い
いずれか一方が選択される。式２３に示すように、式１
４の判定指標α１が式１５の判定指標α２より小さけれ
ば、式１４に基づく分割桁数Ｑａおよび除数差Ｐａがそ
れぞれ実際の除算に用いられるＱ，Ｐとなり、式１４の
判定指標α１が式１５の判定指標α２より大きければ、
式１５に基づく分割桁数Ｑｂおよび除数差Ｐｂがそれぞ
れ実際の除算に用いられるＱ，Ｐとなる。また、このと
きどちらの式が選択されたのかを、制御切換えのための
切換え制御記憶器ＳＷに記憶させる。 α１＜α２のとき、Ｑ＝Ｑａ、Ｐ＝Ｐａ、ＳＷ＝０ α１＞α２のとき、Ｑ＝Ｑｂ、Ｐ＝Ｐｂ、ＳＷ＝１ …（23）
４に基づいて分割桁数Ｑａおよび除数差Ｐａを求め、さ
らに除数Ｄから式１５に基づいて分割桁数Ｑｂ＝Ｑａ−
１および除数差Ｐｂを求める。これらによって、上述の
判定指標α１，α２が算出され、該判定指標α１，α２
を用いて２種類の演算アルゴリズムのうちの収束が早い
いずれか一方が選択される。式２３に示すように、式１
４の判定指標α１が式１５の判定指標α２より小さけれ
ば、式１４に基づく分割桁数Ｑａおよび除数差Ｐａがそ
れぞれ実際の除算に用いられるＱ，Ｐとなり、式１４の
判定指標α１が式１５の判定指標α２より大きければ、
式１５に基づく分割桁数Ｑｂおよび除数差Ｐｂがそれぞ
れ実際の除算に用いられるＱ，Ｐとなる。また、このと
きどちらの式が選択されたのかを、制御切換えのための
切換え制御記憶器ＳＷに記憶させる。 α１＜α２のとき、Ｑ＝Ｑａ、Ｐ＝Ｐａ、ＳＷ＝０ α１＞α２のとき、Ｑ＝Ｑｂ、Ｐ＝Ｐｂ、ＳＷ＝１ …（23）
【０１１６】ステップＡ２３〜Ａ２９は、図１８，１９
における各サイクルの処理に相当する部分である。剰余
用レジスタ１１内の記憶値が更新されるたびに、剰余分
割部１４は、設定された分割桁数Ｑに応じて、更新され
た剰余用レジスタ１１の記憶値を上位桁ＮＵと下位桁Ｎ
Ｄとに分割する。ステップＡ２３において補数処理部５
１内の第１判定器５２は、上位桁ＮＵが補数か否かを判
定する。ステップＡ２４において補数処理部５１内の第
２判定器５３は、下位桁ＮＤが０か否かを判定する。
における各サイクルの処理に相当する部分である。剰余
用レジスタ１１内の記憶値が更新されるたびに、剰余分
割部１４は、設定された分割桁数Ｑに応じて、更新され
た剰余用レジスタ１１の記憶値を上位桁ＮＵと下位桁Ｎ
Ｄとに分割する。ステップＡ２３において補数処理部５
１内の第１判定器５２は、上位桁ＮＵが補数か否かを判
定する。ステップＡ２４において補数処理部５１内の第
２判定器５３は、下位桁ＮＤが０か否かを判定する。
【０１１７】上位桁ＮＵが補数でありかつ下位桁ＮＤが
０でない場合だけ、ステップＡ２５において、補数処理
部５１内の加算器５５が、補数表現されている上位桁Ｎ
Ｕｃに１を加算する。上位桁ＮＵが補数でない場合、あ
るいは下位桁ＮＤが０である場合には、ステップＡ２５
の処理が飛ばされるので、補数処理部５１内の加算器５
５から上位桁ＮＵがそのまま出力される。次にステップ
Ａ２６では、上位桁ＮＵを、商更新用の加算器３３が商
用レジスタ１２の記憶値Ｋに加えてその記憶値を更新さ
せる。
０でない場合だけ、ステップＡ２５において、補数処理
部５１内の加算器５５が、補数表現されている上位桁Ｎ
Ｕｃに１を加算する。上位桁ＮＵが補数でない場合、あ
るいは下位桁ＮＤが０である場合には、ステップＡ２５
の処理が飛ばされるので、補数処理部５１内の加算器５
５から上位桁ＮＵがそのまま出力される。次にステップ
Ａ２６では、上位桁ＮＵを、商更新用の加算器３３が商
用レジスタ１２の記憶値Ｋに加えてその記憶値を更新さ
せる。
【０１１８】ステップＡ２７において、式１４あるいは
式１５のいずれに基づいて処理を行っているのかを切換
え制御記憶器ＳＷで判定し、演算内容を選択する。剰余
更新部１７内の加減算器５６は、切換え制御記憶器ＳＷ
が０であれば、ステップＡ２８において加算器として、
また１であれば、ステップＡ２９において減算器として
動作する。
式１５のいずれに基づいて処理を行っているのかを切換
え制御記憶器ＳＷで判定し、演算内容を選択する。剰余
更新部１７内の加減算器５６は、切換え制御記憶器ＳＷ
が０であれば、ステップＡ２８において加算器として、
また１であれば、ステップＡ２９において減算器として
動作する。
【０１１９】ステップＡ２８およびＡ２９では、上位桁
乗算部１６は、補数処理部５１内の加算器５５からの出
力値と除数差Ｐとの積を求め、それを下位桁ＮＤに加
算、または下位桁ＮＤから減算する。すなわち、この積
を被除数更新用の加減算器５６に加減数として与え、下
位桁ＮＤを被加減数として与えればよい。なお、図１８
の除算装置において除数差Ｐが２nで表現される場合
は、上位桁乗算部１６はシフタ３１で実現され、乗算の
代わりに、加算器５５からの出力値の各桁をｎ桁上位に
桁移動させたものを加数または減数にすればよい。
乗算部１６は、補数処理部５１内の加算器５５からの出
力値と除数差Ｐとの積を求め、それを下位桁ＮＤに加
算、または下位桁ＮＤから減算する。すなわち、この積
を被除数更新用の加減算器５６に加減数として与え、下
位桁ＮＤを被加減数として与えればよい。なお、図１８
の除算装置において除数差Ｐが２nで表現される場合
は、上位桁乗算部１６はシフタ３１で実現され、乗算の
代わりに、加算器５５からの出力値の各桁をｎ桁上位に
桁移動させたものを加数または減数にすればよい。
【０１２０】ステップＡ３０において、繰返し制御部１
８を実現している判定器３４は、更新後の剰余レジスタ
１１の記憶値Ｎの上位桁ＮＵが０か否かを判定し、ステ
ップＡ３１において、補数処理部５１内の第３判定器５
７は、剰余用レジスタの記憶値Ｎの上位桁ＮＵの全桁が
１であるか否か、すなわち該記憶値Ｎが補数でかつその
上位桁ＮＵが０に相当する値であるか否かを判定する。
記憶値Ｎが補数の場合、その上位桁ＮＵが［ＦＦ…ＦＦ
Ｈ］のとき、上位桁ＮＵは実質的には０であることを意
味する。上位桁ＮＵが０でない場合で、しかも全桁が
［ＦＦ…ＦＦＨ］でない場合、ステップＡ３１からステ
ップＡ２３に戻り、再び、剰余用レジスタ１１の記憶値
Ｎに対してステップＡ２３〜Ａ２９の処理を施す。そう
でない場合、後処理に進む。すなわち、上位桁ＮＵが０
の場合はステップＡ３２に進み、上位桁ＮＵが［ＦＦ…
ＦＦＨ］の場合はステップＡ３４に進む。なお、ステッ
プＡ３０で、ＮＵ＝０と判定された場合に下位桁ＮＤに
残った剰余は正であるが、ステップＡ３１で、ＮＵ＝
［ＦＦ…ＦＦＨ］と判定された場合に下位桁ＮＤに残っ
た剰余は実質的には負である。ステップＡ３２におい
て、剰余用レジスタ１１の記憶値Ｎ、すなわち剰余と除
数Ｄの大きさとが比較される。記憶値Ｎが除数Ｄ以上で
あれば、ステップＡ３３において商用レジスタ１２の記
憶値Ｋに１が加算されて更新記憶され、かつ剰余用レジ
スタ１１の記憶値Ｎ、または該記憶値Ｎの下位桁ＮＤ
（ＮＵ＝０であるためＮ＝ＮＤ）から除数Ｄが減算され
て更新記憶されて、ステップＡ３５で除算処理が終了す
る。剰余用レジスタ１１の記憶値Ｎが除数Ｄ未満あれ
ば、ステップＡ３３の処理が飛ばされて、ステップＡ３
５で除算処理が終了する。ステップＡ３１において、上
位桁ＮＵの全桁が１である場合、すなわち、ＮＵ＝［Ｆ
Ｆ…ＦＦＨ］である場合、上位桁ＮＵは絶対値に直せば
０でありかつ負数であるので、ステップＡ３１からステ
ップＡ３４に進む。ステップＡ３１は、演算サイクルの
繰返し制御時の０判定と補正制御のための負数判定とを
兼ねている。ステップＡ３４において、商用レジスタ１
２の記憶値Ｋから１が減算されて更新記憶され、かつ剰
余用レジスタ１１の記憶値Ｎに除数Ｄが加算されて更新
記憶され、ステップＡ３５で除算処理が終了する。
８を実現している判定器３４は、更新後の剰余レジスタ
１１の記憶値Ｎの上位桁ＮＵが０か否かを判定し、ステ
ップＡ３１において、補数処理部５１内の第３判定器５
７は、剰余用レジスタの記憶値Ｎの上位桁ＮＵの全桁が
１であるか否か、すなわち該記憶値Ｎが補数でかつその
上位桁ＮＵが０に相当する値であるか否かを判定する。
記憶値Ｎが補数の場合、その上位桁ＮＵが［ＦＦ…ＦＦ
Ｈ］のとき、上位桁ＮＵは実質的には０であることを意
味する。上位桁ＮＵが０でない場合で、しかも全桁が
［ＦＦ…ＦＦＨ］でない場合、ステップＡ３１からステ
ップＡ２３に戻り、再び、剰余用レジスタ１１の記憶値
Ｎに対してステップＡ２３〜Ａ２９の処理を施す。そう
でない場合、後処理に進む。すなわち、上位桁ＮＵが０
の場合はステップＡ３２に進み、上位桁ＮＵが［ＦＦ…
ＦＦＨ］の場合はステップＡ３４に進む。なお、ステッ
プＡ３０で、ＮＵ＝０と判定された場合に下位桁ＮＤに
残った剰余は正であるが、ステップＡ３１で、ＮＵ＝
［ＦＦ…ＦＦＨ］と判定された場合に下位桁ＮＤに残っ
た剰余は実質的には負である。ステップＡ３２におい
て、剰余用レジスタ１１の記憶値Ｎ、すなわち剰余と除
数Ｄの大きさとが比較される。記憶値Ｎが除数Ｄ以上で
あれば、ステップＡ３３において商用レジスタ１２の記
憶値Ｋに１が加算されて更新記憶され、かつ剰余用レジ
スタ１１の記憶値Ｎ、または該記憶値Ｎの下位桁ＮＤ
（ＮＵ＝０であるためＮ＝ＮＤ）から除数Ｄが減算され
て更新記憶されて、ステップＡ３５で除算処理が終了す
る。剰余用レジスタ１１の記憶値Ｎが除数Ｄ未満あれ
ば、ステップＡ３３の処理が飛ばされて、ステップＡ３
５で除算処理が終了する。ステップＡ３１において、上
位桁ＮＵの全桁が１である場合、すなわち、ＮＵ＝［Ｆ
Ｆ…ＦＦＨ］である場合、上位桁ＮＵは絶対値に直せば
０でありかつ負数であるので、ステップＡ３１からステ
ップＡ３４に進む。ステップＡ３１は、演算サイクルの
繰返し制御時の０判定と補正制御のための負数判定とを
兼ねている。ステップＡ３４において、商用レジスタ１
２の記憶値Ｋから１が減算されて更新記憶され、かつ剰
余用レジスタ１１の記憶値Ｎに除数Ｄが加算されて更新
記憶され、ステップＡ３５で除算処理が終了する。
【０１２１】以下の図２２〜図２７を用いて、第１〜第
３の実施の形態の除算装置の各構成部品の詳細構成の一
例を示す。なお図２２〜図２７の説明では、説明の簡略
化のために、除算装置が２進数の数値を取扱う場合を想
定した例になっている。
３の実施の形態の除算装置の各構成部品の詳細構成の一
例を示す。なお図２２〜図２７の説明では、説明の簡略
化のために、除算装置が２進数の数値を取扱う場合を想
定した例になっている。
【０１２２】図２２は、式１４および式１５に基づいて
分割桁数Ｑと除数差Ｐとを求める定数算出部１３の算出
処理を説明するためのフローチャートである。また、図
２２の処理では、判定指標に基づいて切換え制御記憶器
ＳＷの設定も行う。図２３（Ａ）は式９に基づいて、図
２３（Ｂ）は式１０に基づいて、分割桁数Ｑと除数差指
数ｎとを求める定数算出部１３の算出処理を説明するた
めのフローチャートである。勿論、除数Ｄが固定的に与
えられる場合はこのような処理は不要である。また、図
８および図１１の除算装置を共通化するときは、図２３
（Ａ）、図２３（Ｂ）のステップＢ１，Ｂ２１に、「０
→ＳＷ」、「１→ＳＷ」をそれぞれ追加し、図２０と同
様に、図８または図１１において切換え制御記憶器ＳＷ
を追加した上で、剰余補正部２１、剰余更新部１７、商
補正部２０の加算器または減算器を加減算器とし、さら
に補正制御部１９の判定内容が切換えられるようにすれ
ばよい。
分割桁数Ｑと除数差Ｐとを求める定数算出部１３の算出
処理を説明するためのフローチャートである。また、図
２２の処理では、判定指標に基づいて切換え制御記憶器
ＳＷの設定も行う。図２３（Ａ）は式９に基づいて、図
２３（Ｂ）は式１０に基づいて、分割桁数Ｑと除数差指
数ｎとを求める定数算出部１３の算出処理を説明するた
めのフローチャートである。勿論、除数Ｄが固定的に与
えられる場合はこのような処理は不要である。また、図
８および図１１の除算装置を共通化するときは、図２３
（Ａ）、図２３（Ｂ）のステップＢ１，Ｂ２１に、「０
→ＳＷ」、「１→ＳＷ」をそれぞれ追加し、図２０と同
様に、図８または図１１において切換え制御記憶器ＳＷ
を追加した上で、剰余補正部２１、剰余更新部１７、商
補正部２０の加算器または減算器を加減算器とし、さら
に補正制御部１９の判定内容が切換えられるようにすれ
ばよい。
【０１２３】図２２，２３の算出処理のために、定数算
出部１３は、最大Ｖ桁の数値を記憶可能な除数差Ｐ用レ
ジスタを備えている。図２２，２３の説明では、除数差
Ｐ用レジスタ内の第ｖ桁目の記憶値をＰｖと記す。ま
た、与えられた除数Ｄを記憶するＭ桁のレジスタの第ｍ
桁目の記憶値をＤｍとする。ｍは１以上Ｍ以下の整数、
ｖは１以上Ｖ以下の整数である。また、ＳＷは制御切換
えのための切換え制御記憶器であり、式１４あるいは式
１５に基づいて処理を行うのかを制御するための記憶器
である。
出部１３は、最大Ｖ桁の数値を記憶可能な除数差Ｐ用レ
ジスタを備えている。図２２，２３の説明では、除数差
Ｐ用レジスタ内の第ｖ桁目の記憶値をＰｖと記す。ま
た、与えられた除数Ｄを記憶するＭ桁のレジスタの第ｍ
桁目の記憶値をＤｍとする。ｍは１以上Ｍ以下の整数、
ｖは１以上Ｖ以下の整数である。また、ＳＷは制御切換
えのための切換え制御記憶器であり、式１４あるいは式
１５に基づいて処理を行うのかを制御するための記憶器
である。
【０１２４】図２２のステップＢ１〜Ｂ３、図２３
（Ａ）のステップＢ１１〜Ｂ１３、および図２３（Ｂ）
のステップＢ２１〜Ｂ２３が、除数Ｄから分割桁数Ｑを
求める演算である。分割桁数の算出時には、除数Ｄを記
憶するレジスタＤＲの第ｍ桁目の記憶値Ｄｍと０との比
較が最上位桁から最下位桁に向かって順次行われ、記憶
値Ｄｍが０と一致しないと判定される最初の桁の位置が
仮の分割桁数Ｑとして用いられる。また図２３（Ａ）お
よび図２３（Ｂ）において除数差指数ｎを算出するステ
ップＢ３０〜Ｂ３３は等しいので、図面では共通に記し
ている。除数差指数の算出時には、除数差Ｐを記憶する
レジスタＰＲの第ｖ桁目の記憶値Ｐｖと０との比較が最
上位桁から最下位桁に向かって順次行われ、記憶値Ｐｖ
が０と一致しないと判定される最初の桁の位置が除数差
指数ｎとして用いられる。なお、図２２のステップＢ４
およびステップＢ６について補足する。
（Ａ）のステップＢ１１〜Ｂ１３、および図２３（Ｂ）
のステップＢ２１〜Ｂ２３が、除数Ｄから分割桁数Ｑを
求める演算である。分割桁数の算出時には、除数Ｄを記
憶するレジスタＤＲの第ｍ桁目の記憶値Ｄｍと０との比
較が最上位桁から最下位桁に向かって順次行われ、記憶
値Ｄｍが０と一致しないと判定される最初の桁の位置が
仮の分割桁数Ｑとして用いられる。また図２３（Ａ）お
よび図２３（Ｂ）において除数差指数ｎを算出するステ
ップＢ３０〜Ｂ３３は等しいので、図面では共通に記し
ている。除数差指数の算出時には、除数差Ｐを記憶する
レジスタＰＲの第ｖ桁目の記憶値Ｐｖと０との比較が最
上位桁から最下位桁に向かって順次行われ、記憶値Ｐｖ
が０と一致しないと判定される最初の桁の位置が除数差
指数ｎとして用いられる。なお、図２２のステップＢ４
およびステップＢ６について補足する。
【０１２５】ステップＢ４において、式９と式１０のい
ずれを用いれば、または、式１４と式１５のいずれを用
いればより収束が早いかを判定する。そのためには、式
１４および式１５の判定指標α１，α２を求めて比較し
てもよいが、２Q+1と３×Ｄの大きさを比較してもよ
い。これは、 α１ ＝ Ｐａ ＝ ２Q−Ｄ α２ ＝ ２×Ｐｂ ＝ ２×（Ｄ−２Q-1） ＝ ２×Ｄ−
２Q であるから、α１＞α２は、２Q−Ｄ＞２×Ｄ−２Qに等
価であり、移項すれば、 ２Q+1 ＞ ３×Ｄ …（24） が得られる。式２４を満たす場合はα１＞α２である。
式２４を満たす場合は式１５を用い、そうでない場合は
式１４を用いれば、より収束が早くなる。ステップＢ６
でＱから１を引いているが、これは式１０あるいは式１
５で得られるＱの値は、式９あるいは式１４で得られる
Ｑの値より常に１小さくなるためである。
ずれを用いれば、または、式１４と式１５のいずれを用
いればより収束が早いかを判定する。そのためには、式
１４および式１５の判定指標α１，α２を求めて比較し
てもよいが、２Q+1と３×Ｄの大きさを比較してもよ
い。これは、 α１ ＝ Ｐａ ＝ ２Q−Ｄ α２ ＝ ２×Ｐｂ ＝ ２×（Ｄ−２Q-1） ＝ ２×Ｄ−
２Q であるから、α１＞α２は、２Q−Ｄ＞２×Ｄ−２Qに等
価であり、移項すれば、 ２Q+1 ＞ ３×Ｄ …（24） が得られる。式２４を満たす場合はα１＞α２である。
式２４を満たす場合は式１５を用い、そうでない場合は
式１４を用いれば、より収束が早くなる。ステップＢ６
でＱから１を引いているが、これは式１０あるいは式１
５で得られるＱの値は、式９あるいは式１４で得られる
Ｑの値より常に１小さくなるためである。
【０１２６】定数算出部１３は分割桁数Ｑを２進数表記
で記憶しており、該分割桁数Ｑはデコード回路を経由し
て、上位桁抽出部２６および下位桁抽出部２５に与えら
れる。図２４は、分割桁数Ｑのデコード回路の構成を示
すブロック図である。図２４では、Ｑ＝１からＱ＝２５
５までデコードされているが、たとえば、除数Ｄが、２
５５≧Ｄ≧６５に限定されており、式１４に基づいて処
理が行われる場合は、Ｑ＝７またはＱ＝８の出力で充分
である。そのときは、当然ながら図２４の回路構成は大
幅に簡略化される。
で記憶しており、該分割桁数Ｑはデコード回路を経由し
て、上位桁抽出部２６および下位桁抽出部２５に与えら
れる。図２４は、分割桁数Ｑのデコード回路の構成を示
すブロック図である。図２４では、Ｑ＝１からＱ＝２５
５までデコードされているが、たとえば、除数Ｄが、２
５５≧Ｄ≧６５に限定されており、式１４に基づいて処
理が行われる場合は、Ｑ＝７またはＱ＝８の出力で充分
である。そのときは、当然ながら図２４の回路構成は大
幅に簡略化される。
【０１２７】図２５は、剰余用レジスタ１１から下位桁
ＮＤを抽出する下位桁抽出部２５の構成を示すブロック
図である。分割桁数の値がＱであるとき、図２５に示し
たＡＮＤゲートおよびＯＲゲートの動作によって、剰余
用レジスタ１１の第Ｑ桁〜第１桁の記憶値を出力する構
成となっている。図２６は、剰余用レジスタ１１から上
位桁ＮＵを抽出する上位桁抽出部２６の構成を示すブロ
ック図である。分割桁数の値がＱであるとき、図２６に
示したＡＮＤゲートおよびＯＲゲートの動作によって、
剰余用レジスタ１１の最上位桁〜第Ｑ＋１桁の記憶値を
出力する構成となっている。なお、図２５，２６におい
て、剰余用レジスタ１１の最上位桁の記憶値は常に上位
桁ＮＵの一部として出力され、下位桁に含まれることは
ない。また、最下位桁の記憶値は常に下位桁ＮＤの一部
となり、上位桁には含まれることはない。
ＮＤを抽出する下位桁抽出部２５の構成を示すブロック
図である。分割桁数の値がＱであるとき、図２５に示し
たＡＮＤゲートおよびＯＲゲートの動作によって、剰余
用レジスタ１１の第Ｑ桁〜第１桁の記憶値を出力する構
成となっている。図２６は、剰余用レジスタ１１から上
位桁ＮＵを抽出する上位桁抽出部２６の構成を示すブロ
ック図である。分割桁数の値がＱであるとき、図２６に
示したＡＮＤゲートおよびＯＲゲートの動作によって、
剰余用レジスタ１１の最上位桁〜第Ｑ＋１桁の記憶値を
出力する構成となっている。なお、図２５，２６におい
て、剰余用レジスタ１１の最上位桁の記憶値は常に上位
桁ＮＵの一部として出力され、下位桁に含まれることは
ない。また、最下位桁の記憶値は常に下位桁ＮＤの一部
となり、上位桁には含まれることはない。
【０１２８】図２５の下位桁抽出部２５および図２６の
上位桁抽出部２６が除算装置に備えられるなら、分割桁
数Ｑを可変にすることが可能になり、除数Ｄの自由度が
増大する。除算装置において、除数Ｄが予め設定されて
いて固定されているならば、下位桁抽出部２５および上
位桁抽出部２６をＡＮＤゲートおよＯＲゲートを用いて
構成する必要は無く、分割桁数Ｑに合わせて構成される
スルーラインだけを設ければ良いので、下位桁抽出部２
５および上位桁抽出部２６は省略することができる。た
とえば、分割桁数Ｑが５に固定されているならば、下位
桁抽出部２５は剰余用レジスタ１１の第５桁〜第１桁の
記憶値を出力し、上位桁抽出部２６は剰余用レジスタ１
１の最上位桁〜第６桁の記憶値を出力すればよい。
上位桁抽出部２６が除算装置に備えられるなら、分割桁
数Ｑを可変にすることが可能になり、除数Ｄの自由度が
増大する。除算装置において、除数Ｄが予め設定されて
いて固定されているならば、下位桁抽出部２５および上
位桁抽出部２６をＡＮＤゲートおよＯＲゲートを用いて
構成する必要は無く、分割桁数Ｑに合わせて構成される
スルーラインだけを設ければ良いので、下位桁抽出部２
５および上位桁抽出部２６は省略することができる。た
とえば、分割桁数Ｑが５に固定されているならば、下位
桁抽出部２５は剰余用レジスタ１１の第５桁〜第１桁の
記憶値を出力し、上位桁抽出部２６は剰余用レジスタ１
１の最上位桁〜第６桁の記憶値を出力すればよい。
【０１２９】除数差指数ｎはデコード回路を経由してシ
フタ３１に与えられる。除数差指数ｎのデコード回路の
構成は、分割桁数Ｑのデコード回路の構成と等しい。図
２７は、第２の実施形態の除算装置に備えられるシフタ
３１の構成を示すブロック図である。なお図２７は、除
数差指数ｎの最大値が１１である場合を例としている。
シフタ３１は、入力された数値の各桁をｎビット上方へ
シフトした値を出力する。すなわち、入力された上位桁
ＮＵのある桁ＮＵiをＮＵi+n桁の値として出力し、剰余
更新部の加減算器の加減数の第ｉ＋ｎ端子に与えられ
る。たとえば、上位桁ＮＵ3、すなわち剰余用レジスタ
１１の記憶値ＮのＱ＋３桁目の値は、ｎ＝０ならばその
まま加減数の第３端子、ｎ＝１ならば第４端子に与えら
れる。
フタ３１に与えられる。除数差指数ｎのデコード回路の
構成は、分割桁数Ｑのデコード回路の構成と等しい。図
２７は、第２の実施形態の除算装置に備えられるシフタ
３１の構成を示すブロック図である。なお図２７は、除
数差指数ｎの最大値が１１である場合を例としている。
シフタ３１は、入力された数値の各桁をｎビット上方へ
シフトした値を出力する。すなわち、入力された上位桁
ＮＵのある桁ＮＵiをＮＵi+n桁の値として出力し、剰余
更新部の加減算器の加減数の第ｉ＋ｎ端子に与えられ
る。たとえば、上位桁ＮＵ3、すなわち剰余用レジスタ
１１の記憶値ＮのＱ＋３桁目の値は、ｎ＝０ならばその
まま加減数の第３端子、ｎ＝１ならば第４端子に与えら
れる。
【０１３０】図２７は、除数差指数ｎが可変である場合
についてシフタ３１の構成を示したものであるが、その
値が固定である場合はこのような構成は不要であり、除
数差指数ｎの値に基づいて上位桁ＮＵと剰余更新部の加
減算器の加減数の端子との結線方法を変更するだけでよ
い。なお、図２７のｔ１〜ｔ２３はＯＲゲート群の出力
値をその（）内に示したもので、出力値ｔｉは、図８お
よび図１１の剰余更新部１７の加減算器の加減数側の第
ｉ端子に接続される。（）内の“／”の左側は、ｎの
値、右側は上位桁の桁数を表している。たとえば、（０
／２＋１／１）は、（ｎ＝０）＊（ＮＵ2）＋（ｎ＝
１）＊（ＮＵ1）を表す。
についてシフタ３１の構成を示したものであるが、その
値が固定である場合はこのような構成は不要であり、除
数差指数ｎの値に基づいて上位桁ＮＵと剰余更新部の加
減算器の加減数の端子との結線方法を変更するだけでよ
い。なお、図２７のｔ１〜ｔ２３はＯＲゲート群の出力
値をその（）内に示したもので、出力値ｔｉは、図８お
よび図１１の剰余更新部１７の加減算器の加減数側の第
ｉ端子に接続される。（）内の“／”の左側は、ｎの
値、右側は上位桁の桁数を表している。たとえば、（０
／２＋１／１）は、（ｎ＝０）＊（ＮＵ2）＋（ｎ＝
１）＊（ＮＵ1）を表す。
【０１３１】図２８は、上位桁乗算部１６の構成を示す
ブロック図である。図２８の例では、除数差Ｐが最大８
ビットの値の図となっている（すなわち、Ｖ＝８）。図
２８における加算器Ｂ１〜Ｂ４の構成を図２９に示し、
また、定数算出部１３に含まれる除数差Ｐの記憶器ＰＲ
を図３０に示す。図２９の加算器は入力された数値Ｘ１
〜ＸｊをＰｘが１のときそれを被加数とし、Ｐｙが１の
ときそれを１桁上方へシフトしたものを加数として和を
求める。ＰｘおよびＰｙが０のときは、被加数および加
数は０となる。図２８の加算器Ｂ１はＰｘとして除数差
Ｐの記憶器ＰＲの第１桁目の値Ｐ１、Ｐｙとして除数差
Ｐの記憶器の第２桁目の値Ｐ２が与えられる。すなわ
ち、加算器Ｂ１の出力は、 (Xj〜X1) ×P1+(Xj〜X1) ×P2×21=(Xj〜X1) ×(P2×21
+ P1×20)=B1出力 となる。同様にして、 (Xj〜X1) ×P3+(Xj〜X1) ×P4×21=(Xj〜X1) ×(P4×21
+ P3×20)=B2出力 (Xj〜X1) ×P5+(Xj〜X1) ×P6×21=(Xj〜X1) ×(P6×21
+ P5×20)=B3出力 (Xj〜X1) ×P7+(Xj〜X1) ×P8×21=(Xj〜X1) ×(P8×21
+ P7×20)=B4出力 が、加算器Ｂ２〜Ｂ４で求められる。加算器Ａ１〜Ａ３
は、図２８の図中の通常の加算器と同じ構成である。加
算器Ｂ１およびＢ３の出力を加算器Ａ１および加算器Ａ
２の被加数側の入力端子に、加算器Ｂ２およびＢ４の出
力を２桁上位側へシフトしたものを加算器Ａ１および加
算器Ａ２の加数側の入力端子に接続し、加数側の下位２
桁の入力端子を０としている。したがって、加算器Ａ
１、Ａ２の出力は、 (B1出力)+(B2出力)×22=(Xj〜X1)×(P4×23+P3×22+P2
×21+P1×20) =A1出力 (B3出力)+(B4出力)×22=(Xj〜X1)×(P8×23+P7×22+P6
×21+P5×20) =A2出力 となる。さらに、加算器Ａ１の出力を加算器Ａ３の被加
数側の入力端子に、加算器Ａ２の出力を４桁上位側へシ
フトしたものを加算器Ａ３の加数側の入力端子に接続
し、加数側の下位４桁の入力端子を０としている。した
がって、加算器Ａ３の出力は、 (A1出力)+(A2出力)×24 =(Xj〜X1)×(P8×27+P7×26+P6×25+P5×24+ P4×23+P3×22+P2×21+P1×20 ) =A3出力 となる。したがって、加算器Ａ３の出力として（Ｘｊ〜
Ｘ１）×Ｐが得られる。
ブロック図である。図２８の例では、除数差Ｐが最大８
ビットの値の図となっている（すなわち、Ｖ＝８）。図
２８における加算器Ｂ１〜Ｂ４の構成を図２９に示し、
また、定数算出部１３に含まれる除数差Ｐの記憶器ＰＲ
を図３０に示す。図２９の加算器は入力された数値Ｘ１
〜ＸｊをＰｘが１のときそれを被加数とし、Ｐｙが１の
ときそれを１桁上方へシフトしたものを加数として和を
求める。ＰｘおよびＰｙが０のときは、被加数および加
数は０となる。図２８の加算器Ｂ１はＰｘとして除数差
Ｐの記憶器ＰＲの第１桁目の値Ｐ１、Ｐｙとして除数差
Ｐの記憶器の第２桁目の値Ｐ２が与えられる。すなわ
ち、加算器Ｂ１の出力は、 (Xj〜X1) ×P1+(Xj〜X1) ×P2×21=(Xj〜X1) ×(P2×21
+ P1×20)=B1出力 となる。同様にして、 (Xj〜X1) ×P3+(Xj〜X1) ×P4×21=(Xj〜X1) ×(P4×21
+ P3×20)=B2出力 (Xj〜X1) ×P5+(Xj〜X1) ×P6×21=(Xj〜X1) ×(P6×21
+ P5×20)=B3出力 (Xj〜X1) ×P7+(Xj〜X1) ×P8×21=(Xj〜X1) ×(P8×21
+ P7×20)=B4出力 が、加算器Ｂ２〜Ｂ４で求められる。加算器Ａ１〜Ａ３
は、図２８の図中の通常の加算器と同じ構成である。加
算器Ｂ１およびＢ３の出力を加算器Ａ１および加算器Ａ
２の被加数側の入力端子に、加算器Ｂ２およびＢ４の出
力を２桁上位側へシフトしたものを加算器Ａ１および加
算器Ａ２の加数側の入力端子に接続し、加数側の下位２
桁の入力端子を０としている。したがって、加算器Ａ
１、Ａ２の出力は、 (B1出力)+(B2出力)×22=(Xj〜X1)×(P4×23+P3×22+P2
×21+P1×20) =A1出力 (B3出力)+(B4出力)×22=(Xj〜X1)×(P8×23+P7×22+P6
×21+P5×20) =A2出力 となる。さらに、加算器Ａ１の出力を加算器Ａ３の被加
数側の入力端子に、加算器Ａ２の出力を４桁上位側へシ
フトしたものを加算器Ａ３の加数側の入力端子に接続
し、加数側の下位４桁の入力端子を０としている。した
がって、加算器Ａ３の出力は、 (A1出力)+(A2出力)×24 =(Xj〜X1)×(P8×27+P7×26+P6×25+P5×24+ P4×23+P3×22+P2×21+P1×20 ) =A3出力 となる。したがって、加算器Ａ３の出力として（Ｘｊ〜
Ｘ１）×Ｐが得られる。
【０１３２】図３１は、本発明の実施の他の形態の除算
装置の構成を示すブロック図である。図３１の除算装置
は、図７および図８の除算装置と同様に、除算装置内で
取扱われる数値が２進数表記されており、除数Ｄが［１
１１１］（＝［１５］D）の場合に限定されているが、
剰余用加算器の入力端子群ＩＰ３への接続方法および後
述する段数を変えることによって、除数Ｄが［１
４］D，［１２］Dの場合でも可能となる。除数Ｄに基づ
き、分割桁数Ｑは４、除数差指数ｎは０となる。 Ｄ ＝ ２4−２0
装置の構成を示すブロック図である。図３１の除算装置
は、図７および図８の除算装置と同様に、除算装置内で
取扱われる数値が２進数表記されており、除数Ｄが［１
１１１］（＝［１５］D）の場合に限定されているが、
剰余用加算器の入力端子群ＩＰ３への接続方法および後
述する段数を変えることによって、除数Ｄが［１
４］D，［１２］Dの場合でも可能となる。除数Ｄに基づ
き、分割桁数Ｑは４、除数差指数ｎは０となる。 Ｄ ＝ ２4−２0
【０１３３】図３１の除算装置は、剰余用レジスタ１１
と、剰余用加算器と商用加算器とからなる少なくとも１
段の加算器群と、後処理部とを含む。加算器群の段数
は、与えられる被除数Ｎ0および除数Ｄによって変わ
る。図３１の除算装置において、剰余用レジスタ１１の
長さには制約はないが、段数が充分な数だけあれば、余
分に段数があっても同じ答が求められる。ただし、段数
が充分な数でないならば正しい答は得られないのは勿論
である。なお、加算器群の段数は、図７および図１０で
は、サイクル数に相当する。加算器群は、図３１では４
段となっているが、被除数Ｎ0が１６ビット以下ならば
充分である。なお、初段の加算器群の商用加算器は省略
可能なため、図３１の除算装置では除去している。剰余
用加算器ＡＤｙ1〜ＡＤｙ4および商用加算器ＡＤｘ2〜
ＡＤｘ4は、いずれもパラレルに加算を行う。加算器Ａ
Ｄｙ1〜ＡＤｙ4の一方の入力端子群ＩＰ３は最大１３ビ
ット、他方の入力端子群ＩＰ４は４ビット、また、加算
器ＡＤｘ2〜ＡＤｘ4の一方入力端子群ＩＰ１は最大１３
ビット、他方の入力端子群ＩＰ２は最大９ビットの入力
が可能であり、出力端子群ＯＰは最大１３ビットの出力
が可能である。各加算器ＡＤｙ1〜ＡＤｙ4，ＡＤｘ2〜
ＡＤｘ4は、これらの入出力端子を持つものを全てに用
いてもよいが、順次端子数を減少させてもよい。
と、剰余用加算器と商用加算器とからなる少なくとも１
段の加算器群と、後処理部とを含む。加算器群の段数
は、与えられる被除数Ｎ0および除数Ｄによって変わ
る。図３１の除算装置において、剰余用レジスタ１１の
長さには制約はないが、段数が充分な数だけあれば、余
分に段数があっても同じ答が求められる。ただし、段数
が充分な数でないならば正しい答は得られないのは勿論
である。なお、加算器群の段数は、図７および図１０で
は、サイクル数に相当する。加算器群は、図３１では４
段となっているが、被除数Ｎ0が１６ビット以下ならば
充分である。なお、初段の加算器群の商用加算器は省略
可能なため、図３１の除算装置では除去している。剰余
用加算器ＡＤｙ1〜ＡＤｙ4および商用加算器ＡＤｘ2〜
ＡＤｘ4は、いずれもパラレルに加算を行う。加算器Ａ
Ｄｙ1〜ＡＤｙ4の一方の入力端子群ＩＰ３は最大１３ビ
ット、他方の入力端子群ＩＰ４は４ビット、また、加算
器ＡＤｘ2〜ＡＤｘ4の一方入力端子群ＩＰ１は最大１３
ビット、他方の入力端子群ＩＰ２は最大９ビットの入力
が可能であり、出力端子群ＯＰは最大１３ビットの出力
が可能である。各加算器ＡＤｙ1〜ＡＤｙ4，ＡＤｘ2〜
ＡＤｘ4は、これらの入出力端子を持つものを全てに用
いてもよいが、順次端子数を減少させてもよい。
【０１３４】剰余用加算器ＡＤｙiの一方の入力端子群
ＩＰ３には、剰余用レジスタ１１の記憶値、すなわち、
被除数Ｎ0の上位桁ＮＵ（上位１２ビット）、または前
段の加算器ＡＤｙi-1の出力値の上位１２桁が与えら
れ、他方の入力端子群ＩＰ４には、剰余用レジスタ１１
の記憶値の下位桁ＮＤ（下位４ビット）、または前段の
加算器ＡＤｙi-1の出力値の下位４桁が与えられる。商
用加算器ＡＤｘiの一方入力端子群ＩＰ２には、前段の
剰余用加算器ＡＤｙi-1の出力値の上位桁ＮＵ（上位１
２ビット）が与えられ、他方の入力端子群ＩＰ１には、
剰余用レジスタ１１の記憶値、すなわち、被除数Ｎ0の
上位桁ＮＵ（上位１２ビット）、または、前段の加算器
ＡＤｘi-1の出力値が与えられる。
ＩＰ３には、剰余用レジスタ１１の記憶値、すなわち、
被除数Ｎ0の上位桁ＮＵ（上位１２ビット）、または前
段の加算器ＡＤｙi-1の出力値の上位１２桁が与えら
れ、他方の入力端子群ＩＰ４には、剰余用レジスタ１１
の記憶値の下位桁ＮＤ（下位４ビット）、または前段の
加算器ＡＤｙi-1の出力値の下位４桁が与えられる。商
用加算器ＡＤｘiの一方入力端子群ＩＰ２には、前段の
剰余用加算器ＡＤｙi-1の出力値の上位桁ＮＵ（上位１
２ビット）が与えられ、他方の入力端子群ＩＰ１には、
剰余用レジスタ１１の記憶値、すなわち、被除数Ｎ0の
上位桁ＮＵ（上位１２ビット）、または、前段の加算器
ＡＤｘi-1の出力値が与えられる。
【０１３５】図３１は除数Ｄが［１１１１］＝［１５］
Dの場合の構成を示したものであるが、表２は、さら
に、被除数Ｎ0を［１１１０１１１０１００１１１０
１］＝［６１０８５］D）としたときの各加算器に与え
られる被加数、加数、出力値を示したものである。な
お、最終段の剰余用加算器ＡＤｙ4の出力が剰余（＝
５H）、商用加算器ＡＤｘ4の出力が商（＝ＦＥ８H）と
なる。
Dの場合の構成を示したものであるが、表２は、さら
に、被除数Ｎ0を［１１１０１１１０１００１１１０
１］＝［６１０８５］D）としたときの各加算器に与え
られる被加数、加数、出力値を示したものである。な
お、最終段の剰余用加算器ＡＤｙ4の出力が剰余（＝
５H）、商用加算器ＡＤｘ4の出力が商（＝ＦＥ８H）と
なる。
【０１３６】
【表２】
【０１３７】再び図３１を参照する。図３１の後処理部
は、加算器ＡＤｚと制御用のＡＮＤゲートＧｙとＡＮＤ
ゲート群Ｇｚとインバータとを含む。ゲートＧｙは最終
段の加算器ＡＤｙ4の下位桁４ビットがすべて１のとき
１を出力し、加算器ＡＤｚで商を補正するため１を加え
る。と同時に、剰余が必要なときは加算器ＡＤｙ4の出
力から除数Ｄを減ずるため、下位桁４ビットがすべて１
のときは、ＡＮＤゲート群Ｇｚをオフにし、他の場合は
そのまま通過させている。これらの処理により、加算器
ＡＤｚは商を、ＡＮＤゲート群Ｇｚは剰余を出力する。
勿論、これらのインバータを含むゲート群の構成は除数
Ｄによって変わる。
は、加算器ＡＤｚと制御用のＡＮＤゲートＧｙとＡＮＤ
ゲート群Ｇｚとインバータとを含む。ゲートＧｙは最終
段の加算器ＡＤｙ4の下位桁４ビットがすべて１のとき
１を出力し、加算器ＡＤｚで商を補正するため１を加え
る。と同時に、剰余が必要なときは加算器ＡＤｙ4の出
力から除数Ｄを減ずるため、下位桁４ビットがすべて１
のときは、ＡＮＤゲート群Ｇｚをオフにし、他の場合は
そのまま通過させている。これらの処理により、加算器
ＡＤｚは商を、ＡＮＤゲート群Ｇｚは剰余を出力する。
勿論、これらのインバータを含むゲート群の構成は除数
Ｄによって変わる。
【０１３８】この図３１の除算装置の構成例では、剰余
用レジスタ１１以外は、ＡＮＤゲートおよびＯＲゲート
等によって構成可能な加算器とＡＮＤゲートとを含み、
必要ならばＯＲゲートとインバータと等が用いられてい
るだけである。このために、各加算器および各ゲート等
の信号伝達に時間遅れがないとすると、被除数Ｎ0を剰
余用レジスタ１１に格納した時点で商および剰余が求め
られるので、極めて高速な除算が可能になる。実際に
は、図３１の構成の除算装置をＡＳＩＣ（組込み集積回
路）として構成した場合、各加算器および各ゲート等の
信号伝達に遅れが生じるが、該遅れは極めて小さいた
め、被除数Ｎ0を剰余用レジスタ１１に格納した時点の
直後に商および剰余が求められるので、充分に高速な除
算が可能になる。
用レジスタ１１以外は、ＡＮＤゲートおよびＯＲゲート
等によって構成可能な加算器とＡＮＤゲートとを含み、
必要ならばＯＲゲートとインバータと等が用いられてい
るだけである。このために、各加算器および各ゲート等
の信号伝達に時間遅れがないとすると、被除数Ｎ0を剰
余用レジスタ１１に格納した時点で商および剰余が求め
られるので、極めて高速な除算が可能になる。実際に
は、図３１の構成の除算装置をＡＳＩＣ（組込み集積回
路）として構成した場合、各加算器および各ゲート等の
信号伝達に遅れが生じるが、該遅れは極めて小さいた
め、被除数Ｎ0を剰余用レジスタ１１に格納した時点の
直後に商および剰余が求められるので、充分に高速な除
算が可能になる。
【０１３９】上述の各実施の形態の除算装置は本発明の
除算装置の例示であり、主要な構成および動作が等しけ
れば、他の様々な形で実施することができる。特に除算
装置内部の各構成部品の詳細な構成および動作は、同じ
効果が得られるならば、上述の構成および動作に限らず
他の構成および動作によって実現されてもよい。
除算装置の例示であり、主要な構成および動作が等しけ
れば、他の様々な形で実施することができる。特に除算
装置内部の各構成部品の詳細な構成および動作は、同じ
効果が得られるならば、上述の構成および動作に限らず
他の構成および動作によって実現されてもよい。
【０１４０】
【発明の効果】以上のように本発明によれば、Ｓ進数の
除算を行う除算装置において、除数ＤをＤ＝ＳQ−Ｐと
するとき、被除数Ｎ0が剰余用レジスタに代入されかつ
０が商用レジスタに代入される。剰余用レジスタに更新
記憶される記憶値を第Ｑ桁で上位桁ＮＵと下位桁ＮＤと
に２分し、上位桁の累積加算結果を商用レジスタに更新
記憶させ、下位桁ＮＤを被加減数とし、上位桁と除数差
Ｐとの積を加減数として加減算を行わせ、その結果を剰
余用レジスタに更新記憶させる処理が、該上位桁ＮＵが
０になるまで繰返される。ただし、Ｄは３以上の整数、
ＱはＳQ≧Ｄを満たす最小の整数またはＳQ≦Ｄを満たす
最大の整数、Ｓは２以上の整数、Ｐは整数とする。商用
レジスタの記憶値が商として出力される。これによって
除算装置は、構成が簡単であり、かつ商および剰余の高
速算出が可能であり、かつ汎用性が高くなる。
除算を行う除算装置において、除数ＤをＤ＝ＳQ−Ｐと
するとき、被除数Ｎ0が剰余用レジスタに代入されかつ
０が商用レジスタに代入される。剰余用レジスタに更新
記憶される記憶値を第Ｑ桁で上位桁ＮＵと下位桁ＮＤと
に２分し、上位桁の累積加算結果を商用レジスタに更新
記憶させ、下位桁ＮＤを被加減数とし、上位桁と除数差
Ｐとの積を加減数として加減算を行わせ、その結果を剰
余用レジスタに更新記憶させる処理が、該上位桁ＮＵが
０になるまで繰返される。ただし、Ｄは３以上の整数、
ＱはＳQ≧Ｄを満たす最小の整数またはＳQ≦Ｄを満たす
最大の整数、Ｓは２以上の整数、Ｐは整数とする。商用
レジスタの記憶値が商として出力される。これによって
除算装置は、構成が簡単であり、かつ商および剰余の高
速算出が可能であり、かつ汎用性が高くなる。
【０１４１】また以上のように本発明によれば、上記の
除算装置において数値が２進数表記されており、かつ除
数Ｄが２Q±２nを満たす整数に限定されている場合、上
位桁と除数差２nとの積は上位桁ＮＵをｎビット上位に
桁移動させて求められる。これによって除算装置は、構
成が簡単になり、かつ商および剰余を高速に求めること
ができる。また以上のように本発明によれば、除算装置
において、除数Ｄが２ Q±Ｐで定義される２種類の除算
装置のうち、除数Ｄから得られる除数差Ｐに応じて、収
束し易い除算装置が選択される。これによって、より高
速な除算が可能になる。
除算装置において数値が２進数表記されており、かつ除
数Ｄが２Q±２nを満たす整数に限定されている場合、上
位桁と除数差２nとの積は上位桁ＮＵをｎビット上位に
桁移動させて求められる。これによって除算装置は、構
成が簡単になり、かつ商および剰余を高速に求めること
ができる。また以上のように本発明によれば、除算装置
において、除数Ｄが２ Q±Ｐで定義される２種類の除算
装置のうち、除数Ｄから得られる除数差Ｐに応じて、収
束し易い除算装置が選択される。これによって、より高
速な除算が可能になる。
【図１】本発明の第１の実施の形態である除算装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の除算装置における除算手順を示すフロー
チャートである。
チャートである。
【図３】図１の除算装置においてＤ＝ＳQ＋Ｐ*、Ｐ*≧
０の場合の演算アルゴリズムを示す図である。
０の場合の演算アルゴリズムを示す図である。
【図４】図１の除算装置においてＤ＝ＳQ＋Ｐ*、Ｐ*≦
０の場合の演算アルゴリズムを示す図である。
０の場合の演算アルゴリズムを示す図である。
【図５】本発明の第１の実施の形態の除算装置の他の構
成例を示すブロック図である。
成例を示すブロック図である。
【図６】図５の除算装置における除算処理を説明するた
めのフローチャートである。
めのフローチャートである。
【図７】本発明の第２の実施の形態の除算装置におい
て、Ｄ＝２Q−２nの場合の演算アルゴリズムを示す図で
ある。
て、Ｄ＝２Q−２nの場合の演算アルゴリズムを示す図で
ある。
【図８】図７の除算装置の構成を示すブロック図であ
る。
る。
【図９】図７の除算装置における除算手順を示すフロー
チャートである。
チャートである。
【図１０】本発明の第２の実施の形態の除算装置におい
て、Ｄ＝２Q＋２nの場合の演算アルゴリズムを示す図で
ある（ｎ＝０のとき）。
て、Ｄ＝２Q＋２nの場合の演算アルゴリズムを示す図で
ある（ｎ＝０のとき）。
【図１１】図１０の除算装置の構成を示すブロック図で
ある。
ある。
【図１２】本発明の第２の実施の形態の除算装置におい
て、Ｄ＝２Q＋２nの場合の演算アルゴリズムを示す図で
ある（ｎ＝２のとき）。
て、Ｄ＝２Q＋２nの場合の演算アルゴリズムを示す図で
ある（ｎ＝２のとき）。
【図１３】本発明の第３の実施の形態の除算装置におい
て、Ｄ＝２Q−Ｐの場合の演算アルゴリズムを示す図で
ある。
て、Ｄ＝２Q−Ｐの場合の演算アルゴリズムを示す図で
ある。
【図１４】本発明の第３の実施の形態の除算装置におい
て、Ｄ＝２Q＋Ｐの場合の演算アルゴリズムの前半部分
を示す図である。
て、Ｄ＝２Q＋Ｐの場合の演算アルゴリズムの前半部分
を示す図である。
【図１５】本発明の第３の実施の形態の除算装置におい
て、Ｄ＝２Q＋Ｐの場合の演算アルゴリズムの後半部分
を示す図である。
て、Ｄ＝２Q＋Ｐの場合の演算アルゴリズムの後半部分
を示す図である。
【図１６】図１３の除算装置の構成を示すブロック図で
ある。
ある。
【図１７】図１４，１５の除算装置の構成を示すブロッ
ク図である。
ク図である。
【図１８】本発明の第１〜第３の実施の形態の除算装置
において、負数を補数表記で取扱う場合の演算アルゴリ
ズムの前半部分を示す図である。
において、負数を補数表記で取扱う場合の演算アルゴリ
ズムの前半部分を示す図である。
【図１９】本発明の第１〜第３の実施の形態の除算装置
において、負数を補数表記で取扱う場合の演算アルゴリ
ズムの後半部分を示す図である。
において、負数を補数表記で取扱う場合の演算アルゴリ
ズムの後半部分を示す図である。
【図２０】図１８，１９の除算装置の構成を示すブロッ
ク図である。
ク図である。
【図２１】図２０の除算装置における除算手順を示すフ
ローチャートである。
ローチャートである。
【図２２】第１〜第３の実施の形態の除算装置におい
て、分割桁数Ｑと除数差Ｐとの算出手順を示すフローチ
ャートである。
て、分割桁数Ｑと除数差Ｐとの算出手順を示すフローチ
ャートである。
【図２３】第１〜第３の実施の形態において、分割桁数
Ｑと除数差Ｐと除数差指数ｎとの算出手順を示すフロー
チャートである。
Ｑと除数差Ｐと除数差指数ｎとの算出手順を示すフロー
チャートである。
【図２４】第１〜第３の実施の形態の除算装置に備えら
れる、２進数表記の分割桁数Ｑのデコード回路の構成を
示す図である。
れる、２進数表記の分割桁数Ｑのデコード回路の構成を
示す図である。
【図２５】第１〜第３の実施の形態の除算装置に備えら
れる下位桁抽出部の構成を示す図である。
れる下位桁抽出部の構成を示す図である。
【図２６】第１〜第３の実施の形態の除算装置に備えら
れる上位桁抽出部の構成を示す図である。
れる上位桁抽出部の構成を示す図である。
【図２７】第２の実施の形態の除算装置に備えられるシ
フタの構成を示す図である。
フタの構成を示す図である。
【図２８】第３の実施の形態の除算装置に備えられる上
位桁乗算部の構成を示す図である。
位桁乗算部の構成を示す図である。
【図２９】図２８の上位桁乗算部の内部に備えられる内
部加算器の構成を示す図である。
部加算器の構成を示す図である。
【図３０】第３の実施の形態の除算装置に備えられる定
数算出部において除数差を記憶する記憶器の構成を示す
図である。
数算出部において除数差を記憶する記憶器の構成を示す
図である。
【図３１】第２の実施の形態の除算装置において、除数
Ｄが１５に固定されている場合の構成を示すブロック図
である。
Ｄが１５に固定されている場合の構成を示すブロック図
である。
【図３２】除算の利用例の１つであるフィルタ演算の手
順を示す図である。
順を示す図である。
１１ 剰余用レジスタ １２ 商用レジスタ １４ 剰余分割部 １５ 商更新部 １６ 上位桁乗算部 １７ 剰余更新部 １８ 繰返し制御部
Claims (7)
- 【請求項１】 Ｓ進数の除算を行う除算装置であって、 除数ＤがＳQ−Ｐ*で表現される３以上の整数であり、分
割桁数ＱがＳQ≧Ｄを満たす最小の整数またはＳQ≦Ｄを
満たす最大の整数であり、かつ除数差Ｐ*が整数であ
り、 初期値として被除数を記憶している剰余用レジスタと、 初期値として０を記憶している商用レジスタと、 剰余用レジスタの記憶値を、最下位桁からＱ桁目で、最
上位桁から第Ｑ＋１桁までの上位桁と第Ｑ桁から最下位
桁までの下位桁とに分割する剰余分割手段と、 上位桁を商用レジスタの記憶値に加算して、加算結果を
該商用レジスタに更新記憶させる商更新手段と、 上位桁と除数差Ｐ*との積を求める乗算手段と、 求められている積を下位桁に加算し、加算結果を剰余用
レジスタに更新記憶させる剰余更新手段と、 剰余用レジスタの上位桁が０になるまで、剰余分割手段
と商更新手段と乗算手段と剰余更新手段とに動作を繰返
させる繰返し制御手段とを含み、 商用レジスタの記憶値が商として出力されることを特徴
とする除算装置。 - 【請求項２】 Ｓ進数の除算を行う除算装置であって、 除数ＤがＳQ−Ｐ*で表現される３以上の整数であり、分
割桁数ＱがＳQ≧Ｄを満たす最小の整数またはＳQ≦Ｄを
満たす最大の整数であり、かつ除数差Ｐ*が整数であ
り、 入力される数値を、最下位桁からＱ桁目で、最上位桁か
ら第Ｑ＋１桁までの上位桁と第Ｑ桁から最下位桁までの
下位桁とに分割する剰余分割手段と剰余分割手段から出
力される数値の上位桁を記憶する上位桁用レジスタと、 剰余分割手段から出力される数値の下位桁を記憶する下
位桁用レジスタと、 初期値として０を記憶している商用レジスタと、 上位桁用レジスタの記憶値を商用レジスタの記憶値に加
算して、加算結果を該商用レジスタに更新記憶させる商
更新手段と、 上位桁用レジスタの記憶値と除数差Ｐ*との積を求める
乗算手段と、 求められている積を下位桁用レジスタの記憶値に加算
し、加算結果を剰余分割手段に出力する剰余更新手段
と、 上位桁用のレジスタの記憶値が０になるまで、剰余分割
手段と商更新手段と乗算手段と剰余更新手段とに動作を
繰返させる繰返し制御手段とを含み、 商用レジスタの記憶値が商として出力されることを特徴
とする除算装置。 - 【請求項３】 ２進数の除算を行う除算装置であって、 除数Ｄが２Q−２nで表現される３以上の整数であり、分
割桁数Ｑが２Q≧Ｄを満たす最小の整数であり、かつ除
数差指数ｎが０以上の整数であり、 初期値として被除数を記憶している剰余用レジスタと、 初期値として０を記憶している商用レジスタと、 剰余用レジスタの記憶値を、最下位桁からＱ桁目で、最
上位桁から第Ｑ＋１桁までの上位桁と第Ｑ桁から最下位
桁までの下位桁とに分割する剰余分割手段と、 上位桁を商用レジスタの記憶値に加算して、加算結果を
該商用レジスタに更新記憶させる商更新手段と、 上位桁をｎビット上位側にシフトさせた値を下位桁に加
算し、加算結果を剰余用レジスタに更新記憶させる剰余
更新手段と、 剰余用レジスタの記憶値の上位桁が０になるまで、剰余
分割手段と商更新手段と剰余更新手段とに動作を繰返さ
せる繰返し制御手段とを含み、 商用レジスタの記憶値が商として出力されることを特徴
とする除算装置。 - 【請求項４】 ２進数の除算を行う除算装置であって、 除数Ｄが２Q＋２nで表現される３以上の整数であり、分
割桁数Ｑが２Q≦Ｄを満たす最大の整数であり、かつ除
数差指数ｎが０以上の整数であり、 初期値として被除数を記憶している剰余用レジスタと、 初期値として０を記憶している商用レジスタと、 剰余用レジスタの記憶値を、最下位桁からＱ桁目で、最
上位桁から第Ｑ＋１桁までの上位桁と第Ｑ桁から最下位
桁までの下位桁とに分割する剰余分割手段と、 上位桁を商用レジスタの記憶値に加算して、加算結果を
該商用レジスタに更新記憶させる商更新手段と、 上位桁をｎビット上位側にシフトさせた値を下位桁から
減算し、減算結果を剰余用レジスタに更新記憶させる剰
余更新手段と、 剰余用レジスタの記憶値の上位桁が０になるまで、剰余
分割手段と商更新手段と剰余更新手段とに動作を繰返さ
せる繰返し制御手段とを含み、 商用レジスタの記憶値が商として出力されることを特徴
とする除算装置。 - 【請求項５】 ２進数の除算を行う除算装置であって、 除数Ｄが２Q−Ｐで表現される３以上の整数であり、分
割桁数Ｑが２Q≧Ｄを満たす最小の整数であり、かつ除
数差Ｐが０以上の整数であり、 初期値として被除数を記憶している剰余用レジスタと、 初期値として０を記憶している商用レジスタと、 剰余用レジスタの記憶値を、最下位桁からＱ桁目で、最
上位桁から第Ｑ＋１桁までの上位桁と第Ｑ桁から最下位
桁までの下位桁とに分割する剰余分割手段と、 上位桁を商用レジスタの記憶値に加算して、加算結果を
該商用レジスタに更新記憶させる商更新手段と、 上位桁と除数差Ｐとの積を求める乗算手段と、 求められている積を下位桁に加算し、加算結果を剰余用
レジスタに更新記憶させる剰余更新手段と、 剰余用レジスタの記憶値の上位桁が０になるまで、剰余
分割手段と商更新手段と乗算手段と剰余更新手段とに動
作を繰返させる繰返し制御手段とを含み、 商用レジスタの記憶値が商として出力されることを特徴
とする除算装置。 - 【請求項６】 ２進数の除算を行う除算装置であって、 除数Ｄが２Q＋Ｐで表現される３以上の整数であり、分
割桁数Ｑが２Q≦Ｄを満たす最大の整数であり、かつ除
数差Ｐが０以上の整数であり、 初期値として被除数を記憶している剰余用レジスタと、 初期値として０を記憶している商用レジスタと、 剰余用レジスタの記憶値を、最下位桁からＱ桁目で、最
上位桁から第Ｑ＋１桁までの上位桁と第Ｑ桁から最下位
桁までの下位桁とに分割する剰余分割手段と、 上位桁を商用レジスタの記憶値に加算して、加算結果を
該商用レジスタに更新記憶させる商更新手段と、 上位桁と除数差Ｐとの積を求める乗算手段と、 求められている積を下位桁から減算し、減算結果を剰余
用レジスタに更新記憶させる剰余更新手段と、 剰余用レジスタの記憶値の上位桁が０になるまで、剰余
分割手段と商更新手段と乗算手段と剰余更新手段とに動
作を繰返させる繰返し制御手段とを含み、 商用レジスタの記憶値が商として出力されることを特徴
とする除算装置。 - 【請求項７】 請求項５記載の除算装置および請求項６
記載の除算装置と、 与えられた除数Ｄに基づき、Ｄ＝２Qa−Ｐａを満たす第
１の分割桁数Ｑａおよび第１の除数差Ｐａと、Ｄ＝２Qb
＋Ｐｂを満たす第２の分割桁数Ｑｂおよび第２の除数差
Ｐｂとを求める算出手段と、 第１の除数差Ｐａと第２の除数差Ｐｂの２倍値との大き
さを比較し、第１の除数差Ｐａが第２の除数差Ｐｂの２
倍値未満である場合、第１の分割桁数Ｑａおよび第１の
除数差Ｐａを用いて請求項５記載の除算装置に除算を行
わせ、第１の除数差Ｐａが第２の除数差Ｐｂの２倍値以
上である場合、第２の分割桁数Ｑｂおよび第２の除数差
Ｐｂを用いて請求項６記載の除算装置に除算を行わせる
切換え制御手段とを含むことを特徴とする除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163364A JP2001344093A (ja) | 2000-05-31 | 2000-05-31 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000163364A JP2001344093A (ja) | 2000-05-31 | 2000-05-31 | 除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001344093A true JP2001344093A (ja) | 2001-12-14 |
Family
ID=18667132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000163364A Pending JP2001344093A (ja) | 2000-05-31 | 2000-05-31 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001344093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113467750A (zh) * | 2021-05-31 | 2021-10-01 | 深圳致星科技有限公司 | 用于基数为4的srt算法的大整数位宽除法电路及方法 |
-
2000
- 2000-05-31 JP JP2000163364A patent/JP2001344093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113467750A (zh) * | 2021-05-31 | 2021-10-01 | 深圳致星科技有限公司 | 用于基数为4的srt算法的大整数位宽除法电路及方法 |
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