JP3261600B2 - 剰余乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、剰余乗算器に係り、特
に多数桁の剰余乗算の解を求めることが要求される暗号
通信、ディジタル署名を利用する装置の剰余乗算器に関
する。

【０００２】

【従来の技術】従来、剰余乗算器において、ｒ進数でｎ
桁の正整数である被乗数Ａ、乗数Ｂ、法Ｎにおいて、Ａ
×Ｂmod Ｎなる剰余乗算を行う場合、Ｂのｉ＋１桁目を
Ｂ［ｉ］を表し、Ａ×Ｂ［ｉ］なる部分積を途中結果で
ある部分剰余Ｒに加え、ＲmodＮを行い、結果をＲに格
納する手順をＲを上位桁側にシフトしながら、繰り返す
方法が用いられる。

【０００３】以下の説明において、ａ：ｂは桁の連結を
意味し、ａ×ｒ＋ｂと等価である。｜ａ｜はａの絶対値
を表す。また、Ｒの部分的な桁の連結はＲと同じ符号で
あるとする。

【０００４】図１２は、従来の剰余乗算器の動作を示す
フローチャートである。

【０００５】ステップ１）ｉ＝ｎ−１、Ｒ＝０に初期化
する。

【０００６】ステップ２）Ｒ［ｎ］：Ｒ［ｎ−１］をＮ
［ｎ−１］で除して部分商ｑを得る（ｑ＝Ｒ［ｎ］：Ｒ
［ｎ−１］／Ｎ［ｎ−１］）。

【０００７】ステップ３）ｑ＝ｒのとき、Ｎを一桁上位
側へシフトした値をＲから減じる（Ｒ＝Ｒ−Ｎ）。ｑ≠
ｒのとき、Ｒからｑ×Ｎを減じ、結果を上位へ１桁シフ
トしてＲへ格納する（Ｒ＝Ｒ−ｑ×Ｎ）。

【０００８】ステップ４）ＲにＡ×Ｂ［ｉ］を加える
（Ｒ＝Ｒ＋Ａ×Ｂ［ｉ］）。

【０００９】ステップ５）Ｒ［ｎ＋１］：Ｒ［ｎ］をＮ
［ｎ−１］で除して補正商ｑｃを得（ｑｃ＝Ｒ［ｎ＋
１］：Ｒ［ｎ］／Ｎ［ｎ−１］）、ｑｃが０でない場
合、ｒ×ｑｃ×ＮをＲより減じ、結果をＲへ格納する
（Ｒ＝Ｒ−ｒ×ｑｃ×Ｎ）。

【００１０】ステップ６）ｉが−１のとき（ｉ＝−
１）、ステップ７に移行し、ｉが−１でないとき（ｉ≠
−１）、ｉから１を減じ（ｉ＝ｉ−１）、ステップ２に
移行する。

【００１１】ステップ７）Ｒが負ならば（Ｒ＜０）、Ｒ
にｒ×Ｎを加える（Ｒ＝Ｒ＋ｒ×Ｎ）。

【００１２】ステップ８）Ｒ／ｒを剰余として出力す
る。

【００１３】

【発明が解決しようとする課題】しかしながら、上記の
従来の方法において、ステップ３が終了した段階では、 Ｒ［ｎ＋１］：Ｒ［ｎ］≦Ｎ［ｎ−１］ である。続く、ステップ４でＲにＡ×Ｂ［ｉ］を加える
が、Ａ×Ｂ［ｉ］は、 ０≦Ａ×Ｂ［ｉ］≦ｒⁿ⁺¹ −ｒⁿ −ｒ＋１ の範囲となるため、Ｒ［ｎ＋１］：Ｒ［ｎ］≧Ｎ［ｎ−
１］となる場合ある。Ｎ［ｎ−１］が小さいほど、ま
た、Ａ×Ｂ［ｉ］の値が大きいほど、Ｒ［ｎ＋１］：Ｒ
［ｎ］≧Ｎ［ｎ−１］となる場合が増加する。

【００１４】ステップ５は、Ｒ［ｎ＋１］：Ｒ［ｎ］≧
Ｎ［ｎ−１］のとき、次段の部分商ｑがｒ以上となっ
て、乗算器への入力がオーバーフローすることを避ける
ための処理である。ｒを２¹⁶とし、Ｎ，Ａ，Ｂを任意の
整数とすると、平均的にステップ５において、１／７程
度の確率でｑｃ＞０となりＲ−ｑｃ×Ｎの補正処理が行
われるため、処理時間が増加するという問題がある。

【００１５】本発明は、上記の点に鑑みなされたもの
で、従来の問題点を解決し、剰余乗算の計算途中におい
て、部分剰余の補正処理を実行する確率を下げるまた
は、補正処理を不要とし、補正処理に要する時間を減少
させ、高速に剰余乗算を実行することを可能とする剰余
乗算器を提供することを目的とする。

【００１６】

【課題を解決するための手段】図１は、本発明の第１の
原理構成図である。

【００１７】本発明の剰余乗算器は、ｒ進数ｎ桁の正の
整数の被乗数Ａ、乗数Ｂ、法Ｎを入力とし、入力された
被乗数Ａを保持する第１の記憶手段（２）、入力された
乗数Ｂを保持する第２の記憶手段（１）、入力された法
Ｎを記憶する第３の記憶手段（３）と、演算の途中結果
である部分剰余Ｒを格納する部分剰余記憶手段（４）
と、乗算器（７、８）、減算器（１５）を備え、Ａ×Ｂ
modＮなる剰余乗算を行う剰余乗算器において、第２の
記憶手段の値である整数Ｂのｉ−１桁目をＢ［ｉ］と表
現し、Ｂ［ｉ］を２進数で表現した場合の最上位ビット
の値をＭＳＢ（Ｂ［ｉ］）と表現し、乗数Ｂの各行をＢ
［ｉ］−ｒ×ＭＳＢ（Ｂ［ｉ］）＋ＭＳＢ（Ｂ［ｉ−
１］）なる表現に変換する乗数変換手段（５）と、乗数
変換手段（５）により乗数Ｂの一桁を変換された値ｂｉ
を記憶する変換値記憶手段（６）と、第１の記憶手段
（２）に記憶されている被乗数Ａ及び変換値記憶手段
（６）に記憶されている値ｂｉの乗算を行う第１の乗算
器（７）と、第１の乗算器（７）の出力と部分剰余記憶
手段（４）の値Ｒが入力され、加算を行い、部分剰余記
憶手段（４）に出力する加算器（１４）とを有する。

【００１８】また、本発明の剰余乗算器は、上記の剰余
乗算器に加えて、部分剰余記憶手段（４）の値Ｒの上位
３桁以上を被除数、第３の記憶手段（３）の値Ｎの上位
２桁以上を除数として除算を行う除算器（９）と、部分
剰余記憶手段（４）の値Ｒと変換値記憶手段（６）の値
ｂｉが同符号のとき、除算手段（９）の出力値ｑの絶対
値を１増加させるように補正する補正手段（１００）
と、補正手段（１００）において補正された除算結果、
または、値Ｒと値ｂｉが異符号のときは、除算器（９）
の除算結果を保持し、第２の乗算器（８）に入力する除
算結果記憶手段（１０１）を有する。

【００１９】また、上記の補正手段（１００）は、除算
器（９）が商ｑ及び剰余ｃを出力するものとし、部分剰
余記憶手段（４）の値Ｒと変換値記憶手段（６）の値ｂ
ｉが同符号で、かつ剰余ｃが閾値以上のとき除算結果記
憶手段（１０１）の値ｑの絶対値を１増加させるように
補正する。

【００２０】

【作用】第１の剰余乗算器の構成は、Ｂ［ｉ］を変換し
たｂｉを用いることで、被乗数Ａ×ｂｉの絶対値の範囲
は、０≦Ａ×ｂｉ≦（ｒⁿ⁺¹ −ｒ）／２となり、部分剰
余Ｒへ加えた場合に、｜Ｒ［ｎ＋１］：Ｒ［ｎ］｜≧Ｎ
［ｎ−１］となる場合を減少させ、従来の方法のステッ
プ５でＲの補正を行う確率を下げることができる。

【００２１】また、第２の剰余乗算器の構成は、ｂｉと
Ｒの符号を調べることにより、Ａ×ｂｉをＲに加える影
響を先行的に予測することが可能となる。即ち、ｂｉと
Ｒが同符号の場合、Ａ×ｂｉをＲに加えると｜Ｒ［ｎ＋
１］：Ｒ［ｎ］｜≧Ｎ［ｎ−１］となる場合があるた
め、予めｑの絶対値を１増やすように、ｑを補正してお
く。この部分商ｑの補正は、前述の従来の方法における
ステップ５で行われる補正において、ｑｃ＝±１の場合
の補正処理と同様の効果があり、ステップ５の補正処理
のほぼ全てをステップ４で実行することが可能となる。

【００２２】第１及び第２の剰余乗算器により、Ｒの上
位３桁をＮの上位２桁で除した剰余の絶対値がｒより小
さく、かつ除算器の商の出力が補正される場合にのみ、
ステップ５の補正処理は実行される。従って、第３の剰
余乗算器において、閾値をｒとして、剰余の絶対値がｒ
以上である時のみ除算器の商の補正を行うように制御す
ることにより、従来の方法におけるステップ５の補正処
理を不要とすることが可能である。

【００２３】また、上記の各剰余乗算器により、ステッ
プ４を処理した段階でのＲの範囲は、−２×ｒ×Ｎ＜２
×ｒ×Ｎとなるため、ステップ５における補正処理でｑ
ｃが取り得る値は、ｑｃ＝０，１，−１のいずれかとな
り、ｒ×ｑｃ×ＮをＲから減じる代わりに、ｑｃ＝１の
とき、ｒ×ＮをＲから減じ、ｑｃ＝−１のとき、ｒ×Ｎ
をＲに加える処理で済み、ｑｃを乗じることによる処理
の遅延を削減することができる。

【００２４】

【実施例】以下、図面と共に、本発明の実施例を説明す
る。

【００２５】［第１の実施例］図３は、本発明の第１の
実施例の剰余乗算器の構成を示す。同図に示す剰余乗算
器は、ｒ進数ｎ桁の正の整数の被乗数Ａを記憶する被乗
数記憶部１、乗数Ｂを記憶する乗数記憶部２、法Ｎを記
憶する法記憶部３、被乗数Ａ、乗数Ｂ、法Ｎによる演算
結果の途中結果である部分剰余Ｒを格納する剰余記憶部
４、乗数変換部５、乗数変換値記憶部６、第１の乗算器
７、第２の乗算器８、除算器９、部分商記憶部１０、減
算器１１、シフタ１２、１３、加算器１４、加減算器１
５、カウンタ２１及びこれらを制御する制御部１６より
構成される。

【００２６】乗数Ｂのｉ−１桁目をＢ［ｉ］と表現し、
Ｂ［ｉ］を２進数で表現した場合の最上位ビットを値Ｍ
ＳＢ（Ｂ［ｉ］）とするとき、乗数変換部５は、乗数記
憶部２より入力された乗数Ｂの各桁を Ｂ［ｉ］−ｒ×ＭＳＢ（Ｂ［ｉ］）＋ＭＳＢ（Ｂ［ｉ−
１］） なる表現に変換し、この変換された値を乗数変換値記憶
部６に入力する。第１の乗算器７は、乗数変換値記憶部
６の値と被乗数記憶部４から入力された被乗数Ａを乗算
し（Ａ×ｂ）、その結果を加算器１４に出力する。

【００２７】除算器９は、法記憶部３から入力される法
Ｎと部分剰余記憶部４から入力される部分剰余Ｒを除算
し、除算結果ｑを部分商記憶部１０に格納する。

【００２８】第２の乗算器８は、部分商記憶部１０の値
と法記憶部３の法Ｎとの乗算を行う（ｑ×Ｎ）。

【００２９】減算器１１は、第２の乗算器の乗算結果を
部分剰余記憶部４の部分剰余Ｒより減算する（Ｒ−ｑ×
Ｎ）。シフタ１２は、減算結果を１桁上位へシフトす
る。

【００３０】加算器１４は、第１の乗算器７の乗算結果
と、シフタ１２でシフトされた減算結果を加算して、加
算値（（Ｒ−ｑ×Ｎ）×ｒ＋Ａ×ｂｉ）を部分剰余記憶
部４に出力する。

【００３１】図４は、本発明の第１の実施例の動作を示
すフローチャートである。

【００３２】ステップ１０１）カウンタ２１の値ｉ＝ｎ
−１とし、乗数記憶部１からＢ［ｎ−１］の最上位ビッ
トが１の時に、部分剰余記憶部４に被乗数Ａを格納し、
０のときには、０を格納し、初期化する。

【００３３】ステップ１０２）Ｂ［ｉ］とＢ［ｉ−１］
を乗数変換部５に入力し、乗数変換を行い（ｂｉ−ＲＢ
（Ｂ［ｉ］、Ｂ［ｉ−１］）、その出力を乗数変換値記
憶部６に格納する。

【００３４】ステップ１０３）部分剰余記憶部４の上位
３桁以上を被除数Ｒ、法記憶部３の上位２桁以上を除数
Ｎとして、除算器９に入力し、除算器９の出力を部分商
記憶部１０に格納する。

【００３５】

【数１】

【００３６】ステップ１０４）第２の乗算器８は、部分
剰余記憶部４に格納されている部分商記憶部１０の値ｑ
と法記憶部３に記憶されている法Ｎを乗算し、乗算結果
を減算器１１に入力して、部分剰余Ｒから減算する（Ｒ
−ｑ×Ｎ）。さらに、シフタ１２によりこのＲ−ｑ×Ｎ
を１桁上位にシフトするして（（Ｒ−ｑ×Ｎ）×ｒ）。
第１の乗算器７は、乗数変換値記憶部６の値ｂｉと被乗
数記憶部２の被乗数Ａを乗算する（ｂｉ×Ａ）。加算器
１４は、シフタ１２によりシフトされた値（（Ｒ−ｑ×
Ｎ）×ｒと、Ａ×ｂｉを加え（（Ｒ−ｑ×Ｎ）×ｒ＋Ａ
×ｂｉ））、これを部分剰余記憶部４に格納する（Ｒ＝
（Ｒ−ｑ×Ｎ）×ｒ＋Ａ×ｂｉ）。

【００３７】ステップ１０５）Ｒ［ｎ＋１］：Ｒ［ｎ］
の絶対値がＮ［ｎ−１］より大きいか等しい時（｜Ｒ
［ｎ＋１］：Ｒ［ｎ］｜≧Ｎ［ｎ−１］）、法Ｎを一桁
上位側へシフトし、部分剰余Ｒが正のとき、Ｒから減じ
（Ｒ＝Ｒ−Ｎ）、部分剰余Ｒが負の時は、Ｒに加えて
（Ｒ＝Ｒ＋Ｎ）、Ｒを補正する。

【００３８】ステップ１０６）カウンタ２１の値ｉが０
のとき、ステップ１０７に移行し、ｉが０でないときｉ
から１を減じてステップ１０２に移行する。

【００３９】ステップ１０７）Ｒが負のとき、法Ｎを一
桁上位側にシフトして、Ｒに加えることで、Ｒを正に補
正する（Ｒ＝Ｒ＋ｒ×Ｎ）。

【００４０】ステップ１０８）このとき、部分剰余記憶
部４に格納されているＲ［ｎ］からＲ［１］を演算結果
として出力する。

【００４１】図５は、本発明の第１の実施例の乗数変換
部の動作を示すフローチャートである。

【００４２】ステップ２０１）上記図４のステップ１０
１において、乗数変換部５は、乗数記憶部１から入力さ
れた乗数ＢについてＭＳＢ（Ｂ［ｉ］）＝１であれば、
乗数変換値記憶部６に−Ｂ［ｉ］を格納し、ＭＳＢ（Ｂ
［ｉ］）≠１であれば、乗数変換値記憶部６にＢ［ｉ］
を格納する。

【００４３】ステップ２０２）ＭＳＢ（Ｂ［ｉ−１］）
＝１であれば、変換値記憶部６に記憶されている変換値
ｂｉをインクリメントする（ｂｉ＝ｂｉ＋１）。

【００４４】［第２の実施例］図６は、本発明の第２の
実施例の剰余乗算器の構成を示す。同図において、図３
と同一構成部分には、同一符号を付し、その説明を省略
する。

【００４５】図６に示す剰余乗算器は、図３の構成に加
えて、部分商補正部１７を加えた構成である。部分商補
正部１７は、乗数変換部６の乗数変換値ｂｉと部分剰余
記憶部４の部分剰余Ｒの符号を比較して、除算器９の出
力である部分商を補正する。以下に補正する動作を説明
する。

【００４６】図７は本発明の第２の実施例の動作を示す
フローチャートである。同図において、第１の実施例の
図４と同一動作を行うステップには、同一のステップ番
号を付与し、説明を省略する。

【００４７】ステップ１０３において、Ｒの上位３桁以
上を被除数、Ｎの上位２桁以上を除数として除算器９へ
入力された場合に、Ｒとｂｉが同符号のとき、除算器９
の出力を部分商補正部１７に入力し、部分商補正処理を
行う（ｑ＝ＱＣ（ｑ，Ｒ，ｂ））（ステップ２０４）。

【００４８】また、Ｒとｂｉが異符号ならば、除算器の
出力をｑに格納するよう制御する。

【００４９】この動作以外は、前述の第１の実施例と同
様の動作となる。

【００５０】図８は、本発明の第２の実施例の部分商補
正部の動作を示すフローチャートである。

【００５１】ステップ３０１）部分商補正部１７は、部
分剰余Ｒと乗数変換値ｂｉの符号を比較する。

【００５２】ステップ３０２）双方の符号が等しい場合
には、商ｑが０より小さいかを判定し、ｑ＜０である場
合には、商ｑより１減じ（ｑ＝ｑ−１）、ｑ≧０の場合
には、商ｑに１加える（ｑ＝ｑ＋１）という補正を行
う。また双方の符号が異なっている場合には、部分商記
憶部１０に補正せずに、除算器９で求められた商ｑをそ
のまま格納する。

【００５３】［第３の実施例］図９は、本発明の第３の
実施例の動作を示すフローチャートである。同図におい
て、第１、２の実施例の図４または、図７と同一動作を
行うステップには、同一のステップ番号を付与し、説明
を省略する。

【００５４】ステップ４０４）ステップ１０３におい
て、除算器９は、３桁以上の整数を二桁以上の整数で除
して商ｑと剰余ｃを出力するものとする。このとき、Ｒ
の上位３桁以上を被除数、Ｎの上位２桁以上を除数とし
て除算器９に入力し、

【００５５】

【数２】

【００５６】の除算を行う。ここで、Ｒとｂｉが同符号
で、 ｃ＝Ｒ［ｎ］‖Ｒ［ｎ−１］‖Ｒ［ｎ−２］mod Ｎ［ｎ
−１］‖Ｎ［ｎ−２］ で求められたｃがｒ以上である場合には、除算器９の出
力を部分商補正部１７に入力し、部分商補正処理を行
い、その補正結果を部分商記憶部１０に格納する（ｑ＝
ＱＣ３（ｑ，Ｒ，ｂ，ｃ）。

【００５７】この後、ステップ１０４を実行し、ステッ
プ１０６の動作を行う。これ以外の処理は上記の第２の
実施例と同様の動作である。

【００５８】図１０は、本発明の第３の実施例の部分商
補正部の動作を示すフローチャートである。

【００５９】ステップ５０１）除算器に９に入力された
Ｒと、乗数変換値記憶部６の変換値ｂｉの符号を比較
し、異なっていれば、除算器９で出力されたｑをそのま
ま、部分商記憶部１０に格納する。

【００６０】ステップ５０２）Ｒとｂｉの符号が一致し
ている場合には、上記ステップ４０４による補正を行
い、補正値ｃがｒより小さい（ｃ＜ｒ）場合には、乗算
器９で出力されたｑをそのまま部分商記憶部１０に格納
する。

【００６１】ステップ５０３）Ｒとｂｉの符号が一致し
ており、補正値ｃがｒ以上（ｃ≧ｒ）であり、かつ、商
ｑ＜０の場合には、ｑ＝ｑ＋１とし、商ｑを部分商記憶
部１０に格納する。また、商ｑ≧０の場合には、ｑ＝ｑ
−１とし、商ｑを部分商記憶部１０に格納する。これに
より、第１の実施例のステップ１０５は不要となり、ス
テップ１０４が終了したら、ステップ１０６の処理に移
行すればよい。他のステップは、第１の実施例と同様で
ある。

【００６２】［第４の実施例］本実施例では、桁数ｎが
大きい時には、前述の第１の実施例〜第３の実施例にお
いて、乗算器、加算器、減算器を小数桁の乗算器、加算
器、減算器を繰り返して使用する構成について説明す
る。

【００６３】図１１は、本発明の第４の実施例の剰余乗
算器における加算器及び減算器の構成を示す。

【００６４】例えば、第１の実施例において、第１の乗
算器７及び第２の乗算器８として、１桁×１桁の乗算器
を用いる。また、ｒ進１桁で初期値０のレジスタ１を持
ち、第１の乗算器７の出力をレジスタ１９に入力し、レ
ジスタ１２９の出力を加算器１８に入力する構成とす
る。ここで、レジスタ１９は、２ビットのシフトレジス
タである。

【００６５】また、加算器及び減算器は、それぞれ２桁
の加算器及び減算器を用いて構成する。

【００６６】図１１に示す構成は、ｒ＝２⁸ の場合を示
す。同図において、２ビットのシフトレジスタ１９は、
加算器１８あるいは、減算器１８からの桁上がり出力を
保持すると同時に、前段の桁上がりを上位ビットへシフ
トして出力することで、桁上がりを遅延させて加算器ま
たは減算器へ入力する。

【００６７】８ビットレジスタ２０は、加算器または、
減算器からの出力の上位桁を保持し、次段の入力の下位
桁とするものである。この場合には、第１及び第２の実
施例の構成の剰余乗算器のシフタ１２、１３は不要とす
る。

【００６８】こような構成にすることにより、第１の実
施例のステップ１０４において、第１の乗算器７、第２
の乗算器８へ被乗数Ａ、法Ｎ、部分剰余Ｒの下位桁から
１桁ずつ入力し、加算器１４の出力を１桁ずつＲの下位
桁から格納し、最上位桁Ｒ［ｎ＋１］を格納するまで繰
り返し制御することで、（Ｒ−ｑ×Ｎ）×ｒ＋Ａ×ｂｉ
の処理を小規模な演算器を用いて実施することが可能で
ある。

【００６９】なお、この例は、第１の実施例のみなら
ず、第２、第３の実施例の加算器１４にも適用可能であ
る。

【００７０】

【発明の効果】上述のように本発明によれば、剰余乗算
の計算途中において、部分剰余の補正処理を実行する確
率を下げる、或いは、補正処理を不要とすることを可能
とし、補正処理に要する時間を減少させ、高速に剰余乗
算を実行することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の原理構成図である。

【図２】本発明の第２の原理構成図である。

【図３】本発明の第１の実施例の剰余乗算器の構成図で
ある。

【図４】本発明の第１の実施例の動作を示すフローチャ
ートである。

【図５】本発明の第１の実施例の乗数変換部の動作を示
すフローチャートである。

【図６】本発明の第２の実施例の剰余乗算器の構成図で
ある。

【図７】本発明の第２の実施例の動作を示すフローチャ
ートである。

【図８】本発明の第２の実施例の部分商補正部の動作を
示すフローチャートである。

【図９】本発明の第３の実施例の動作を示すフローチャ
ートである。

【図１０】本発明の第３の実施例の部分商補正部の動作
を示すフローチャートである。

【図１１】本発明の第４の実施例の剰余乗算器における
加算器／減算器の構成図である。

【図１２】従来の剰余乗算器の動作を示すフローチャー
トである。

【符号の説明】

１ 第２の記憶手段、乗数記憶部 ２ 第１の記憶手段、被乗数記憶部 ３ 第３の記憶手段、法記憶部 ４ 部分剰余記憶手段、部分剰余記憶部 ５ 乗数変換手段、乗数変換部 ６ 変換値記憶手段、変換値記憶部 ７ 第１の乗算器 ８ 第２の乗算器 ９ 除算器 １０ 部分商記憶部 １１ 減算器 １２，１３ シフタ １４ 加算器 １５ 減算器 １６ 制御部 １７ 部分商補正部 １８ 加算器／減算器 １９ シフトレジスタ ２０ レジスタ ２１ カウンタ １００ 補正手段 １０１ 除算結果記憶手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−71332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ｒ進数ｎ桁の正の整数の被乗数Ａ、乗数
   Ｂ、法Ｎを入力とし、入力された被乗数Ａを保持する第
   １の記憶手段、入力された乗数Ｂを保持する第２の記憶
   手段、入力された法Ｎを記憶する第３の記憶手段と、演
   算の途中結果である部分剰余Ｒを格納する部分剰余記憶
   手段と、乗算器、減算器を備え、Ａ×Ｂ modＮなる剰余
   乗算を行う剰余乗算器において、 該乗数Ｂ（整数）のｉ−１桁目をＢ［ｉ］と表現し、該
   Ｂ［ｉ］を２進数で表現した場合の最上位ビットの値を
   ＭＳＢ（Ｂ［ｉ］）と表現し、 該乗数Ｂの各行をＢ［ｉ］−ｒ×ＭＳＢ（Ｂ［ｉ］）＋
   ＭＳＢ（Ｂ［ｉ−１］）なる表現に変換する乗数変換手
   段と、 該乗数変換手段により該乗数Ｂの一桁が変換された値ｂ
   ｉを記憶する変換値記憶手段と、 該第１の記憶手段に記憶されている被乗数Ａ及び該変換
   値記憶手段に記憶されている値ｂｉの乗算を行う第１の
   乗算器を有することを特徴とする剰余乗算器。
2. 【請求項２】 前記部分剰余記憶手段Ｒの値Ｒの上位３
   桁以上を被除数、前記第３の記憶手段Ｎの値Ｎの上位２
   桁以上を除数として除算を行う除算器と、 該部分剰余記憶手段Ｒの値Ｒと前記変換値記憶手段ｂｉ
   の値ｂｉが同符号のとき、該除算器の除算結果ｑの絶対
   値を１増加させるように補正する補正手段と、 該補正手段によって補正された除算結果、または、該値
   Ｒと該値ｂｉが異符号である場合に、補正されていない
   除算結果を保持し、第２の乗算器に入力する除算結果記
   憶手段とを含む請求項１記載の剰余乗算器。
3. 【請求項３】 前記補正手段は、前記除算器が商ｑ及び
   剰余ｃを出力するものとし、 前記部分剰余記憶手段Ｒの値Ｒと前記変換値記憶手段ｂ
   ｉが同符号で、かつ剰余ｃが閾値以上のとき商ｑを前記
   補正手段に入力し、絶対値を１増加させるように補正す
   る請求項１及び２記載の剰余乗算器