JPH02194430A - 除算器 - Google Patents
除算器Info
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- JPH02194430A JPH02194430A JP1013191A JP1319189A JPH02194430A JP H02194430 A JPH02194430 A JP H02194430A JP 1013191 A JP1013191 A JP 1013191A JP 1319189 A JP1319189 A JP 1319189A JP H02194430 A JPH02194430 A JP H02194430A
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- 230000003252 repetitive effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 33
- 238000010586 diagram Methods 0.000 description 4
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は数値演算処理装置、とくに除算器に関する。
（従来の技術）
従来、２進法数値データを除算する除算装置において、
引き放し法が用いられている。これは、除数、被除数、
商などの値を保持する複数のレジスタと、算術シフトを
行なうシフタとを用いて、被除数から除数を減算し、算
術シフトなどの演算を順次繰り返すことによって商を求
めるものである。
引き放し法が用いられている。これは、除数、被除数、
商などの値を保持する複数のレジスタと、算術シフトを
行なうシフタとを用いて、被除数から除数を減算し、算
術シフトなどの演算を順次繰り返すことによって商を求
めるものである。
２進法表記の数（ａデータを除算する場合、２進数を、
たとえば、第３図に示すような固定小数点および２の補
数による数値フォーマットで表わすと、被除数ｌ〜を除
数Ｂで除算した商Ｑは、Ｑ＝ｌ〜／１１１３
ｉｌ＋であり、以下に示・丁条件 ０≦Ａ、Ｏ＜Ｂ、Ａ＜２８ ｆｉでは、 ０≦Ｑ＜２ となる。
たとえば、第３図に示すような固定小数点および２の補
数による数値フォーマットで表わすと、被除数ｌ〜を除
数Ｂで除算した商Ｑは、Ｑ＝ｌ〜／１１１３
ｉｌ＋であり、以下に示・丁条件 ０≦Ａ、Ｏ＜Ｂ、Ａ＜２８ ｆｉでは、 ０≦Ｑ＜２ となる。
ここで、商（ユの数値形式は第３図に示すように、
符号ｌビット十整数部１ビット＋小数部Ｎビットである
。
。
式（１）で示される商Ｑを求めるための処理を示すと、
第４図のように、２進数の除算器によ−）で、被除数Ａ
Ｉを除数８１で除算する場合、まず、商のレジスタＱに
初期値「０」を設定する（処理４１）、レジタ、りＡに
はン皮除霞ＸＡＩを、またレジスタＢには除数旧を設定
しておく１次に、被除数Ａ１から除数旧を減算し、結果
Ｃ１をレジスタにに格納づる（処理４２）、演算結果Ｃ
１がｒＱＪ以−Ｌの場合には（４３） 、レジスタＣの
「１」詰めの左１ビット算術シフトを行なう、その値を
６２とする（４．４）。
第４図のように、２進数の除算器によ−）で、被除数Ａ
Ｉを除数８１で除算する場合、まず、商のレジスタＱに
初期値「０」を設定する（処理４１）、レジタ、りＡに
はン皮除霞ＸＡＩを、またレジスタＢには除数旧を設定
しておく１次に、被除数Ａ１から除数旧を減算し、結果
Ｃ１をレジスタにに格納づる（処理４２）、演算結果Ｃ
１がｒＱＪ以−Ｌの場合には（４３） 、レジスタＣの
「１」詰めの左１ビット算術シフトを行なう、その値を
６２とする（４．４）。
また演算結果Ｃ１を２倍にした値Ｃ３を［／ジスクｌ〜
に格納する（処理４５）、 一力演算結果ＣＩが「０」より小さい場合にはレジスタ
ＱのｒＯＪ詰めの左ｌビット算術シフト４６を行なう、
その値を６４とする。圭た値Ａｌを２（ｆｌにした値Ａ
２をレジスタＡに格納する（処理４１）９このような処
理４２〜４７を小数ピッ１の：ｔ、 Ｎプラス１回繰り
返す（ループ４８）。
に格納する（処理４５）、 一力演算結果ＣＩが「０」より小さい場合にはレジスタ
ＱのｒＯＪ詰めの左ｌビット算術シフト４６を行なう、
その値を６４とする。圭た値Ａｌを２（ｆｌにした値Ａ
２をレジスタＡに格納する（処理４１）９このような処
理４２〜４７を小数ピッ１の：ｔ、 Ｎプラス１回繰り
返す（ループ４８）。
以上の方法により、レジスタＣに商０が求土る。
（発明が解決しようとする課題）
このような除算を行なう専用のハードウェアを資しない
通常のマイクロプロセッサにおいては、商１指当り、数
マシンサイクルから数十マシンサイクルが必要となり、
高速性に劣る。
通常のマイクロプロセッサにおいては、商１指当り、数
マシンサイクルから数十マシンサイクルが必要となり、
高速性に劣る。
本発明はこのような従来技術の欠点を解消し、短時間で
２進数の除算処理が可能な簡略な構成の除算器を提供す
ることを目的とする。
２進数の除算処理が可能な簡略な構成の除算器を提供す
ることを目的とする。
（５題を解決するための手段）
本発明は前述の課題を解決するために、被除数のデータ
を保持する第１の保持手段と、除数のデータを保持する
第２の保持手段と、第１の保持手段に保持された被除数
のデータと第２の保持手段番９二保持された除数のデー
タとの和および差を算出−）る算出毛ＦＣとを有し、被
除数を除数で除した商を求める除算器は、演算手段にお
いて算出された演算結果のデータの符号ビットを保持す
る第３の保持手段と、符号ビットを反転する反転手段、
ど、反転手段により反転された符号ビットを保持する第
１のシフト手段と、演算手段の演算結果のｆ−・夕を「
０１詰めの左１ピツｌ−算術シフトし、シフト後のデー
タを第１の保持手段に送出する第２のシフト手ｊΩと、
除算器の繰ｉｂし処理を制御する制御手段とを有し、演
算手段は、第３の保持手段に保持された符号ビットに従
って和または差の算出を行ない、演算手段において算出
された演算結果を第２のシフト手段にて２倍し、その結
果を第１の保持手段にて保持するとともに５演算結県の
符号ビットを第３の保持手段にて保持するとともに、符
号ビットを反転手段にて反転して第１のシフト手段に送
出し、制御手段にて除算の繰返し処理を制御することに
より、第１のシフト手段に商を求める。
を保持する第１の保持手段と、除数のデータを保持する
第２の保持手段と、第１の保持手段に保持された被除数
のデータと第２の保持手段番９二保持された除数のデー
タとの和および差を算出−）る算出毛ＦＣとを有し、被
除数を除数で除した商を求める除算器は、演算手段にお
いて算出された演算結果のデータの符号ビットを保持す
る第３の保持手段と、符号ビットを反転する反転手段、
ど、反転手段により反転された符号ビットを保持する第
１のシフト手段と、演算手段の演算結果のｆ−・夕を「
０１詰めの左１ピツｌ−算術シフトし、シフト後のデー
タを第１の保持手段に送出する第２のシフト手ｊΩと、
除算器の繰ｉｂし処理を制御する制御手段とを有し、演
算手段は、第３の保持手段に保持された符号ビットに従
って和または差の算出を行ない、演算手段において算出
された演算結果を第２のシフト手段にて２倍し、その結
果を第１の保持手段にて保持するとともに５演算結県の
符号ビットを第３の保持手段にて保持するとともに、符
号ビットを反転手段にて反転して第１のシフト手段に送
出し、制御手段にて除算の繰返し処理を制御することに
より、第１のシフト手段に商を求める。
（作 用）
本発明によれば、第】の保持手段に保持された被除数の
データから、１ビットの符号情報により、和もしくは差
のいずれかを算出し、算出したデータの符号ビットを保
持する。この符号ビットを反転したものを最下位ビット
より左詰めでシルアルに配列し、これが最終的に商とな
る。また、シフト手段にて左１ビットシフトを行ない次
の演算処理の被除数とする５ （実施例） 次に添付図面を参４．して本発明による除算器の実施例
を詳細に説明する。
データから、１ビットの符号情報により、和もしくは差
のいずれかを算出し、算出したデータの符号ビットを保
持する。この符号ビットを反転したものを最下位ビット
より左詰めでシルアルに配列し、これが最終的に商とな
る。また、シフト手段にて左１ビットシフトを行ない次
の演算処理の被除数とする５ （実施例） 次に添付図面を参４．して本発明による除算器の実施例
を詳細に説明する。
第１図を参瞭すると、本発明の特定の実施例による除算
２５は、マイクロプロセッサ内に設けられてｊ４す、２
進数の被除数Ａを除数）３（０≦Ａ、０〈１〕、Ａ＜２
Ｂ）により除算するためのものである。
２５は、マイクロプロセッサ内に設けられてｊ４す、２
進数の被除数Ａを除数）３（０≦Ａ、０〈１〕、Ａ＜２
Ｂ）により除算するためのものである。
ここで扱う２進数値データのｆｆａ弐は、第３に示ｔよ
うに、２の補数および固定小数点方式なとり、したかっ
て ０≦Ｑ＜２ である、その数値形式は、同図に示すように、符号１ビ
ット＋整数部１ビット＋小数部Ｎビットである。この除
算器は加減算器ｆＡＵｌ ３を有し、加減算器３にはＢ
レジスタｉＢｒｅｇｌ ２が、またシフタｆｓＦＴ１７
を介してＡレジスタｆＡｒｅｇｌ Ｉがそれぞれ接続さ
れている。除算器はまた、インバートゲ−）−（ｒＮＶ
）５とＤ 型７ ’Ｊ ップフ０ ツブ（Ｉ］ＦＦＩ
４ 。
うに、２の補数および固定小数点方式なとり、したかっ
て ０≦Ｑ＜２ である、その数値形式は、同図に示すように、符号１ビ
ット＋整数部１ビット＋小数部Ｎビットである。この除
算器は加減算器ｆＡＵｌ ３を有し、加減算器３にはＢ
レジスタｉＢｒｅｇｌ ２が、またシフタｆｓＦＴ１７
を介してＡレジスタｆＡｒｅｇｌ Ｉがそれぞれ接続さ
れている。除算器はまた、インバートゲ−）−（ｒＮＶ
）５とＤ 型７ ’Ｊ ップフ０ ツブ（Ｉ］ＦＦＩ
４ 。
ループカウンタ（ＬＣ） ８ 、およびシフトレジスタ
ｆＱｓｆｒｌ ６を備えている。
ｆＱｓｆｒｌ ６を備えている。
Ａレジスタ１は破除ＲＡを保持し、Ｂレジスタ２は除数
Ｂを保持するレジスタ回路である。Ｄ型フリップフロッ
プ４は、加減算２３３の出力結果の符号ビット９を１マ
シンサイクルの間保持する保持回路である。インバート
ゲート５は加減算器３の出力の符号ビット９を反転して
シフトレジスタ６に送出する反転回路である。ループカ
ウンタ８は、除算で必要とされる後述の繰返し処理２７
（第２図）のループ回数Ｎ＋１が初期設定され、繰返し
処理２７の中でループカウンタ８の値が「０」になるま
で亀岡デクリメントされる計数回路である。
Ｂを保持するレジスタ回路である。Ｄ型フリップフロッ
プ４は、加減算２３３の出力結果の符号ビット９を１マ
シンサイクルの間保持する保持回路である。インバート
ゲート５は加減算器３の出力の符号ビット９を反転して
シフトレジスタ６に送出する反転回路である。ループカ
ウンタ８は、除算で必要とされる後述の繰返し処理２７
（第２図）のループ回数Ｎ＋１が初期設定され、繰返し
処理２７の中でループカウンタ８の値が「０」になるま
で亀岡デクリメントされる計数回路である。
なお、除算実行中はこの設定値がｆＯ」になるまでの間
、制御信号１０をアクデイプにして加減算器３、シフト
レジスタ６、シフタ７およびプログラムカウンタ（図示
せず）に現在除算を実行中であることを通知する。シフ
トレジスタ６は、除算処理実行中に限りインバートゲ−
１・５の出力６０を最下位ビット側から左方向へシリア
ルに配列し、最終的には商（）が格納されるシフトレジ
スタ回路である。シフタ７は、除算処理実行中に限り加
減算器３の出力を［０）詰め左１ビット算術シフトを行
ない、その結果をレジスタ１に供給するシフト回路であ
る。
、制御信号１０をアクデイプにして加減算器３、シフト
レジスタ６、シフタ７およびプログラムカウンタ（図示
せず）に現在除算を実行中であることを通知する。シフ
トレジスタ６は、除算処理実行中に限りインバートゲ−
１・５の出力６０を最下位ビット側から左方向へシリア
ルに配列し、最終的には商（）が格納されるシフトレジ
スタ回路である。シフタ７は、除算処理実行中に限り加
減算器３の出力を［０）詰め左１ビット算術シフトを行
ない、その結果をレジスタ１に供給するシフト回路であ
る。
加減′ＷＬ器コ３はレジスタｌとレジスタ２の間で加Ｑ
もし、＜は減算を行なう算術演算回路である。ただし、
加減算器３で加算を実行するか減算を実行するかの泗定
は、除算処理実行中に限りｌ）型フッツブフロップ４の
出力６２にて行なわれる。つまり出力６２が「０」のと
きは１３Ｊｉ算を行ない、「１」のときは加算を行なう
。
もし、＜は減算を行なう算術演算回路である。ただし、
加減算器３で加算を実行するか減算を実行するかの泗定
は、除算処理実行中に限りｌ）型フッツブフロップ４の
出力６２にて行なわれる。つまり出力６２が「０」のと
きは１３Ｊｉ算を行ない、「１」のときは加算を行なう
。
次にこの除算器の除算処理をそのアルゴリズムに沿って
説明する。
説明する。
式ｉｌ＋で示される商Ｑの値は、第２図に示す以下の処
理で得られる。
理で得られる。
まず前もって被除数Ａをレジスタｌに格納し、除数１３
を格納しておく、またループカウンタ８に除算処理で必
要どなる繰返し回Ｃｔ Ｎ ＋ ）を設定しておく、こ
れはシフトレジスタ６と０ｇフリップフロップ４をリセ
ットしておき全ビットを「０．１にしておくことである
。
を格納しておく、またループカウンタ８に除算処理で必
要どなる繰返し回Ｃｔ Ｎ ＋ ）を設定しておく、こ
れはシフトレジスタ６と０ｇフリップフロップ４をリセ
ットしておき全ビットを「０．１にしておくことである
。
処理２１： Ｑ＝０． ＳＧＮ ＝Ｏとする。ただし、
ここで変数ｓＧＮは１ビットの符号情報である。 次に
除算命令に応動じて以下の処理を施す。
ここで変数ｓＧＮは１ビットの符号情報である。 次に
除算命令に応動じて以下の処理を施す。
処理２３：５ＧＮ＝０であるなら（２２）、被除数Ａか
ら除ＫＩ Ｂを減算し、その結果をＣとする。
ら除ＫＩ Ｂを減算し、その結果をＣとする。
これは、Ｄ型フリップフロップ４の出力６２が「０」で
あるなら加減算器３においてレジスタｌからレジスタ２
を減算することである。除算命令の開始直後は′Ｄ型ラ
フリップ２０ツブ４出力６２は「０」に初期設定されて
いるので、必ずこの処理２３を施すことになる。
あるなら加減算器３においてレジスタｌからレジスタ２
を減算することである。除算命令の開始直後は′Ｄ型ラ
フリップ２０ツブ４出力６２は「０」に初期設定されて
いるので、必ずこの処理２３を施すことになる。
処理２４： ＳＧＮ ＝ １であるなら被除数Δと除数
Ｂを加算する。
Ｂを加算する。
これはＤ型フリップフロップ４の出力６２が「１」であ
るなら、加減算器３においてレジスタｌとレジスタ２と
を加算することである。
るなら、加減算器３においてレジスタｌとレジスタ２と
を加算することである。
処理２５：処理２３または２４の計算結果の符号ビット
ｓｇｎ （Ｃ）を変数ＳＧＮに格納する。この符号ビッ
トは計算結果が「０」以上のとき「ＯＪ、負のときはｒ
ｌＪとなる。
ｓｇｎ （Ｃ）を変数ＳＧＮに格納する。この符号ビッ
トは計算結果が「０」以上のとき「ＯＪ、負のときはｒ
ｌＪとなる。
これは処理２３または２４における加減算器３の出力の
符号ビット９をＤ型フリ・ンプフロップ４に人力するこ
とである。
符号ビット９をＤ型フリ・ンプフロップ４に人力するこ
とである。
処理２６：処理２３または２４の計算結果の符号ビット
を反転した値ＳＧＮ （つまり、計算結果が「０１以
上のとき「ｌ」、負のときは「０」となる、）を商とな
る値Ｑの最下位ビットからシリアルに配列する。
を反転した値ＳＧＮ （つまり、計算結果が「０１以
上のとき「ｌ」、負のときは「０」となる、）を商とな
る値Ｑの最下位ビットからシリアルに配列する。
これは処理２３または２４における加減算器３の出力の
符号ビット９をインバートゲート５で反転してシフトレ
ジスタ６の最下位ビットからシリアルに配列することで
ある。
符号ビット９をインバートゲート５で反転してシフトレ
ジスタ６の最下位ビットからシリアルに配列することで
ある。
処理２７：処理２３または２４の計算結果Ｃを１０Ｊ９
めの左１ビット算術シフトした値（つまり、２倍した値
）をレジスタＡに格納する。
めの左１ビット算術シフトした値（つまり、２倍した値
）をレジスタＡに格納する。
これは処理２２または２３における加減算器３の出力を
シフタ７で２倍してレジスタ１に格納することである６ 処理２８：処理２３または２７の処理を繰返し数Ｎ＋１
回繰り返す。
シフタ７で２倍してレジスタ１に格納することである６ 処理２８：処理２３または２７の処理を繰返し数Ｎ＋１
回繰り返す。
これは、これら一連の処理の都度ループカウンタ８をデ
クリメントし、ループカウンタ値がｒＯＪになるまで処
理２３〜２７を繰り返すことである。なお、この除算処
理実行中はループカウンタ８から出力される制御信号ｌ
Ｏにより、マイクロプロセッサのプログラムカウンタの
更新を停止させておく。
クリメントし、ループカウンタ値がｒＯＪになるまで処
理２３〜２７を繰り返すことである。なお、この除算処
理実行中はループカウンタ８から出力される制御信号ｌ
Ｏにより、マイクロプロセッサのプログラムカウンタの
更新を停止させておく。
ところで、以上の説明から明らかなように、第１図に示
すシフタ７はレジスタ１と加減算器３の間に設置しても
よい、また、第１図に示す除算器の構成において、特殊
な回路は何ら必要とされない、というのも、通常のマイ
クロプロセッサ、とくにディジタル信号プロセッサでは
、レジスタ、シフトレジスタ、算術論理ユニットｆＡＬ
Ｕｌ 、 ＡＬ口での計算結果の符号ビットを格納する
フラグレジスタ、ループカウンタおよびバレルシフタが
常用され、それらを利用することができるからである。
すシフタ７はレジスタ１と加減算器３の間に設置しても
よい、また、第１図に示す除算器の構成において、特殊
な回路は何ら必要とされない、というのも、通常のマイ
クロプロセッサ、とくにディジタル信号プロセッサでは
、レジスタ、シフトレジスタ、算術論理ユニットｆＡＬ
Ｕｌ 、 ＡＬ口での計算結果の符号ビットを格納する
フラグレジスタ、ループカウンタおよびバレルシフタが
常用され、それらを利用することができるからである。
したがって第１図に示す除算器を構成するには、Ｄ型フ
リップフロップ４を含むわずかなハードウェアの追加で
済む、また、処理２２〜２８はプロセッサの１マシンサ
イクルで充分実行可能である。
リップフロップ４を含むわずかなハードウェアの追加で
済む、また、処理２２〜２８はプロセッサの１マシンサ
イクルで充分実行可能である。
（発明の効果）
このように本発明によれば、除算器の演算処理過程にお
いて被除数と除数との差および和のデータの符号により
データの選択抑制を行ない、符号を反転後、最下位ビッ
トよりシリアルに配列することにより、簡略な回路で除
算速度を向上させることができる。
いて被除数と除数との差および和のデータの符号により
データの選択抑制を行ない、符号を反転後、最下位ビッ
トよりシリアルに配列することにより、簡略な回路で除
算速度を向上させることができる。
である。
主デ部 の、′：′の脱Ｂ
８．Ａレジスタ
Ｂレジスタ
１．加減算器
９．Ｄ型フリップフロップ
１．インバートゲート
１．シフトレジスタ
０．シフ り
１．ループカウンタ
第１図は本発明による除算器の実施例を示す図。
第２図は、第１図に示す実施例における除算器の動作フ
ローの例を示す図、 第３図は、同実施例に用いられる数値フォーマットの例
を示す図。 第４図は、従来の除算器のフローの例を°示す図特許出
願人 沖電気工業株式会社 代 理 人 番地 孝雄 丸山 隆夫 ＭＳＥ３ ＬＳＥ３ Ｑの哀）這１ず−マット 第 超 ■の質よブσ− 第 謬 祥メの政Ｑ／）賽仏ブづ− ＠ ４− 面
ローの例を示す図、 第３図は、同実施例に用いられる数値フォーマットの例
を示す図。 第４図は、従来の除算器のフローの例を°示す図特許出
願人 沖電気工業株式会社 代 理 人 番地 孝雄 丸山 隆夫 ＭＳＥ３ ＬＳＥ３ Ｑの哀）這１ず−マット 第 超 ■の質よブσ− 第 謬 祥メの政Ｑ／）賽仏ブづ− ＠ ４− 面
Claims (1)
- 【特許請求の範囲】 被除数のデータを保持する第１の保持手段と、除数のデ
ータを保持する第２の保持手段と、第１の保持手段に保
持された前記被除数のデータと第２の保持手段に保持さ
れた前記除数のデータとの和および差を算出する算出手
段とを有し、前記被除数を前記除数で除算した商を求め
る除算器において、該除算器は、 前記演算手段において算出された演算結果のデータの符
号ビットを保持する第３の保持手段と、 該符号ビットを反転する反転手段と、 該反転手段により反転された符号ビットを保持する第１
のシフト手段と、 前記演算手段の演算結果のデータを「０」詰めの左１ビ
ット算術シフトし、シフト後のデータを第１の保持手段
に送出する第２のシフト手段と、該除算器の繰返し処理
を制御する制御手段とを有し、 前記演算手段は、第３の保持手段に保持された符号ビッ
トに従って前記和または差の算出を行ない、前記演算手
段において算出された演算結果を第２のシフト手段にて
２倍し、その結果を第１の保持手段にて保持するととも
に、該演算結果の符号ビットを第３の保持手段にて保持
するとともに、該符号ビットを前記反転手段にて反転し
て第１のシフト手段に送出し、前記制御手段にて除算の
繰返し処理を制御することにより、第１のシフト手段に
前記商が求まることを特徴とする除算器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013191A JPH02194430A (ja) | 1989-01-24 | 1989-01-24 | 除算器 |
| CA002008026A CA2008026A1 (en) | 1989-01-24 | 1990-01-18 | Divider for carrying out high speed arithmetic operation |
| DE69030772T DE69030772T2 (de) | 1989-01-24 | 1990-01-19 | Dividierer zur hochgeschwindigen Ausführung einer arithmetischen Operation |
| EP90101112A EP0379998B1 (en) | 1989-01-24 | 1990-01-19 | Divider for carrying out high speed arithmetic operation |
| US07/467,689 US5014233A (en) | 1989-01-24 | 1990-01-19 | Divider for carrying out high speed arithmetic operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013191A JPH02194430A (ja) | 1989-01-24 | 1989-01-24 | 除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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