JPH04141727A - 除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 浮動小数点形式のデータの除算を行う除算回路に関し、 処理時間を短縮することを目的とし、 被除数から除数を減算して減算結果が正のときには商の
論理「１」と減算結果とを出力し、減算結果が負のとき
には商の論理「０」と被除数とを出力する第一の減算手
段と、除数を右に１ビットシフトする１ビット右シフト
回路と、第一の減算手段の出力から１ビット右シフト回
路の出力を減算して減算結果が正のときには商の論理「
１」と減算結果とを出力し、減算結果が負のときには商
の論理「０」と第一の減算手段の出力とを出力する第二
の減算手段と、第一の減算手段から第二の減算手段まで
の処理を１サイクルとし、各サイクルごとに第二の減算
手段の出力を左に２ピントシフトする２ビット左シフト
回路と、１サイクル目では第一の減算手段に被除数を送
出し、２サイクル目以降は２ビット左シフト回路の出力
を新たな被除数として送出するセレクタと、各サイクル
ごとに、第一および第二の減算手段から出力される商を
保持し、演算終了に応じて全ビットを出力する出力手段
とを備えて構成される。

〔産業上の利用分野〕

本発明は、浮動小数点形式のデータの除算を行う除算回
路に関する。

〔従来の技術〕

除算は、被除数から除数を減算し、減算結果が正のとき
に商に「１」を立てて減算結果を左に１ビットシフトし
、減算結果が負になり減算不可能なときに商に「０」を
立てて被除数を左に１ビットシフトする処理を１サイク
ルとし、２サイクル目以降はシフトされたデータを新た
な被除数として１サイクル目と同じ処理を繰り返して行
われる。

第４図は、従来の除算回路の構成を示すブロック図であ
る。

図において、除算回路は、１サイクル目で入力される被
除数を選択出力するセレクタ４１と、セレクタ４１の出
力を被除数として除数を減算する減算器４２と、減算結
果に応じて、減算器４２の出力あるいは被除数の一方を
出力するセレクタ４３と、セレクタ４３の出力を左に１
ピントシフトする１ビット左シフト回路４４と、１ビッ
ト左シフト回路４４の出力を保持し、１サイクルのタイ
ミングをとるクロック信号に応じてセレクタ４１に出力
するレジスタ４５とを備える。

セレクタ４１は、２サイクル目以降はレジスタ４５の出
力を被除数として減算器４２に出力する。

シフトレジスタ４６は、減算器４２から出力され、減算
結果が正のときに論理「１」、負のときに論理「０」に
なる信号をクロック信号に応じて順次取り込み、演算終
了時に全ビットを出力する。

以下、被除数ｒｌｌ１０１１０１Ｊと除数ｒ１０１１０
１１０Ｊとの商を求める処理の流れについて第４図およ
び第５図を参照して説明する。

１サイクル目は、セレクタ４１から被除数［１１１０１
１０１１が出力され、減算器４２において被除数［１１
１０１１０１１から除数）１０１１０１１０１が減算さ
れる。この減算結果ｒ００１１０１１１１は正となるの
で、論理「１」の信号がシフトレジスタ４６に取り込ま
れ、減算結果）００１１０１．１１Ｊを１ピント左シフ
トしたデータ「０１１０１１１０Ｊがレジスタ４５に格
納される。

２サイクル目は、レジスタ４５からデータ「０１１０１
１１０１がセレクタ４１を介して新たな被除数として出
力され、減算器４２において被除数ｒ０１１０１１１０
」から除数ｒ１０１１０１１０Ｊが減算される。この減
算結果は負となるので、論理「０」の信号がシフトレジ
スタ４６に取り込まれ、被除数ｒ０１１０１１１０Ｊを
１ピント左シフトしたデータｒｌ１０１１１００Ｊがレ
ジスタ４５に格納される。

以後、同様にして８サイクル目まで実施され、シフトレ
ジスタ４６から各サイクルで取り込んだ信号が８ビット
の商として出力される。

すなわち、除算回路は、一つの減算器と一つの１ビット
左シフト回路とを備え、１サイクルで１ピントの商を求
め、商のビット数に応じて処理を繰り返す構成であった
。

〔発明が解決しようとする課題〕

上述したように、従来の除算回路は、１サイクルで１ビ
ットの商を求める方法であり、例えば８ビットの商を求
める除算処理では処理時間に８すイクルを要していた。

一方、除算以外の演算は、処理時間が１〜２サイクルで
完了する。

すなわち、除算処理だけが際立って処理時間が長いため
、システム開発者らは除算命令をなるべく使用しないで
処理が実現できるようにシステムを設計する工夫をして
いた。したがって、システム開発に手間がかかっていた
。

本発明は、処理時間を短縮すことができる除算回路を提
供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、第一の減算手段１１は、被除数から除数を
減算して減算結果が正のときには商として論理「１」を
出力するとともに減算結果を次段に出力し、減算結果が
負のときには商として論理「０」を出力するとともに前
記被除数を次段に出力する。

１ビット右シフト回路１３は、除数を右に１ビ・ントシ
フトして出力する。

第二の減算手段Ｊ４は、第一の減算手段１１の出力から
１ビット右シフト回路１３の出力を減算して減算結果が
正のときには商として論理「１」を出力するとともに減
算結果を次段に出力し、減算結果が負のときには商とし
て論理「０」を出力するとともに第一の減算手段１１の
圧力を次段に出力する。

２ビット左シフト回路１５は、第一の減算手段１１から
第二の減算手段１４までの処理を１サイクルとし、各サ
イクルごとに第二の減算手段１４の出力を左に２ピント
シフトして出力する。

セレクタ１７は、１サイクル目では第一の減算手段１１
に被除数を送出し、２サイクル目以降は２ビット右シフ
ト回路１５の出力を新たな被除数として送出する。

出力手段Ｊ９は、各サイクルごとに、第一の減算手段１
１および第二の減算手段１４から出力される商を保持し
、演算終了に応して全ビットを出力する。

〔作　用〕

被除数と除数との商は、被除数から除数を減算し、減算
結果が正のときに「１」、負のときに「Ｏ」とするもの
であり、減算結果の正負に応じて、減算結果あるいは被
除数の一方を左に１ビットシフトする処理を１サイクル
として、２サイクル目以降は、シフトされたデータを新
たな被除数として同様の処理を繰り返して求められる。

本発明は、第二の減算手段１４と１ビア）右シフト回路
１３とを加え、第二の減算手段１４において第一の減算
手段１１の出力から第一の減算手段１１で使用した除数
より右に１ビットシフトされた除数を減算することによ
り、第一の減算手段１１の出力を左に１ビットシフトし
、除数を減算する従来の次のサイクルの処理と等価な減
算を同じサイクル内で行うことができる。

すなわち、１サイクル内で２ビットの商を求めることが
できるので、除算処理の処理時間を短縮することが可能
となる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の実施例構成を示すブロック図である
。

図において、被除数は、制御信号５ＴＡＲＴが入力され
るセレクタ４１を介して減算器４２およびセレクタ４３
に入力される。除数は、減算器４２に入力されるととも
に、１ビット右シフト回路２１を介して右に１ビットシ
フトされ、減算器２２に入力される。

減算器４２は、セレクタ４１の出力から除数を減算し、
減算結果をセレクタ４３に出力するとともに、減算結果
が正のときは論理「１Ｊ、負のときには論理「０」とな
る信号ＣＯＩをセレクタ４３およびシフトレジスタ２３
に出力する。

セレクタ４３は、信号ＣＯＩが論理ｒ１」のときには減
算器４２の減算結果を選択し、信号ＣＯ１が論理［０」
のときにはセレクタ４］の出力を選択し、減算器２２お
よびセレクタ２４に出力する。

減算器２２は、セレクタ４３の出力から１ビット右シフ
ト回路２１の出力を減算し、減算結果をセレクタ２４に
出力するとともに、減算結果が正のときは論理［１ｊ、
負のときには論理「０」となる信号ＣＯ２をセレクタ２
４およびシフトレジスタ２３に出力する。

セレクタ２４は、信号ＣＯ２が論理「１」のときには減
算器２２の減算結果を選択し、信号ＣＯ２が論理「０」
のときにはセレクタ４３の出力を選択し、２ビット左シ
フト回路２５に出力する。

２ビット左シフト回路２５は、入力されたデータを左に
２ピントシフトしてレジスタ４５に出力する。

シフトレジスタ２３は、１サイクルごとに減算器４２．
２２から出力される信号ＣＯＩおよび信号Ｃ○２を保持
し、演算終了に応じて全ビット出力する。また、レジス
タ４５は、１サイクルごとにタイミングを調整して保持
するデータをセレクタ４１に出力する。

セレクタ４１は、１サイクル目に被除数を出力し、２サ
イクル目以陳はレジスタ４５の出力を新たな被除数とし
て出力する。

すなわち、減算器４２において被除数から除数を減算す
る処理を行い、さらに減算器２２において減算器４２の
出力から右に１ビットシフトされた除数を減算すること
により、各サイクルで減算器４２から商を得るとともに
、減算器２２がら次のビットの商を得る構成である。

したがって、１サイクル内で２ビットの商を得るので、
８ビットの商を４サイクルで求めるられるようになり、
処理時間が短縮される。

また、１サイクル内で２ビットの商が得られるので、シ
フトレジスタ２３は１サイクル内で２ビットの商を取り
込むように構成される。

シフトレジスタ２３は、第３図に示すように、Ｄ型フリ
ンプフロップ回路３１〜３４と、Ｄ型フリップフロップ
回路３５〜３８の２系統のシフトレジスタを備える。

減算器４２から出力される信号ＣＯＩは、Ｄ型フリップ
フロップ回路３１に取り込まれ、クロック信号に応じて
、Ｄ型フリップフロンプ回路３２〜３４に順次シフトさ
れる。同様にして、減算器２２から出力される信号ＣＯ
２がＤ型フリップフロップ回路３５〜３８に取り込まれ
る。

したがって、各り型フリンプフロンブ回路３４〜３１の
出力がそれぞれ第７ビット、第５ビット、第３ビット、
第１ビットの商として取り出され、各り型フリンプフロ
ップ回路７８〜７５の出力がそれぞれ第６ビット、第４
ビット、第２ビット、第Ｏピントの商として取り出され
る。

なお、除算回路と加減算回路（補数回路と加算器の組合
せ）とを備えた演算回路において、本発明の除算回路の
二つの減算器の一つに、除算処理時に使用されない加減
算回路を用ることにより、ハード規模の増加を最小限に
おさえて、処理時間を短縮することができる。

［発明の効果〕 上述したように、本発明によれば、右に１ビットシフト
した除数を第一の減算手段の出力から減算して１サイク
ル内で２ビットの商を得るので、除算処理の時間が短縮
される。

また、除算回路とは別に備えられる加減算回路を減算手
段の一つに用いることにより、ハード規模の増加を最小
限にして、処理時間を短縮することができ、実用上有効
である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例構成を示すブロック図、第３図はシフト
レジスタの構成を示すブロック図、 第４図は従来の除算回路の構成を示すブロック図、 第５図は除算処理の流れを説明する図である。 図において、 １１．１４は減算手段、 １３．２１は１ビット右シフト回路、 １５．２５は２ビット左シフト回路、 １７．２４．４１．４３はセレクタ、 １９は出力手段、 ２２．４２は減算器、 ２３．４６はシフトレジスタ、 ３１〜３日はＤ型フリップフロップ回路、４４は１ビッ
ト左シフト回路、 ４５はレジスタである。 除数 被除数 本発明の原理ブロック図 第 ■ 図 除数 被除数 実施例構成を示すブロック図 第 図 シフトレジスタの構成を示すブロック同第 図 除数 被除数 従来の除算回路の構成を示すブロック図除夏処理の流れ
を説明する図 第 図

Claims (1)

【特許請求の範囲】
1. （１）被除数から除数を減算して減算結果が正のときに
   は商として論理「１」を出力するとともに減算結果を次
   段に出力し、減算結果が負のときには商として論理「０
   」を出力するとともに前記被除数を次段に出力する第一
   の減算手段（１１）と、前記除数を右に１ビットシフト
   して出力する１ビット右シフト回路（１３）と、 前記第一の減算手段（１１）の出力から前記１ビット右
   シフト回路（１３）の出力を減算して減算結果が正のと
   きには商として論理「１」を出力するとともに減算結果
   を出力し、減算結果が負のときには商として論理「０」
   を出力するとともに前記第一の減算手段（１１）の出力
   を次段に出力する第二の減算手段（１４）と、 前記第一の減算手段（１１）から前記第二の減算手段（
   １４）までの処理を１サイクルとし、各サイクルごとに
   前記第二の減算手段（１４）の出力を左に２ビットシフ
   トして出力する２ビット左シフト回路（１５）と、 １サイクル目では前記第一の減算手段（１１）に前記被
   除数を送出し、２サイクル目以降は前記２ビット左シフ
   ト回路（１５）の出力を新たな被除数として送出するセ
   レクタ（１７）と、 前記各サイクルごとに、前記第一の減算手段（１１）お
   よび前記第二の減算手段（１４）から出力される商を保
   持し、演算終了に応じて全ビットを出力する出力手段（
   １９）と を備えたことを特徴とする除算回路。