JPH0755634Y2

JPH0755634Y2 - 演算回路

Info

Publication number: JPH0755634Y2
Application number: JP1990091448U
Authority: JP
Inventors: 稔弘藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-08-30
Filing date: 1990-08-30
Publication date: 1995-12-20
Anticipated expiration: 2005-08-30
Also published as: JPH0447751U

Description

【考案の詳細な説明】（イ）産業上の利用分野本考案は、減算を繰り返して除算を実行する演算回路に
関する。

（ロ）従来の技術第３図は、除算が行われる演算回路の構成を示すブロッ
ク図である。

除数データは、予めデータメモリ（１）に記憶されてお
り、減算を実行する毎にデータメモリ（１）から演算を
実行する演算器（２）の入力の一方に与えられる。被除
数データは、アキュムレータ（３）に書き込まれ、アキ
ュムレータ（３）からデータメモリ（１）に一旦取り込
まれた後に除数データと共に演算器（２）の入力の他方
に与えられる。ところで除数データは、データメモリ
（１）から演算器（２）に与えられるとき、被除数デー
タのビット数より１ビット少ないビット数だけ上位側に
シフトされ、被除数データの上位側ビットから除数デー
タが差引かれる。そして、その減算値がアキュムレータ
（３）にロードされる。

一方、判定回路（４）は演算回路（２）の減算結果の正
負を判定し、判定に従って演算回路（２）の出力をアキ
ュムレータ（３）からデータメモリ（１）に転送させ
る。即ち、減算値が正であれば、演算回路（２）の出力
をアキュムレータ（３）からデータメモリ（１）に転送
してデータを書き換え、逆に負であれば演算回路（２）
の出力を無視してデータメモリ（１）のデータを保持す
るように構成される。そして、データメモリ（１）が、
書き込まれたデータを上位側に１ビットシフトし、除数
データと共に演算器（２）に供給して２回目の減算を実
行する。以後同様にして、除数データを被除数データと
のビット数に応じて演算を繰り返すことで除算が完了す
る。例えば、６ビット構成に於いて、被除数データ「11
0010」に対して除数データ「000101」が設定された場
合、表１に示すような減算及びデータのシフトが繰り返
される。

先ず、除数データ「000101」が上位側に５ビットシフト
され、そのデータ「00010100000」が被除数データ「110
010」から差引かれるが、減算結果が負となるためデー
タメモリ（１）では、被除数データ「110010」が上位側
に１ビットシフトされる。同様に、２度目の減算につい
ても、減算結果が負となるため、データメモリ（１）で
は、データ「110010」がさらに１ビット上位側にシフト
される。そして、３度目の減算で減算結果が正となるた
め、減算値「001010」がアキュムレータ（３）からデー
タメモリ（１）に書き込まれる。さらに、４〜６度目ま
で同様な減算を繰り返すことで、除算が完了する。そこ
で、減算結果の正負について「１」或いは「０」を設定
し、１〜６度目までの結果を組み合わせることで、除算
値「001010」が得られる。

（ハ）考案が解決しようとする課題しかしながら上述の演算回路に於いては、減算を実行す
る度にアキュムレータ（３）からデータメモリ（１）に
データを書き込み、データメモリ（１）から演算器
（２）にデータが供給されることから、１度の減算を実
行する時間長くなり、データの処理速度が遅くなる。特
に、同様の減算が繰り返される除算演算では、１度の減
算の実行速度が問題となる。

そこで、第４図に示すように、アキュムレータ（３）の
出力を直接演算器（２）に入力することが、例えば特開
昭62−25330号公報に開示されている。このように、ア
キュムレータ（３）の出力を演算器（２）に直接入力し
て減算を実行するように構成すれば、データメモリ
（１）へのデータの書き込みが不要になる分だけ演算時
間を短縮することができる。ところが、アキュムレータ
（３）の出力を演算器（２）に直接入力する場合、減算
結果の正負の判定に従って演算器（２）の出力をアキュ
ムレータ（３）にロードさせる必要があるため、減算結
果の正負を素早く判定し、正のときのみアキュムレータ
（３）に減算結果をロードさせる必要がある。従って、
演算速度が速くなると判定回路（４）の判定動作に余裕
がなくなり、アキュムレータ（３）との動作タイミング
の整合がとりにくくなる。この結果、判定回路（４）の
判定動作がアキュムレータ（３）の動作に追従できず、
誤動作を招く虞れがある。

そこで本考案は、安定した演算動作を高速で繰り返すこ
とのできる演算回路の提供を目的とする。

（ニ）課題を解決するための手段本考案は、上述の課題を解決するためになされたもの
で、その特徴とするところは、第１のデジタルデータが
ラッチされるラッチ回路と、上記第１のデジタルデータ
に対して除数となる第２のデジタルデータが記憶される
データメモリと、上記ラッチ回路及び上記データメモリ
から第１及び第２のデジタルデータを受け、第１のデジ
タルデータから第２デジタルデータを差引いて第３のデ
ジタルデータを得る減算回路と、この減算回路から第３
のデジタルデータを受けて蓄積するレジスタと、上記減
算回路の減算結果を判定し、第３のデジタルデータが正
となるときに上記レジスタの第３のデジタルデータを上
記ラッチ回路にラッチさせる制御回路と、を備え、上記
ラッチ回路から上記減算回路に与えられるデータが上位
側にシフトされて減算が繰り返されることにある。

（ホ）作用本考案によれば、制御回路が演算回路の減算結果の正負
を判定し、ラッチ回路の動作を制御するまでの間に演算
回路の出力がレジスタにロードされるために、制御回路
の判定動作に時間的な余裕が生じ、演算回路及びラッチ
回路との動作タイミングの整合がとり易くなる。従っ
て、演算速度が速くなった場合でも、制御回路の判定動
作が追従し、動作の安定化が望める。

（ヘ）実施例本考案の一実施例を図面に従って説明する。

第１図は、本考案の演算回路の構成を示すブロック図
で、第２図はその動作を説明する図である。

除数データは、データメモリ（11）に記憶されており、
データメモリ（11）から減算を実行する演算器（12）の
入力の一方に供給される。このとき、除数データは、被
除数データのビット数より１ビット少ないビット数だけ
上位側にシフトされる。また、被除数データは、アキュ
ムレータ（13）に書き込まれ、アキュムレータ（13）か
らラッチ回路（10）にラッチされる。そして、ラッチ回
路（10）から除数データと共に演算器（12）に供給され
て被除数データから除数データが差引かれ、その減算結
果がアキュムレータ（13）にロードされる。

一方、判定回路（14）は、演算器（12）の減算結果の正
負を判定し、その判定に従ってアキュムレータ（13）の
データをラッチ回路（10）にラッチさせる。即ち、減算
値が正の場合には、アキュムレータ（13）にロードされ
た減算値をラッチ回路（10）にラッチさせて演算器（1
2）の入力に供給し、逆に負の場合には、アキュムレー
タ（13）にロードされた減算値に拘わらずラッチ回路
（10）にラッチされているデータを演算器（12）の入力
に供給するように構成される。ここで、ラッチ回路（1
0）から演算器（12）にデータが供給されるとき、上位
側に１ビットづつシフトされる。以後、第３図と同様に
減算及びデータのシフトを繰り返して除算が完了され
る。

以上の除算演算に於いては、第２図に示すように、減算
が実行されて減算値がアキュムレータ（13）にロードさ
れるときに減算値の正負が判定され、減算値がアキュム
レータ（13）にロードされた後に判定回路（14）の判定
結果に従ってアキュムレータ（13）のデータがラッチ回
路（10）にラッチされる。また、判定結果がラッチ回路
（10）に供給されると、ラッチ回路（10）のデータは、
上位側に１ビットシフトされて演算器（12）に供給さ
れ、それと同時にデータメモリ（11）から除数データが
演算器（12）に供給される。従って、判定回路（14）の
判定動作からラッチ回路（10）のラッチ動作までの間
に、アキュムレータ（13）に減算値がロードされる期間
分の余裕が生じるため、ラッチ回路（10）の動作タイミ
ングと判定回路（14）の動作タイミングとの整合が容易
になり、各部の時間的な余裕を拡大できる。

（ト）考案の効果本考案によれば、安定した演算動作を高速で実行するこ
とができ、信頼性の向上と共に高速化が図れる。また、
各部の動作タイミングに時間的な余裕をもたせることが
できるため、各部の動作速度のばらつきに対応でき、回
路設計の自由度を向上できる。

【図面の簡単な説明】

第１図は本考案の演算回路のブロック図、第２図は第１
図の動作を説明する図、第３図及び第４図は従来の演算
回路のブロック図である。（１）（11）…データメモリ、（２）（12）…演算器、
（３）（13）…アキュムレータ、（４）（14）…判定回
路、（10）…ラッチ回路。

Claims

【実用新案登録請求の範囲】

【請求項１】第１のデジタルデータがラッチされるラッ
チ回路と、上記第１のデジタルデータに対して除数とな
る第２のデジタルデータが記憶されるデータメモリと、
上記ラッチ回路及び上記データメモリから上記第１及び
第２のデジタルデータを受け、上記第１のデジタルデー
タから上記第２のデジタルデータを差し引いて第３のデ
ジタルデータを得る演算器と、この演算器から上記第３
のデジタルデータを受けて蓄積するアキュムレータと、
上記演算器の減算結果を判定し、上記第３のデジタルデ
ータが正となるときに上記アキュムレータに蓄積された
上記第３のデジタルデータを上記ラッチ回路にラッチさ
せる判定回路と、を備え、上記演算器が減算を繰り返す
毎に、上記ラッチ回路が上記減算回路に与えるデータを
上位側に１桁ずつシフトすることを特徴とする演算回
路。