JPH0447751U - - Google Patents
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- Publication number
- JPH0447751U JPH0447751U JP9144890U JP9144890U JPH0447751U JP H0447751 U JPH0447751 U JP H0447751U JP 9144890 U JP9144890 U JP 9144890U JP 9144890 U JP9144890 U JP 9144890U JP H0447751 U JPH0447751 U JP H0447751U
- Authority
- JP
- Japan
- Prior art keywords
- digital data
- circuit
- subtraction
- data
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 3
Description
第１図は本考案の演算回路のブロツク図、第２
図は第１図の動作を説明する図、第３図及び第４
図は従来の演算回路のブロツク図である。 １，１１……データメモリ、２，１２……演算
器、３，１３……アキユムレータ、４，１４……
判定回路、１０……ラツチ回路。
図は第１図の動作を説明する図、第３図及び第４
図は従来の演算回路のブロツク図である。 １，１１……データメモリ、２，１２……演算
器、３，１３……アキユムレータ、４，１４……
判定回路、１０……ラツチ回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 第１のデジタルデータがラツチされるラツ
チ回路と、 上記第１のデジタルデータに対して除数となる
第２のデジタルデータが記憶されるデータメモリ
と、 上記ラツチ回路及び上記データメモリから第１
及び第２のデジタルデータを受け、第１のデジタ
ルデータから第２のデジタルデータを差引いて第
３のデジタルデータを得る減算回路と、 この減算回路から第３のデジタルデータを受け
て蓄積するレジスタと、 上記減算回路の減算結果を判定し、第３のデジ
タルデータが正となるときに上記レジスタの第３
のデジタルデータを上記ラツチ回路にラツチさせ
る制御回路と、 を備え、上記ラツチ回路から上記減算回路を与え
られるデータが上位側に１桁シフトされて減算が
繰り返されることを特徴とする演算回路。 (2) 第１及び第２のデジタルデータの上位側の
桁が揃えられて上記減算回路に入力され、各減算
動作が繰り返される毎に上記ラツチ回路からのデ
ータが順次上位側に１桁づつシフトされて上記減
算回路に入力されることを特徴とする請求項第１
項記載の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990091448U JPH0755634Y2 (ja) | 1990-08-30 | 1990-08-30 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990091448U JPH0755634Y2 (ja) | 1990-08-30 | 1990-08-30 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0447751U true JPH0447751U (ja) | 1992-04-23 |
| JPH0755634Y2 JPH0755634Y2 (ja) | 1995-12-20 |
Family
ID=31827091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990091448U Expired - Lifetime JPH0755634Y2 (ja) | 1990-08-30 | 1990-08-30 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0755634Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225330A (ja) * | 1985-07-25 | 1987-02-03 | Nec Corp | 演算回路 |
| JPH01193933A (ja) * | 1988-01-28 | 1989-08-03 | Nec Corp | デジタル掛算器 |
-
1990
- 1990-08-30 JP JP1990091448U patent/JPH0755634Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225330A (ja) * | 1985-07-25 | 1987-02-03 | Nec Corp | 演算回路 |
| JPH01193933A (ja) * | 1988-01-28 | 1989-08-03 | Nec Corp | デジタル掛算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0755634Y2 (ja) | 1995-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |