JPH0743649B2 - 演算回路 - Google Patents
演算回路Info
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- JPH0743649B2 JPH0743649B2 JP63260611A JP26061188A JPH0743649B2 JP H0743649 B2 JPH0743649 B2 JP H0743649B2 JP 63260611 A JP63260611 A JP 63260611A JP 26061188 A JP26061188 A JP 26061188A JP H0743649 B2 JPH0743649 B2 JP H0743649B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
- G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は算術，論理，その他の一般的な演算を行う演
算回路に関し、特にスタツクを用いて演算を行なう演算
回路に関する。
算回路に関し、特にスタツクを用いて演算を行なう演算
回路に関する。
従来、この種のスタツク型の演算回路は演算を行なう際
にスタツクから必要とするデータをポツプして、演算し
た結果を再びスタツクにプツシユするという動作を行な
つている。このように、演算されるデータはスタツクに
のみ保存される。そして、スタツクをアクセスするため
のスタツクポインタとしてはアツプダウンカウンタが用
いられる。
にスタツクから必要とするデータをポツプして、演算し
た結果を再びスタツクにプツシユするという動作を行な
つている。このように、演算されるデータはスタツクに
のみ保存される。そして、スタツクをアクセスするため
のスタツクポインタとしてはアツプダウンカウンタが用
いられる。
上述した従来のスタツク型の演算回路は、被演算子をレ
ジスタに保持して演算結果をレジスタに格納する演算回
路（以下レジスタ型演算回路と言う）に対して動作速度
が遅く、またこのレジスタ型演算回路は命令を１サイク
ルで実行できるが、スタツク型演算回路はスタツクのア
クセスがあるために命令を１サイクルで実行させること
ができない。また、スタツクポインタとして用いられる
アツプダウンカウンタは構造が複雑になり、カウント方
向の切り換えに時間がかかるという欠点がある。
ジスタに保持して演算結果をレジスタに格納する演算回
路（以下レジスタ型演算回路と言う）に対して動作速度
が遅く、またこのレジスタ型演算回路は命令を１サイク
ルで実行できるが、スタツク型演算回路はスタツクのア
クセスがあるために命令を１サイクルで実行させること
ができない。また、スタツクポインタとして用いられる
アツプダウンカウンタは構造が複雑になり、カウント方
向の切り換えに時間がかかるという欠点がある。
この発明に係る演算回路は、出力端子が外部バスに接続
されスタツク構造における最上位の値を保持する第１の
レジスタと、出力端子がスタツクデータバスに接続され
最上位の値より１つ前の値を保持する第２のレジスタ
と、スタツクデータバスに接続され第２のレジスタに保
持される値より前の値を保持するスタツクと、第１のレ
ジスタの出力と第２のレジスタの出力が入力される演算
器と、外部バス及び演算器の出力を第１の入力すると共
に、第２のレジスタの出力を第２の入力とし、外部バス
からの入力時と演算時には第１の入力側を選択し、外部
バスへの出力時には第２の入力側を選択してその出力結
果を第１のレジスタの入力とする第１のデータセレクタ
と、第１のレジスタの出力を第１の入力とすると共に、
スタツクデータバスの出力を第２の入力とし、入力時に
は第１の入力側を選択し、演算時と出力時には第２の入
力側を選択してその出力結果を第２のレジスタの入力と
する第２のデータセレクタとを備え、入力時には第２の
レジスタの値をスタツクに格納し、第１のレジスタの値
を第２のレジスタに格納し、外部バスの値を第１のレジ
スタに格納し、出力時には第２のレジスタの値を第１の
レジスタに格納し、スタツクからの値を第２のレジスタ
に格納し、演算時には演算器の出力結果を第１のレジス
タに格納するようにしたものである。
されスタツク構造における最上位の値を保持する第１の
レジスタと、出力端子がスタツクデータバスに接続され
最上位の値より１つ前の値を保持する第２のレジスタ
と、スタツクデータバスに接続され第２のレジスタに保
持される値より前の値を保持するスタツクと、第１のレ
ジスタの出力と第２のレジスタの出力が入力される演算
器と、外部バス及び演算器の出力を第１の入力すると共
に、第２のレジスタの出力を第２の入力とし、外部バス
からの入力時と演算時には第１の入力側を選択し、外部
バスへの出力時には第２の入力側を選択してその出力結
果を第１のレジスタの入力とする第１のデータセレクタ
と、第１のレジスタの出力を第１の入力とすると共に、
スタツクデータバスの出力を第２の入力とし、入力時に
は第１の入力側を選択し、演算時と出力時には第２の入
力側を選択してその出力結果を第２のレジスタの入力と
する第２のデータセレクタとを備え、入力時には第２の
レジスタの値をスタツクに格納し、第１のレジスタの値
を第２のレジスタに格納し、外部バスの値を第１のレジ
スタに格納し、出力時には第２のレジスタの値を第１の
レジスタに格納し、スタツクからの値を第２のレジスタ
に格納し、演算時には演算器の出力結果を第１のレジス
タに格納するようにしたものである。
この発明はスタツクのアクセスと演算器の演算動作を同
時に実行でき、クロツクの１サイクルで動作を完了する
ことができる。
時に実行でき、クロツクの１サイクルで動作を完了する
ことができる。
第１図はこの発明に係る演算回路の一実施例を示すブロ
ツク図である。同図において、1a〜1fはバツフア、2a〜
2cは２入力１出力のデータセレクタ、３はスタツク、４
はこのスタツク３の最上位にあるデータを保持するレジ
スタ（MSTR）、５はこのスタツク３の最上位の次のデー
タを保持するレジスタ（SSTR）、６は下記の加算器の出
力が新しいダウンカウンタの値として入力され、第２図
（ａ）に示す実行サイクルT1,T2〜の終りのクロツクの
立ち上がりによつて更新されるダウンカウンタ（SP）、
７はこのダウンカウンタ（SP）６の出力値に「１」を加
える加算器（INC）、８は実際の演算を行なう演算器、9
a〜9jは信号線である。
ツク図である。同図において、1a〜1fはバツフア、2a〜
2cは２入力１出力のデータセレクタ、３はスタツク、４
はこのスタツク３の最上位にあるデータを保持するレジ
スタ（MSTR）、５はこのスタツク３の最上位の次のデー
タを保持するレジスタ（SSTR）、６は下記の加算器の出
力が新しいダウンカウンタの値として入力され、第２図
（ａ）に示す実行サイクルT1,T2〜の終りのクロツクの
立ち上がりによつて更新されるダウンカウンタ（SP）、
７はこのダウンカウンタ（SP）６の出力値に「１」を加
える加算器（INC）、８は実際の演算を行なう演算器、9
a〜9jは信号線である。
なお、上記レジスタ（MSTR）４およびレジスタ（SSTR）
５は第２図（ａ）に示す実行サイクルT1,T2,T3，〜の終
りで、第２図（ｂ）に示すクロツクの立上りによつて各
々に入力されている値に更新される。また、スタツク３
も同様にバツフア1fからのアドレスで示される番地の値
に更新される。また、第２図は演算回路の動作を示すタ
イムチヤートであり、第２図（ｃ）は実行される演算命
令を示し、第２図（ｄ）は信号線9a上のデータを示し、
第２図（ｅ）はレジスタ（MSTR）４のデータを示し、第
２図（ｆ）はレジスタ（SSTR）５のデータを示し、第２
図（ｇ）は信号線9g上のデータを示し、第２図（ｈ）は
ダウンカウンタ（SP）のデータを示し、第２図（ｉ）は
加算器（INC）７の出力を示し、第２図（ｊ）は信号線9
j上のデータを示す。
５は第２図（ａ）に示す実行サイクルT1,T2,T3，〜の終
りで、第２図（ｂ）に示すクロツクの立上りによつて各
々に入力されている値に更新される。また、スタツク３
も同様にバツフア1fからのアドレスで示される番地の値
に更新される。また、第２図は演算回路の動作を示すタ
イムチヤートであり、第２図（ｃ）は実行される演算命
令を示し、第２図（ｄ）は信号線9a上のデータを示し、
第２図（ｅ）はレジスタ（MSTR）４のデータを示し、第
２図（ｆ）はレジスタ（SSTR）５のデータを示し、第２
図（ｇ）は信号線9g上のデータを示し、第２図（ｈ）は
ダウンカウンタ（SP）のデータを示し、第２図（ｉ）は
加算器（INC）７の出力を示し、第２図（ｊ）は信号線9
j上のデータを示す。
次に、上記構成による演算回路の動作について第２図
（ａ）〜第２図（ｊ）を参照して説明する。まず、外部
からスタツク３へデータがプツシユされる場合、外部か
らのデータは、信号線9a−バツフア1a−信号線9b−第１
のデータセレクタ2aを介してレジスタ（MSTR）４に入力
する。また、このレジスタ（MSTR）４のデータは、信号
線9c−第２のデータセレクタ2bを介してレジスタ（SST
R）５に入力する。そして、このレジスタ（SSTR）５の
データは、信号線9e−バツフア1e−信号線9gを介してス
タツク３に入力する。このときのスタツク３のアドレス
は、加算器（INC）７によつてダウンカウンタ（SP）６
の値に「１」が加えられ、その結果がセレクタ2cからバ
ツフア1fを介して与えられる。もし、プツシユ命令を実
行している最中に外部から命令の中止が強制された場合
でも、クロツクの立ち上がり前ならば命令の中止が可能
である。この場合、既にスタツク３の値が更新されてい
ても、ダウンカウンタ（SP）６が更新されない限りはス
タツク３内のデータは保証される。次に、スタツク３か
ら外部へデータをポツプする場合、スタツク３の最上位
のデータは、レジスタ（MSTR）４−信号線9c−バツフア
1b−信号線9aを通して外部に出力される。そして、スタ
ツク３の２番目のデータは、レジスタ（SSTR）５−信号
線9e−データセレクタ2aで選択されてレジスタ（MSTR）
４に入力する。このレジスタ（SSTR）５に入力されるべ
きデータは、スタツク３−信号線9g−バツフア1d−デー
タセレクタ2bで選択され、レジスタ（SSTR）５に入力さ
れる。このときのスタツク３のアドレスは、ダウンカウ
ンタ（SP）６の値がセレクタ2cで選択されてバツフア1f
からスタツク３に入力する。そして、実行サイクルT1，
T2，……の終りのクロツクの立ち上がりによつてレジス
タ（MSTR）４とレジスタ（SSTR）５は更新され、ダウン
カウンタ（SP）６はその値をデクリメントする。この場
合も、外部から命令を中止された場合、レジスタ（MST
R）4,レジスタ（SSTR）5,ダウンカウンタ（SP）６の更
新を中止することで命令を中止できる。次に、スタツク
３の最上位のデータと２番目のデータを被演算子とした
二項演算を行う場合、演算されるデータはレジスタ（MS
TR）４から信号線9cを介して演算器８に入力する一方、
レジスタ（SSTR）５から信号線9eを介して演算器８に入
力し、この演算器８で演算が実行される。演算結果は、
信号線9d−バツフア1c−セレクタ2aを介してレジスタ
（MSTR）４に入力する。また、レジスタ（SSTR）５にセ
ツトされるデータはポツプ動作の時と同様にスタツク３
から与えられ、このときのスタツク３のアドレスも同様
にダウンカウンタ（SP）６の値が与えられる。そして、
実行サイクルの終わりのクロツクの立ち上がりでレジス
タ（MSTR）４とレジスタ（SSTR）５は更新され、ダウン
カウンタ（SP）６の値はデクリメントされる。この場合
も、ポツプ動作と同様に、レジスタ（MSTR）4,レジスタ
（SSTR）5,ダウンカウンタ（SP）６の更新を中止するこ
とで演算命令を中止できる。次に、スタツクの最上位の
データを被演算子とした単項演算を行なう場合は、演算
されるデータがレジスタ（MSTR）４−信号線9cによつて
演算器８に与えられ、この演算器８で演算が実行され
る。演算結果は、信号線9d−バツフア1c−データセレク
タ2aを介してレジスタ（MSTR）４に入力される。そし
て、第２図（ａ）に示す実行サイクルの終りのクロツク
（第２図（ｂ）参照）の立ち上がりでレジスタ（MSTR）
４は更新される。この場合も、演算命令の中止はレジス
タ（MSTR）４の更新を中止することで行える。
（ａ）〜第２図（ｊ）を参照して説明する。まず、外部
からスタツク３へデータがプツシユされる場合、外部か
らのデータは、信号線9a−バツフア1a−信号線9b−第１
のデータセレクタ2aを介してレジスタ（MSTR）４に入力
する。また、このレジスタ（MSTR）４のデータは、信号
線9c−第２のデータセレクタ2bを介してレジスタ（SST
R）５に入力する。そして、このレジスタ（SSTR）５の
データは、信号線9e−バツフア1e−信号線9gを介してス
タツク３に入力する。このときのスタツク３のアドレス
は、加算器（INC）７によつてダウンカウンタ（SP）６
の値に「１」が加えられ、その結果がセレクタ2cからバ
ツフア1fを介して与えられる。もし、プツシユ命令を実
行している最中に外部から命令の中止が強制された場合
でも、クロツクの立ち上がり前ならば命令の中止が可能
である。この場合、既にスタツク３の値が更新されてい
ても、ダウンカウンタ（SP）６が更新されない限りはス
タツク３内のデータは保証される。次に、スタツク３か
ら外部へデータをポツプする場合、スタツク３の最上位
のデータは、レジスタ（MSTR）４−信号線9c−バツフア
1b−信号線9aを通して外部に出力される。そして、スタ
ツク３の２番目のデータは、レジスタ（SSTR）５−信号
線9e−データセレクタ2aで選択されてレジスタ（MSTR）
４に入力する。このレジスタ（SSTR）５に入力されるべ
きデータは、スタツク３−信号線9g−バツフア1d−デー
タセレクタ2bで選択され、レジスタ（SSTR）５に入力さ
れる。このときのスタツク３のアドレスは、ダウンカウ
ンタ（SP）６の値がセレクタ2cで選択されてバツフア1f
からスタツク３に入力する。そして、実行サイクルT1，
T2，……の終りのクロツクの立ち上がりによつてレジス
タ（MSTR）４とレジスタ（SSTR）５は更新され、ダウン
カウンタ（SP）６はその値をデクリメントする。この場
合も、外部から命令を中止された場合、レジスタ（MST
R）4,レジスタ（SSTR）5,ダウンカウンタ（SP）６の更
新を中止することで命令を中止できる。次に、スタツク
３の最上位のデータと２番目のデータを被演算子とした
二項演算を行う場合、演算されるデータはレジスタ（MS
TR）４から信号線9cを介して演算器８に入力する一方、
レジスタ（SSTR）５から信号線9eを介して演算器８に入
力し、この演算器８で演算が実行される。演算結果は、
信号線9d−バツフア1c−セレクタ2aを介してレジスタ
（MSTR）４に入力する。また、レジスタ（SSTR）５にセ
ツトされるデータはポツプ動作の時と同様にスタツク３
から与えられ、このときのスタツク３のアドレスも同様
にダウンカウンタ（SP）６の値が与えられる。そして、
実行サイクルの終わりのクロツクの立ち上がりでレジス
タ（MSTR）４とレジスタ（SSTR）５は更新され、ダウン
カウンタ（SP）６の値はデクリメントされる。この場合
も、ポツプ動作と同様に、レジスタ（MSTR）4,レジスタ
（SSTR）5,ダウンカウンタ（SP）６の更新を中止するこ
とで演算命令を中止できる。次に、スタツクの最上位の
データを被演算子とした単項演算を行なう場合は、演算
されるデータがレジスタ（MSTR）４−信号線9cによつて
演算器８に与えられ、この演算器８で演算が実行され
る。演算結果は、信号線9d−バツフア1c−データセレク
タ2aを介してレジスタ（MSTR）４に入力される。そし
て、第２図（ａ）に示す実行サイクルの終りのクロツク
（第２図（ｂ）参照）の立ち上がりでレジスタ（MSTR）
４は更新される。この場合も、演算命令の中止はレジス
タ（MSTR）４の更新を中止することで行える。
次に、一例としてＣ＝XOT（Ａ） AND（Ｂ）の式の計算
について説明する。まず、第２図（ｃ）に示す演算命令
において、その実行サイクルT1でプツシユ命令を実行す
ると、第２図（ｄ）に示す信号線9a上のデータ「Ａ」
は、バツフア1a−信号線9b−データセレクタ2aを介して
レジスタ（MSTR）４に第２図（ｅ）に示すように読み込
まれる。このとき、このレジスタ（MSTR）４の値Ｘは、
信号線9c−データセレクタ2bを介して第２図（ｆ）に示
すようにレジスタ（SSTR）５に移動する。そして、ダウ
ンカウンタ（SP）６には加算器（INC）７の値がセツト
され、第２図（ｈ）に示すようにセツトすることができ
る。次に、実行サイクルT2において、第２図（ｃ）に示
すXOT命令を実行すると、データ「Ａ」の否定「」が
レジスタ（MSTR）４にセツトされるが、他の値は変化し
ない。次に、実行サイクルT3において、第２図（ｃ）に
示すプツシユ命令を実行すると第２図（ｄ）に示す信号
線9a上のデータＢが、バツフア1a−信号線9b−データセ
レクタ2aを介してレジスタ（MSTR）４に第２図（ｅ）に
示すように読み込まれ、その他の動作は前記の実行サイ
クルT1と同様である。次に、実行サイクルT4において、
第２図（ｃ）に示すAND命令を実行すると、XOT（Ａ）と
（Ｂ）のANDがレジスタ（MSTR）４にセツトされ、レジ
スタ（SSTR）５にはスタツク３から前のデータＸが戻つ
てくる。このため、ダウンカウンタ（SP）６の値は第２
図（ｈ）に示すようにデクリメントされる。次に、実行
サイクルT5において、第２図（ｃ）に示すポツプ命令を
実行すると、第２図（ｅ）に示すようにレジスタ（MST
R）４にある演算結果が、信号線9c−バツフア1b−信号
線9aを介して第２図（ｄ）に示すように外部データバス
に出力される。そして、レジスタ（MSTR）４にはレジス
タ（SSTR）５から値Ｘが戻され、レジスタ（SSTR）５に
はスタツク３から値Ｙが戻される。そして、ダウンカウ
ンタ（SP）６の値はデクリメントされる。
について説明する。まず、第２図（ｃ）に示す演算命令
において、その実行サイクルT1でプツシユ命令を実行す
ると、第２図（ｄ）に示す信号線9a上のデータ「Ａ」
は、バツフア1a−信号線9b−データセレクタ2aを介して
レジスタ（MSTR）４に第２図（ｅ）に示すように読み込
まれる。このとき、このレジスタ（MSTR）４の値Ｘは、
信号線9c−データセレクタ2bを介して第２図（ｆ）に示
すようにレジスタ（SSTR）５に移動する。そして、ダウ
ンカウンタ（SP）６には加算器（INC）７の値がセツト
され、第２図（ｈ）に示すようにセツトすることができ
る。次に、実行サイクルT2において、第２図（ｃ）に示
すXOT命令を実行すると、データ「Ａ」の否定「」が
レジスタ（MSTR）４にセツトされるが、他の値は変化し
ない。次に、実行サイクルT3において、第２図（ｃ）に
示すプツシユ命令を実行すると第２図（ｄ）に示す信号
線9a上のデータＢが、バツフア1a−信号線9b−データセ
レクタ2aを介してレジスタ（MSTR）４に第２図（ｅ）に
示すように読み込まれ、その他の動作は前記の実行サイ
クルT1と同様である。次に、実行サイクルT4において、
第２図（ｃ）に示すAND命令を実行すると、XOT（Ａ）と
（Ｂ）のANDがレジスタ（MSTR）４にセツトされ、レジ
スタ（SSTR）５にはスタツク３から前のデータＸが戻つ
てくる。このため、ダウンカウンタ（SP）６の値は第２
図（ｈ）に示すようにデクリメントされる。次に、実行
サイクルT5において、第２図（ｃ）に示すポツプ命令を
実行すると、第２図（ｅ）に示すようにレジスタ（MST
R）４にある演算結果が、信号線9c−バツフア1b−信号
線9aを介して第２図（ｄ）に示すように外部データバス
に出力される。そして、レジスタ（MSTR）４にはレジス
タ（SSTR）５から値Ｘが戻され、レジスタ（SSTR）５に
はスタツク３から値Ｙが戻される。そして、ダウンカウ
ンタ（SP）６の値はデクリメントされる。
以上詳細に説明したように、この発明に係る演算回路に
よれば、被演算子を保持するレジスタを付加し、併せて
スタツクポインタと加算器を用いることにより、スタツ
クのアクセスと演算を同時に実行できる。また、クロツ
クの１サイクルで動作を完了できるためその動作速度を
高速化することができる。しかも、レジスタおよびカウ
ンタの更新が実行サイクルの最後に行われるため、実行
中の全ての命令を外部からの信号によつて強制的に中止
することができるなどの効果がある。
よれば、被演算子を保持するレジスタを付加し、併せて
スタツクポインタと加算器を用いることにより、スタツ
クのアクセスと演算を同時に実行できる。また、クロツ
クの１サイクルで動作を完了できるためその動作速度を
高速化することができる。しかも、レジスタおよびカウ
ンタの更新が実行サイクルの最後に行われるため、実行
中の全ての命令を外部からの信号によつて強制的に中止
することができるなどの効果がある。
第１図はこの発明に係る演算回路の一実施例を示すブロ
ツク図、第２図（ａ）〜第２図（ｊ）は第１図の動作を
示すタイムチヤートである。 1a〜1f……バツフア、2a〜2c……データセレクタ、３…
…スタツク、４……レジスタ（MSTR）、５……レジスタ
（SSTR）、６……ダウンカウンタ（SP）、７……加算器
（INC）、８……演算器。
ツク図、第２図（ａ）〜第２図（ｊ）は第１図の動作を
示すタイムチヤートである。 1a〜1f……バツフア、2a〜2c……データセレクタ、３…
…スタツク、４……レジスタ（MSTR）、５……レジスタ
（SSTR）、６……ダウンカウンタ（SP）、７……加算器
（INC）、８……演算器。
Claims (1)
- 【請求項１】被演算子を保持するスタツク構造を有し、
演算命令によつてスタツク構造上の被演算子を用いた演
算を行い、その結果を再びスタツク構造に格納する演算
回路において、 出力端子が外部バスに接続されスタック構造における最
上位の値を保持する第１のレジスタと、 出力端子がスタツクデータバスに接続され前記最上位の
値より１つ前の値を保持する第２のレジスタと、 スタツクデータバスに接続され第２のレジスタに保持さ
れる値より前の値を保持するスタツクと、 第１のレジスタの出力と第２のレジスタの出力が入力さ
れる演算器と、 外部バス及び演算器の出力を第１の入力とすると共に、
第２のレジスタの出力を第２の入力とし、外部バスから
の入力時と演算時には第１の入力側を選択し、外部バス
への出力時には第２の入力側を選択してその出力結果を
第１のレジスタの入力とする第１のデータセレクタと、 第１のレジスタの出力を第１の入力とすると共に、スタ
ツクデータバスの出力を第２の入力とし、入力時には第
１の入力側を選択し、演算時と出力時には第２の入力側
を選択してその出力結果を第２のレジスタの入力とする
第２のデータセレクタとを備え、 入力時には第２のレジスタの値をスタツクに格納し、第
１のレジスタの値を第２のレジスタに格納し、外部バス
からの値を第１のレジスタに格納し、 出力時には第２のレジスタの値を第１のレジスタに格納
し、スタツクからの値を第２のレジスタに格納し、 演算時には演算器の出力結果を第１のレジスタに格納す
ることを特徴とする演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260611A JPH0743649B2 (ja) | 1988-10-18 | 1988-10-18 | 演算回路 |
| US07/421,983 US5018092A (en) | 1988-10-18 | 1989-10-16 | Stack-type arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260611A JPH0743649B2 (ja) | 1988-10-18 | 1988-10-18 | 演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109130A JPH02109130A (ja) | 1990-04-20 |
| JPH0743649B2 true JPH0743649B2 (ja) | 1995-05-15 |
Family
ID=17350336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260611A Expired - Lifetime JPH0743649B2 (ja) | 1988-10-18 | 1988-10-18 | 演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5018092A (ja) |
| JP (1) | JPH0743649B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1055352A (ja) * | 1996-08-08 | 1998-02-24 | Fuji Xerox Co Ltd | 浮動小数点数累積加算装置 |
| US8862653B2 (en) * | 2011-04-26 | 2014-10-14 | University Of South Carolina | System and method for sparse matrix vector multiplication processing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564226A (en) * | 1966-12-27 | 1971-02-16 | Digital Equipment | Parallel binary processing system having minimal operational delay |
| JPS541135B1 (ja) * | 1967-07-22 | 1979-01-20 | ||
| US4587632A (en) * | 1980-05-27 | 1986-05-06 | At&T Bell Laboratories | Lookahead stack oriented computer |
| US4799181A (en) * | 1986-09-30 | 1989-01-17 | Honeywell Bull Inc. | BCD arithmetic using binary arithmetic and logical operations |
-
1988
- 1988-10-18 JP JP63260611A patent/JPH0743649B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-16 US US07/421,983 patent/US5018092A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02109130A (ja) | 1990-04-20 |
| US5018092A (en) | 1991-05-21 |
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