SU1109757A1 - Процессор - Google Patents

Abstract

1. ПРОЦЕССОР, содержащий генератор тактовых импульсов, устройство управлени , включающее два счетчика , дешифратор сигналов управлени , элементы И, И-ИЕ, причем счетный вход первого счетчика соединен с выходом генератора тактовых импульсов, выход первого разр да первого счетчика соединен с йервым информационным входом дешифратора сигналов управлени  и счетным входом второго счетчика, выход второго разр да первого счетчика подключен к управл ющему входу второго счетчика, выходы разр дов первого счетчика, начина  с третьего, соеди- нены соответственно с информационными входами дешифратора сигналов управлени , начина  с второго, первый выход дешифратора сигналов управлени  подключен к управл ющему входу регистра команд, второй выход - к управл ющему входу регистра операндов, третий выход - к первому входу первого элемента И, чётвертьй выход соединен с первым входом элемента И-НЕ, вторые входы первого элемента И и элемента И-НЕ соединены с выходом переноса второго счетчика, информационные входы которого соединены соответственно с выходами первой группы регистра команд, выход элемента И-НЕ соединен с синхронизирующим входом триггера результата, вход данных регистра команд  вл етс  входом кода команды процессора, выходы второй группы регистра команд соединены соответственно с входами дешифратора команд, группа выходов которого соединена .соответственно с управл ющими входами устройства выполнени  логи (П ческих операций, первый информационный вход которого  вл етс  входом приема данных процессора, выход регистра операндов подключен к второму информационному входу устройства выполнени  логических операций и к информационному входу триггера результата , выход которого  вл етс  выходом процессора, отличающийс  тем, что, с целью повышеел ни  быстродействи  при упрощении про граммировани , в него введены регистр выбора операндов, коммутатор, второй и третий элементы И, элемент НЕ и два триггера, причем первый управл ющий вход регистра выбора операндов соединен с п тымвыходом дешифратора сигналов управлени , первый выход которого соединен с вторым управл ющим входом регистра выбора операндов, информационные входы которого  вл ютс  входами кода маски процессора, выход первого элемента И подключен к первому адресному входу

Description

коммутатора, выход которого соединен с информационным входом регистра операндов , выход которого соединен с первым информационным входом коммутатора , с первым входом второго элемента И и с входом элемента НЕ, выход которого подключен к первому входу третьего элемента И, второй и третий информационные входы коммутатора соединены соответственно с выходами первого и второго триггеров, четвертьй информационньй вход коммутатора подключен к выходу однобитового логического устройства, второй и третий адресные входы коммутатора соединены соответственно с первым и вторым выходами дешифратора команд, третий выход которого подключен к третьему входу элемента И-НЕ, выход регистра выбора операндов соединен с его последним входом и с вторыми входами второго и третьего элементов И, выходы второго и третьего элементов И соединены соответственно с единичными и нулевыми входами второго и первого триггеров, установочный вход первого триггера  вл етс  входом логической 1 процессора, установочный вход второго триггера  вл етс  входом логического О процессора, входы синхронизации первого и второго триггеров соединены с первым выходом дешифратора сигналов управлени .

2. .Процессор по п. 1, отличающийс  тем, что устройство выполнени  логических операций содержит элемент НЕ, дес ть элементов И, три элемента ИЛИ и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый информационный вход устройства соединен с входом элемента НЕ, с первыми входами первых элементов ИЛИ, И, ИСКЛЮЧАЮЩЕЕ ИЛИ, с .первым входом второго элемента И, второй информационный вход устройства соединен с вторыми входами первого элемента ИЛИ, второго элемента И, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первыми входами второго элемента ИЛИ, третьего элемента И, второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента НЕ подключен к вторым входам второго элемента ИЛИ третьего элемента И, второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к первому входу четвертого элемента И, выход первого элемента ИЛИ соединен с первым входом п того элемента И, выход второго элемента ИЛИ соединен с первьт входом шестого элементами, выход второго элемента И соединен с первым входом седьмого элемента И, выход третьего элемента И соединен с первым входом восьмого элемента И, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом дев того элемента И, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом дес того элемента И, вторые входы первого, четвертого, п того, шестого, седьмого, восьмого, дев того и дес того элементов И подключены соответственно к управл ющим входам устройства, выходы первого, четвертого , п того, шестого, седьмого, восьмого , дев того и дес того элементов подключены к соответствукщим входам третьего элемента ИЛИ, выход которого  вл етс  вькодом устройства.

I

Изобретение-относитс  к вычислительной технике и может быть использовано , в частности, в управл ющих системах с программным управлением, в цифровых вычислительных машинах и в программируемых контроллерах.

Известны микропроцессоры, которые представл ют собой программно-управл емые устройства, осуществл ющие прием, обработку и вьщачу цифровой информации, построенные на одной или

.нескольких интегральных микросхемах Ci .

. Программирование микропроцессоров производитс  на так называемых машинных  зыках и доступно только специалистам по программированию. В услови х эксплуатации систем управлени , использующих микропроцессоры, возникает необходимость измен ть алгоритм работы объекта управлени  при отладке и модернизаци х оборудовани . a также осуществл ть поиск неисправностей при отказах. Эта работа св за на с необходимостью измен ть програм мы управлени , что недоступно дл  специалистов, далеких от программировани , таких, как.электрики, технологи и т.п. Дл  того, чтобы дать возможность производственному персоналу осуществл ть программирование , разрабатываютс  специальные проблемно-ориентированные  зыки. Они  вл ютс   зыками высокого уровн  по отношению к.машинным  зыкам, ко торые используютс  непосредственно в микро-ЭВМ или микропроцессорах. Преобразование пр.ограмм на  зыках высокого уровн  в программы на машинных  зыках осуществл етс  специальными программами-трансл торами. Применение трансл торов требует наличи  дополнительных объемов пам ти и дополнительного времени на выполнение совокупности машинных команд , эквивалентных одной команде проблемно-ориентированного  зыка. Поэтому недостатками систем управлени , построенных на микропроцессорах и микро-ЭВМ,  вл ютс  низкое быстродействие , а также увеличенные объемь электронного оборудовани  из-за увеличенной емкости запоминающих устройств . Сложность программировани  на про лемно-ориентированных  зыках  вл етс  также недостатком систем логического управлени  на микропроцессорах и микро-ЭВМ. Эти недостатки в значительной ст пени устранены в по вившихс  в после нее дес тилетие электронных системах управлени  сложными производственными машинами, получивших название программируемые контролеры, использующих однобитовые логические процессоры. Наиболее близким по технической сущности к предлагаемому  вл етс  процессор, содержащий генератор, уст ройство управлени , регистр команд, логическое устройство, регистр результата . Генератор вьщает тактовые импульс в устройство управлени , которое обеспечивает синхронизацию работы всего процессора. Код команды из регистра команд поступает в логическое утройство, которое обеспечивает непосредственное выполнение следующих инструкций (команд): прием данных. логическое И и логическое ИЛИ над двум  операндами, инверсию операндов в перечисленных действи х, запоминание операндов, выдачу операнда. По шине данных в логическое устройство поступает однобитова  входна  информаци . Результат вьтолнени  каждой команды передаетс  в регистр результата, из которого данные поступают в устройство вьздачи .. или в логическое устройство в качестве операнда. При решении логической задачи по управлению объектом часто необходимо выполнить логические операции над группой операндов, причем каждый из этих операндов сам  вл етс  результатом выполнени  другой логической операции. В известном процессоре в регистре результата возможно хранение только одного из этих операндов. При этом предполагаетс , что результаты вычислений помещаютс  в специальном внешнем запоминающем устройстве . При этом операнды вычисл ютс  последовательно один за другим и пересылаютс  временно во внешнее запоминакндее устройство. В известном процессоре функции, например логическое И, выполн ютс  только над двум  операндами. При необходимости вычислить эту функцию над несколькими, например восьмью операндами, они поочередно извлекаютс  из внешнего запоминающего устройства и умножаютс  в процессоре. Все умножение производитс  за семь команд с учетом того ,что первый операнд находитс  в регистре результата С2 }. Недостатком известного процессора  вл етс  невозможность выполнени  логических операций над группой из операндов за один цикл выполнени  ко|манды ,. В результате врем  выполнени  многооперандной логической операции над п операндами в (п-1) раз больше, чем двухоперандной. Кроме того, недостатком устройства  вл етс  усложненное программирование из-за необходимости дл  реализации многооперандной функции использовать несколько команд. Цель изобретени  - повьштение быстродействи  при упрощении программиро-. вани . Поставленна  цель достигаетс  тем, что в процессор, содержащий генератор тактовых импульсов, устройстВО управлени , включающее два счетчи ка, лешнфратор сигналов управлени , элементы И, И-НЕ, причем счетньй вхо первого счетчика соединен с выходом генератора тактовых имйульсов, выход первого разр да первого счетчика сое динен с первым инф ормационным входом дешифратора сигналов управлени  и счетным входом второго, счетчика, выход второго разр да первого счетчика подключен к управл ющему входу второго счетчика, выходы разр дов первого счетчика, начина  с третьег о соединены соответственно с информационными входами дешифратора сигналов управлени , начина  с второго, первьй выход дешифратора сигналов управлени  подключен к управл кнцему входу регистра команд, второй выход - к управл ющему входу регистра операндов, третий выход - к первому входу первого элемента И, четвертьй выход соединен с первым входом элемента И-НЕ, вторые входы первого элемента И и элемента И-НЕ соединены с выходом переноса второго счетчика, информационные входы которого соединены соответственно с выходами первой группы регистра команд, выход элемента И-НЕ соединен с синхронизирующим входом триггера результата, вход данных регистра команд  вл етс  входом кода команды процессора, выходы второй группы регистра команд соединены соответственно с входами дешифратора команд, группа выходов которого соединена соответственно с управл ющими входами устройства выполнени  логических операций, первый информационный вход которого  вл етс  входом приема данных процес сора, выход регистра операндов подключен к второму информационному вхо ду устройства выполнени  логических операций и к информационному входу триггера результата,.выход которого  вл етс  выходом процессора, введены регистр выбора операндов, коммутатор второй и третий элементы И,элемент Н и два Триггера,причем первый управл ющий вход регистра выбора операндов соединен с п тым выходом дешифра тора сигналов управлени , первьй выход которого соединен и вторым управ л юп(им входом регистра выбора операн дов, информационные входы которого  вл ютс  входами кода маски процессора , выход первого элемента И подключен к первому адресному входу ком мутатора, выход которого соединен с информационным входом регистра операндов , выход которого соединен с первБ1м .информационным входом коммутатора , с первым входом второго элемента И и с входом элемента НЕ, выход которого подключен к первому входу третьего элемента И, второй и третий информационные входы, коммутатора соединены соответственно с выходами первого и второго триггеров, четвертьй информационньй вход коммутатора подключен к выходу однобитового логического устройства, второй и третий . адресные входы коммутатора соединены соответственно с первым и вторым выходами дешифратора команд, третий выход которого подключен к третьему входу элемента И-НЕ, выход регистра выбора операндов соединен с его последним входом и с вторыми входами второго и третьего элементов И, выходы второго и третьего элементов И соединены соответственно с единичными и нулевыми входами второго и первого триггеров,-установочньй вход первого триггера  вл етс  входом логической 1 процессора, установочньй вход второго триггера  вл етс  входом логического О процессора, входы синхронизации первого и второго триггеров соединены с первым выходом дешифратора сигналов управлени  . Кроме того, устройство выполнени  логических операций содержит элемент НЕ, дес ть элементов И, три элемента ИЛИ и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первьй информационньй вход устройства соединен с входом элемента НЕ, с первыми входами первых элементов ИЛИ, И, ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом второго элемента И, второй информационньй вход устройства соединен с вторыми . входами перврго элемента ИЛИ, второго элемента И, первого элемента ИСЮБОЧАЮЩЕЕ ИЛИ и с первыми входами второго элемента ИЛИ, третьего элемента И, второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента НЕ подключен к вторым входам второго элемента ИЛИ, третьего элемента И, второго 2(лемента ИСКПЮЧАЩЕЕ ИЛИ н к первому входу четвертого элемента И, выход первого элемента ЕПИ соединен с первь1м входом п того элемента И, выход второго элемента Р1ПИ соединен с первым входом шестого элемента И, выход втоporo элемента И соединен с первым входом седьмого элемента И, выход tpeTberp элемента И соединен с первы входом восьмого элемента И, выход( первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ сое динен с первым входом дев того элемента }1, выход второго элемента ИСКЛЮЧАРЦЕЕ ИЛИ соединен с первым входом дес того элемента И, вторые входы первого, четвертого, п того, шеетого , седьмого, восьмого, дев того и дес того элементов И подключены соответственно к управл ющим входа:м устройства, выходы первого, четвертого , п того, шестого, седьмого, восьмого, дев того и дес того элемен тов И подключены к соответствующим входам третьего элемента ИЛИ, выход которого  вл етс  выходом устройства На фиг. 1 приведена схема процессора; на фиг. 2 - пример функциональ ной схема устройства выполнени  логических операций; на фиг. 3 временна  диаграмма сигналов управле ни ; на фиг. 4 - временна  диаграмма работы при записи результата выполнени  команды в регистр операндов дл  процессора, именицего восьмиразр дньй регистр операндов; на фиг. 5 - временна  диаграмма работы при выполнении команды логического сложени  над операндами в 3,4 и 5-м разр дах регистра операндов дл  процессора , имекмцего восьмиразр дный регистр операндов; на фиг. 6 - временна  диаграмма работы при выполнении команды логического умножени  над операндами в 1, 2 и 3-м разр дах регистра операндов дл  процессора, имеющего восьмиразр дный регистр опе рандов; на фиг. 7 - пример структурной схемы программируемого контроллера (ПК) . Устройство содержит генератор 1 тактовых импульсов, устройство 2 управлени , состо щее из счетчика 3 дешифратора 4 сигналов управлени , счетчика 5, элемента И 6, элемента И-НЕ 7, регистр- 8 команд, дешифра тор 9 команд, устройство 10 выполнени  логических операций, регистр 11 выбора операндов, однобитовое логиче кое устройство 12, содержащее элемент НЕ 13, элементы И 14 и 15, триг геры 16 и 17, коммутатор 18, регистр 19 операндов, триггер 20 результата , элемент НЕ 2 Г, элементы ИЛИ 22 и 23, элементы И 24 и 25, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 26. и 27, элементы И 28-35, элемент ИЛИ 36. Процессор реализует три типа команд . Первый тип. Прием операнда с входа данных в регистр операндов, логическое И, ИЛИ, неравнозначность между двум  операндами, один из которых хранитс  в регистре операндов, а второй поступает с входа приема данных. При этом Возможна инверси  операндов . Второй тип. Логическое И, ИЛИ над группой операндов, хран щихс  в регистре операндов, причем группа операндов , над которой осуществл етс  логическа  команда, может представл ть собой как всю совокупность операндов , так и отдельные операнды по выбору. Третий тип. Запись любого операнда , хран щегос  в регистре операндов , в триггер результата, с выхода которого результаты выполнени  операций вьшод тс  из логического процессора . Процессор работает следующим образом . Генератор 1 вьфабатывает импульсы, которые накапливаютс  счетчиком 3 Дешифратор 4 формирует сигналы, управл ющие работой процессора. При включении в разр дах счетчиков 3 и 5 устанавл{юаютс  логические О сигналом Начальна  установка. Выполнение любой команды начинаетс  с записи в регистр 8 команд кода команды и в регистр 11 выбора операнда кода маски задним фронтом отрицательного импульса с первого выхода дешифратора 4 (фиг. 3). Одна часть разр дов кода, занесенного в регистр 8 команд, с выходов Хполе 1) поступает на входы дешифратора 9 команд. В зависимости от типа выполн емой команды дешифратор 9 формирует на выходах код, управл ющий состо нием коммутатора 18 в соответствии с табл. 1. Коммутатор 18 посто нно находитс  в одном из четырех состо ний, приведенных в табл. 1, и обеспечиваемом сигналами на его адресных входах. Втора  часть разр дов кода, занесенного в регистр 8 команд, с его выходов (поле 2) поступает на входы данных счетчика 5. В поле 2 регистра команд находитс  код, обозначающий номер разр да п-разр дного регистра 19 операндов, который в слу чае выполнени  команды первого типа, обозначает.номер.разр да в регистре 19 операндов, над содержимым кото рого в качестве операнда осуществл етс  действие, предписанное командой и в которьй заноситс  результат выполнени  команды; при выполнении команды второго типа обозначает номе разр да в регистре 19 операндов, в которьй заноситс  результат выполнени  команды, и при выполнении кома ды третьего типа обозначает номер разр да в регистре 19 операндов, из которого значение операнда записываетс  в триггер 20 результата. Весь цикл вьшолнени  любой, команды рассматриваетс  по четверт м (фиг. 3). Счетчик 5 по врем  выполнени  любой команды функционирует в двух режимах: Запись номера операнда и Счет. В первую и третью четверти команды в счетчике 5 осуществл етс  запись № операнда, установленного на входах данных; во вторую и четвертую четверти происходит счет импульса. Переключение режимов работы счетчика 5обеспечиваетс  подачей на его вход сигнала с выхода счетчика 3, ло гическое значение которого смен етс  четыре раза за врем  выполнени  одной команды. При счете импульсов происходит суммирование кода, записа ного в счетчик 5, с единицей, в результате после каждого пришедшего им пульса код в счеТчике увеличиваетс  на единицу до тех. пор, пока счетчик не заполнитс  единицами во всех разр дах . При этом на выходе переноса счетчика 5 по витс  импульс. Наприме если счетчик 5 трехразр дньй и в нег записан номер операнда п ть (101), т после прохождени  двух импульсов в нем будет код(111) и по витс  импульс на. выходе переноса. В течение каждой четверти выполнени  команды на регистр 19 операндов с второго вы хода дешифратора 4 сигналов управлени  поступает п импульсов сдвига. Причем во второй и четвертой четверт х они синхронны с импульсами, поступающими на счетный вход счетчика 5. В результате в конце каждой, четверти в нулевом разр де находитс  0-й операнд, в первом разр де - 1-й операнд и в (п-1)-м разр де - (п-1)операнд . Далее работа процессора рассматриваетс  при выполнении им кажд.ого типа команд отдельно. Выполнение команд первого типа. Код на выходах дешифратора 9 обес-. печивает настройку устройства 10 на выполнение одной из команд первого типа в соответствии с кодом команды , наход щимс  в регистре 8 команд. Устройство 10 выполн ет эту команду над двум  операндами, поступающими на его входы. Первый операнд поступает по входу приема данных, а вТорой - с выхода регистра 19 операндов. Устройство 10 представл ет собой Совокупность , комбинационных схем и может иметь разную структуру в зависимости от конкретной системы команд и элементной базы, на которой реализовано устройство. Выбор второго операнда из регистра 19 операндов и запись в него результата выполнени  команды происходит следующим образом. Поступающие на вход регистра 19 импульсы с выхода дешифратора 4 обес печивают непрерывньй сдвиг содержимого регистра 19. В первой, второй и третьей четверт х цикла выполнени  команды с выхода а дешифратора 4 на вход элемента И 6 поступает сигнал логического О, которьй проходит на выход элемента 6 и далее на адресньй вход коммутатора 18. В результате обеспечиваетс  соединение входа коммутатора 18 с его выходом. При этом происходит подключение выхода регистра 19 к его входу дл  сдвига, чем обеспечиваетс  неизменность содержимого регистра 19 в процессе сдвига. В четвертой четверти цикла выполнени  команды результат операции помещаетс  в тот разр д регистра 19 операндов, из которого операнд беретс  на вход устройства 10 дл  выполнени  команды. Это обеспечиваетс  путем прерывани  кольцевого сдвига содержимого регистра 19 операндов следукщим образом. Выход дешифратора 4, переключаетс  в состо ние логической 1 и при по влении на выходе счетчика 5 импульса (фиг. 3) обеспечиваетс  переключение коммутатора Т8 в соответствии с табл. 1, при котором на вход устойства 10, соединенньй с выходом регистра 19 операндов, поступает опеанд , содержащийс  в выбираемом раз де регистра 19, а на вход данных регистра 19 поступает операнд с выхо да устройства 10, который представл ет собой результат выполнени  команды . Во врем  действи  импульса на выходе переноса счетчика 5 импуль сом сдвига на управл ющем входе регистра 19 обеспечиваетс  запись в не го результата вьшолнени  команды в устройстве 10 (фиг. 2). После окончани  импульса на выходе переноса счетчика 5 коммутатор 18 вновь соедин ет через свой вход выход регистра 19 с входом дл  сдвига. И следующий операнд, который записываетс  на вход регистра 19, повторит операнд, по вившийс  на выходе ре .гистра 19. В результате в разр д регистра 19 операндов, указанный в коде команды и хран щийс  в регистра 8 команд, заноситс  результат логической операции, код которой хранитс  в поле 1 регистра 8 команд. Остальные операнды переписываютс  в ходе выполнени  команды с выхода регистра 19 на его вход и не мен ют своих значений. Выполнение команд второго типа. В начале цикла вьтолнени  команды (фиг. 3) обеспечиваетс  запись кода команды в регистр 8 и кода мас ки в регистр 11 выбора операнда сиг налом с выхода дешифратора 4. Этим же сигналом в триггеры 16 и 17 занос тс  логический О и логическа  соответственно. Сигналом на входе счетчика 5 осуществл етс  запись номера регистра результата в счетчик 5 В первой четверти цикла выполнени  команды с выхода дешифратора 4 на вход элемента 6 поступает логический , который передаетс  на вход коммутатора 18. Коммутатор 18 обеспечивает соединение своего входа с выходом (см. табл. 1). На вход регистра 19 операндов с выхода дешифратора 4 поступает п импульсов сдви га (фиг. 3). В результате операнды в течение первой четверти выполнени  команды в регистре 19 непрерывно сдвигаютс , не измен  сь. Во второй ч етверти цикла выполнени  команды с третьего выхода дешифратора 4 на регистр 11 выбора опера дов поступает п импульсов сдвига син хронно с импульсами сдвига на входе управлени  регистра 19 операндов, соединенном с выходом дешифратора 4. В процессе сдвига логические сигналы с выходов регистров 11 и 19 поступаю на входы устройства 12, где и осуществл етс  выполнение мнбгобитовых команд. Выполнение многобитовых команд логическое И и логическое ИЛИ может осуществл тьс  как над всей группой операндов, так и над меньшим количеством операндов. Конкретные операнды, над которыми обеспечиваетс  выполнение логической операции, наход тс  . в регистре 19 операндов и определ ютс  кодом маски. Код, наход щийс  в регистре 11 выбора операндов, обеспечивает маскирование тех операндов , которые должны игнорироватьс  при выполнении многобитовых команд следующим образом. Логическа  t в определенном разр де кода маски обозначает необходимость выполнени  логической операции над операндом, хран щимс  в соответствующем разр де регистра 19. Логический О в определенном разр де кода маски обозначает исключение операнда, хран щегос  в соответствующем разр де регистра 19, из состава операндов, над которыми осуществл етс  логическа  операци . Например, при восьми разр дах и коде 01101001 в регистре 11 логическа  операци  выполн етс  над операндами, хран щимис , в 0-м, 3-м, 5-м, 6-м разр дах регистра 19. Устройство 12 обеспечивает выполнение логического И и логического ИЛИ над группой операндов следующим образом. Выполнение команды ИЛИ над операндами обеспечиваетс  при последовательном поступлении этих операндов на вход устройства 12, соединенный с входом элемента 14, и через элемент 14 на вход триггера 16. Триггер 16 устанавливаетс  в состо ние логической 1 при поступлении на его вход логической 1 с выхода элемента 14. На вход элемента 14 синхронно поступает сигнал из регистра 11, определ ющий , должна выполнитьс  или нет команда ИЛИ над операндом, поступившим на вход устройства 12, соединенный с входом элемента 14. В случае наличи  .на входе элемента 14 сигнала логического О этот сигнал проходит через элемент 14 на вход триггера 16, при этом триггер 16 не мен ет своего начального состо ни  при любом значении операнда на д{5угом входе элемента 14. При наличии на одном входе элемента 14 сигнала логической 1 сигнал на выходе элемента 14 повтор ет сигнал на его другом входе В процессе выполнени  командыоперанды один за другим последовател но поступают на вход устройства 12.. Синхронно на вход устройства 12 поступает код маски, в котором логическа  1 разрешает выполнение логи ческого ШШ над поступившим операндом , а Логический О исключает синхронно с ним поступивший операнд из числа операндов, над которыми выполн етс  команда многобитового ИЛИ, т.е. обеспечиваетс  маскирование операндов. Б результате, если хот  бы один из незамаскированных операндов имеет значение логической 1 то она проходит через элемент И 14 и в триггер 16 будет записана логическа  1. В противном случае в триггере 16 сохранитс  значение логи ческого О, установленного в начале цикла выполнени  команды. После прохождени  через элемент 14 всех операндов логический сигнал на выходе триггера 16 представл ет собой результат выполнени  операции ИЛИ над операндами. Выполнение команды И над операнда ми обеспечиваетс  при последовательном поступлении этих операндов на вход устройства 12, соединенньй через элемент НЕ 13 с входом элемента 15. .Аналогично элементу 14 в команде ИЛИ элемент 15 в команде И реализует маскирование операнда синхронно поступающим сигналом логического О или 1 с регистра 11 выбора операндов. При наличии на входе устройства 12 сигнала отсутстви  маскировани , т.е. логической 1, элемент 15 пропускает на вход триггера инвертированный операнд . Если хот  бы один из группы операндов, поступивших последователь но на вход элемента НЕ 13 и незамас кированных сигналом на входе устрой ства 12, имеет логическое значение О, то в триггер 17 записываетс  логический О. В противном случа т.е. при логическом значении всех операндов 1, в триггере 17 сохран етс  логическа  установленна  вначале, чем реализуетс  логическое над операндами. После поступлени  последнего импульса сддига на вход регистра 11 вы бора операндов (фиг. 3) результат вы полнени  команды хранитс  в триггере 16 при выполнении команды ИЛИ и в триггере 17 при выполнении команды И. Б третьей четверти цикла выполнени  команды осуществл ютс  те же действи , что ив первой четверти цикла .выполнени  команды, т.е. происходит сдвиг содержимого регистра 19 без его изменени  и запись в счетчик 5 кода с выходов регистра 8 команд. В четвертой четверти выполнени  команды обеспечиваетс  запись.в регистр 19 операндов значени  результата многобитовой операции, к.оторьй хранитс  в триггере 16 или 17, путем прерывани  кольцевого сдвига содержимого регистра 19 операндов следующим образом. В результате дешифрации многоопе-. рандных команд ИЛИ и И на первом и втором выходах дешифратора 9 команд устанавливаетс  код 10 и 01 соответственно . Выход 01 дешифратора 4 переключаетс  в состо ние логической 1 и при по влении на выходе счетчика 5 импульса (фиг. 3) обеспечиваетс  переключение коммутатора 18 в соответствии с табл. 1, при котором на вход данных регистра 19.поступает операнд с входа коммутатора 18, соединенньй с выходом триггеров 17 или 16 соответственно . Во врем  Действи  на выходе счетчика 5 импульсом сдвига на входе регистра 19 обеспечиваетс  запись в него результата выполнени  команды устройством 12 (фиг. 3). После окончани  импульса на выходе переноса счетчика 5 коммутатор 18 вновь соедин ет выход регистра 19 с входом дл  сдвига и следун дий операнд, которьй записываетс  на вход регистра 19, повтор ет операнд, по вившийс  на выходе , регистра 19. В результате в разр д . регистра 19 операндов, указанньй в коде команды и хран щийс  в поле регистра 8 команд, заноситс  результат выполнени  многобитовой операции. , Выполнение команд третьех о типа. При выполнении команд третьего типа результаты выполнени  команд первого и второго типов переписываютс  в триггер 20 результата и с его выхоа вывод тс  из процессора. В первой четверти цикла вьтолнени  команды обеспечиваетс  запись кода оманды в регистр 8 команд и запись кода номепа разр да регистра 19 операндов в счетчик 5. Во второй четверти цикла вьтолнени  команды на выходе 5 дешифратора А присутствует логическа  1 (фиг. 3). При поступлении каждого счетного импульса на счетчик 5 содер жимое его увеличиваетс  на единицу. Одновременно каждым имйульсом сдвига поступак цим на.регистр 19 операндовj обеспечиваетс  по вление на выходе регистра 19 очередного операнда. При по влении на выходе счетчика импульса он проходит через элемент И-НЕ 7 и, инвертиру сь, поступа ет на вход триггера 20 результата. В момент действи  заднего фронта импульса на входе триггера 20 в него происходит запись операнда, поступив шего на вход с выхода регистра 19 операндов (фиг. 3). По вление импульса на выходе счет чика 5 происходит синхронно с по влением на выходе регистра 19 операнда , номер которого записан в счетчик 5 из регистра 8, и обеспечивает запись в триггер 20 результата значе ни  операнда (О или 1), номер которого указан в коде команды треть его типа. При указании в коде команды треть его типа определенного номера операн да в триггер 20 записываетс  значение операнда (1 или О), полученное при выполнении последней команды первого или второго типа, имеющей в коде команды тот же номер операнда Пример. Пусть в команде первого или второго типа указан код числа 5. В процессе выполнени  коман ды в счетчик 5 заноситс  число 5. Им пульс на выходе счетчика 5 по вл етс  на третьем импульсе счета, содержимое регистра 19 сдвигаетс  также три раза. Во врем  дейст ви  импульса на выходе счетчика 5 в регистр 19 третьим импульсом сдвига записываетс  результат выполнени  команды. Импульс на выходе счетчика 5 по вл етс  также на третьем импульсе сдвига регистра 19, т.е. на выходе регистра 19 по вл етс  операнд, значение которого равно результату выполнени  команды первого или второго типа, в коде которой указано число 5. Дл  по снени  работы процессора рассмотрим фунционирование процессора , реализующего систему команд, -при веденную в табл. .2, в состав которог входит регистр 19 операндов, содержащий восемь разр дов и предназначен ,ньй дл  хранени  восьми операндов в номерами 0,1,2,3,4,5,6,7. Выполнение команд первого типа. Вьтолнекие команды Прием операнда с входа данных и запись его в регистр 19 с присвоением этому операнду номера 5 (табл. 2). ; В первой четверти цикла выполнени  команды происходит запись в регистр восемь команд кода команды. Код команды поступает на дешифратор 9 команд . . , Дешифратор 9 выставл ет на соответствующий вход устройст.ва 10 логическую 1. Элемент И 28 (фиг. 2) открываетс  и операнд проходит через злемент 28 и через элемент ИЛИ 36 на выход устройства 10. В каждой четверти цикла выполнени  команды на регистр поступают восемь импульсов сдвига. Выполнение команды происходит в третьей и четвертой четверт х цикла выполнени  команды и представлено на фиг. 4. При выполнении команд первого типа в первой и второй четверт х цикла содержимое в регистре 19 операндов и в триггере 20 результата не мен етс  и поэтому работа процессора в первой и второй четверт х не рассматриваетс . В третьей четверти счетчик 5 находитс  в режиме Запись номера, присваемого операнду и в него с выходов регистра 18 записываетс  число 5 (фиг. 1 и 4). В регистре 19 при этом обеспечиваетс  запись передним фронтом каждого отрицательного импульса сдвига операнда, наход щегос  на выходе регистра 19 и поступающего на его вход через коммутатор 18 (фиг. 4, временна  диаграмма Номер операнда, вдвигаемого в 0-й разр д). Задним фронтом каждого отрицательного импульса сдвига в регистре 19 операндов обеспечиваетс  внутренн   перезапись в разр дах и на выходе регистра 19 устанавливаетс  новый операнд (фиг. 4, временна  диаграмма Номер операнда на выходе 7-го разр да регистра 19). В результате в третьей четверти, как и в первых двух, в регистре 19 происходит непрерывна  циркул ци  операндов без изменени  их значений. Четверта  четверь цикла выполнени  команды начинаетс  по фронту импульса на выходе счетчика, 5. Поступающие на вход счетчика 5 импульсы начинают им пересчитыватьс  в момент прохождени  третьего импуль са на выходе переноса счетчика 5, на врем  действи  импульса по вл етс  логическа  1 (фиг. 4), когда во всех его трех разр дах устанавливают с  1. Коммутатор 18 переключаетс  положительным импульсом на выходе элемента 6 в соответствии с табл, 1, и на вход регистра 19, соединенный с выходом коммутатора 18, поступает операнд с входа приема данных через элементы 28 и 36 (фиг. 2) и коммутатор 18 (фиг. 4 временна  диаграмма Выход коммутатора 18). Передним фронтом третьего отри цательного импульса в регистр 19 про исходит запись операнда с входа приема данных (фиг. 4). По окончании положительного импульса на выходе элемента 6 коммутатор 18 снова переключаетс  и коммутирует между собой выход и вход регистра 19 операндов. Процесс сдвига в регистре 19 продолжаетс  так же, как он осуществл лс  до по влени  логической 1 на выходе элемента 6, Выполнение остальных команд перво го типа отличаетс  от описанного выполнени  команды лишь тем, что дешифратор 9 устанавливает логическую 1 на входе, соответствуклцем выполн емо команде. При этом эти команды реализуютс  в устройстве 10 и операндырезультаты проход т не через элемент И 28, а через тот элемент И, на вход которого поступает логическа  При выполнении команд, в которых указан другой номер операнда-результата , импульс на выходе элемента 6 по вл етс  в момент прохождени  друг го по счету,импульса сдвига. Например , при выполнений команды OD 7 импульс на выходе элемента 6 по вл етс  при прохождении импульса, обозначенного единицей, и в регистр 19 заноситс  операнд-результат с номером 7 (фиг, 4, временные диаграммы Выход переноса счетчика 5 и Номер операнда, вдвигаемого в 0-й разр д регистра 19). В момен-т действи  импульса на выходе элемента 6 на второй вход устройства 10 поступает операнд с номером 7 (фиг. 4, временна  диаграмма Номер операнда на выходе 7-го разр да регистра 19), а на первый вход устройства 10 - опе ранд с входа приема данных. Поэтому операнд, записываемый в регистр 19,  вл етс  результатом логического ело-. жени  операнда с входа приема данных и операнда с № 7, наход щегос  на выходе регистра 19. Выполнение команд второго типа. Выполнение команды Логическое сложение операндов с номерами 5,4,3 и запись результата в регистр 19 с присвоением этому операнду номера 5. В начале цикла выполнени  команды в регистры 19 операндов и 11 выбора, операндов записываетс  код команды и восьмиразр дньй код маски 5,4,3 (00111000) соответственно, в счетчик 5 обеспечиваетс  запись числа 5 и триггер 16 устанавливаетс  в О. Дешифратор 9 команд в течение всего цикла выполнени  команды выставл ет на своих выходах, подключённых к входам коммутатора, логическую.l и логический О соответственно. Во второй четверти цикла выполнени  коман-, ды в триггере 16 формируетс  результат логической операции ИЛИ над операндами № 5,4,3,,при этом содержимое регистра 19 не мен етс . Рассмотрим это на примере, представленном на временной диаграмме Выход Р019 (фиг. 5), когда в регистре 19 операнды имеют следующие значени : операнд № 7 - логическую операнд № 6 - операнд № 5 - операнд № 4 - операнд № 3 - операнд № 2 - операнд № 1 - операнд № О - О. С начала второй четверти цикла выполнени  команды и до окончани  импульса сдвига на выхоце регистра 19 присутствует сигнал логического О (фиг. 5, временна  диаграмма Выход Р019.). В это врем  на выходе регистра 11 выбора операндов присутствует сигнал логического О (фиг. 5, временна  диаграмма Выход РВ 011). В результате на обоих входах элемента И 14 присутствует сигнал логического О, которьй с его выхода передаетс  на вход триггера 16, которьй не мен ет своего состо ни . Между концами второго и п того импульсов сдвига на выходе регистра 11 присутствует логическа  1, котора  открывает элемент И 14 по одному входу. На второй вход элемента И 14 с выхода регистра 19 логическа  1 постулает между концами А-го и 5-го импульсов сдвига. В это врем  на выход элемента И 14 формируетс  логическа  1, котора  поступа  на вход тригге ра 16, записывает в него логическую 1 (фиг. 5). В результате выполнени  команды над операндами с № 5,4,3 при значени х этих операндов логичес кие О, О, 1. соответственно в триггере 16 получаетс  результат логическа  1, что соответствует правилам булевой алгебры. В третьей четверти цикла-выполнени  команды содержимое регистра 19 не мен етс . В четвертой четверти цикла выполнени  команды осуществл етс  присвое ние операнду № 5 значени  логической 1 (запись содержимого триггера 16 в 5-й разр д регистра 19) аналогично тому, как это происходит в команде LD 5. Отличие заключаетс  в том, что в момент по влени  импульса (логической 1) на выходе счетчика 5 коммутатор 18 при выполнении команды LD 5 соедин ет выход устройства 1 с входом регистра 19, а при выполнении команды OR R 5, 4, 3 коммутатор 18 соедин ет выход триггера 16 с входом регистра 19 (см. табл. 1). Происход щий при этом процесс записи в регистр 19 операнда с выхода комму татора 18 изложен в описании команды LD 5. В результате выполнени  команды ,4,3 при значени х ранде № 5 - логический О, № 4 - 0 № 1 - 1 в регистре 19 операнду № 5 присваиваетс  значение логической 1 Выполнение команды ,2,1 логическое умножение операндов с № 3 2,1 и запись результата в регистр 19 с присвоением этому операнду № 5. Функционирование процессора проис аналогично описанному в команде ,4,3 и представлено временной диаграммой (фиг. 6). Отличи  состо т в следующем. В течение всего цикла выполнени  команды дешифратор 9 команд выставл  ет на своих выходах, подключенных к входам А2 и A3, логический О и. логическую 1 соответственно. Во второй четверти выполнени  логического умножени  над 3-м, 2-м и 1-м операндами , имеющими значени  1, О и 1 соответствен ю,- в триггер 17 записываетс  логический О (фиг. 6) что соответствует иравилу дизъюнкции в булевой алгебре. В четвертой четверти выполнени  команды при по влении импульса логической 1 коммутатор В соедин ет выход триггера 17 с входом регистра 19 и, таким образом , результат выполнени  команды логический О присвоитс  операнду №5. Процессор может быть использован в структуре, приведенной на фиг.7. Команды, реализуемые процессором, в него поступают из запоминающего устройства (ЗУ). Выборка команд обеспечиваетс  кодом на выходе счетчика . Смена кода на выходе счетчика происходит путем суммировани  его содержимого с единицей при приходе очередного импульса тактовой частоты . Врем  между импульсами тактовой частоты равно циклу выполнени  команды . Данные на вход процессора поступают с многочисленных (более 1000) терминалов ввода д-анных, подключенных к объекту управлени . Выбор определенного терминала обеспечиваетс  кодом адреса данных (фиг. 7), который выдаетс  из ЗУ одновременно с кодом команды. Терминалы могут быть удалены на большие рассто ни . В результате данные на вход процессора поступают с задержкой относительно начала выполнени  команды, определ емой временем распространени  сигнала. Поэтому в процессоре реализаци  команд 1-й группы, в которых операнд поступает с шины приема данных, осуществл етс  в четвертой четверти цикла выполнени  команды, а за врем  выполнени  первых; трех четвертей команды операнд успевает распространитьс  по шине приема данных . Результаты выполнени  команд выдаютс  на большое количество (свыше 1000) терминалов вывода данных,, т.е. исполнительные механизмы. ,В команде третьего типа запись операнда в триггер результата происходит до окончани  второй четверти цикла выполнени  команды, что позвол ет передать данные за врем  исполнени  второй половины команды. Таким образом, обеспечиваетс  функционирование процессора с терминалами , удаленными на большие рассто ни , при которых врем  распространени  сигналов по шинам вьщачи и приема данных сравнимо с временем выполнени  команды. Предлагаемый процессор имеет более высокие быстродействие (производительность ) за счет того,, что одиа многооперандна  команда эквивалентна нескольким ;(вухоперандным командам известного процессора. Количество команд дл  реализации одного и того же алгоритма сокращает с  в 1,5-3 раза. Соответственно во столько же раз сокращаетс  и врем  выполнени  всей программы. Предлагаемый процессор используют в устройствах, предназначенных дл  управлени  сложными производственным процессами, и должен производить вычислени  в реальном масштабе време ни. В некоторых объектах имеют место быстрые процессы, дл  управлени  которыми требуетс  существенно меньшее врем  расчета логических функций чем врем , обеспечиваемое известным процессором.

Состо ние не имеет значени .

Таблица 1 В тех случа х, когда дл  обеспечени  необходимой скорости вычислений при использовании известного процессора необходимо устанавливать два или более таких процессора и организовывать их параллельное функционирование , применение одного предлагаемого процессора позвол ет обеспечить необходимую скорость вычислений . Предлагаемый процессор наиболее эффективно может быть применен в ПК. Сравнение затрат на .программирование показывает, что ожидаемый годовой экономический эффект при использовании контроллера в станках типа обраба .ывак цие центры и в автоматических лини х составит 668500 руб. При Использовании изобретени  возможно подключение к шинам приема и выдачи информации процессора терминалов , удаленных на большие рассто ни , что существенно при большом количестве терьшналов, например более 1000.

CN

n)

a s,

Ч:. Ш

«B

.:

iJ

§

о

Фиг.1

29

гг

У1

31

гц

35

п

п

35

Фиг.г

Вы}10д1МУЧ, сигнал записи ,

ВРК8;Т1В,ТП РВОПL

Jk

Гц - UUKJ7 Выполнени  команды

Фиг. 3

f,tp,M род хЙЙ5йаГ%/у

Знвченж e Мв

OMfgHt е ЛааЛг MtH W4

1-  четверть

4nnnnnnnHi1ihlili1iH|c sS ms Т ТПГ1ПГ1ПГ1Г1ПЛГ1ПППГ

2-  цетверть

Ф1лг.5

Фиг.6

Claims (2)

1. ПРОЦЕССОР, содержащий генератор тактовых импульсов, устройство управления, включающее два счетчика, дешифратор сигналов управления, элементы И, И-НЕ, причем счетный вход первого счетчика соединен с выходом генератора тактовых импульсов, выход первого разряда первого счетчика соединен с первым информационным входом дешифратора сигналов управления и счетным входом второго счетчика, выход второго разряда первого счетчика подключен к управляющему входу второго счетчика, выходы разрядов первого счетчика, начиная с третьего, соеди- , йены соответственно с информационными входами дешифратора сигналов управления, начиная с второго, первый выход дешифратора сигналов управления подключен к управляющему входу регистра команд, второй выход - к управляющему входу регистра операндов, третий выход - к первому входу первого эле- мента И, четвертый выход соединен с первым входом элемента И-НЕ, вторые входы первого элемента И и элемента И-НЕ соединены с выходом переноса второго счетчика, информационные входы которого соединены соответственно с выходами первой группы регистра команд, выход элемента И-НЕ соединен с синхронизирующим входом триггера результата, вход данных регистра команд является входом кода команды процессора, выходы второй группы регистра команд соединены соответственно с входами дешифратора команд, группа выходов которого соединена .соответственно с управляющими § входами устройства выполнения логических операций, первый информационный вход которого является входом приема данных процессора, выход регистра операндов подключен к второму информационному входу устройства выполнения логических операций и к информационному входу триггера результата, выход которого является выходом процессора, отличающийся тем, что, с целью повышения быстродействия при упрощении программирования, в него введены регистр выбора операндов, коммутатор, второй и третий элементы И, элемент НЕ и два триггера, причем первый управляющий вход регистра выбора операндов соединен с пятым выходом дешифратора сигналов управления, первый выход которого соединен с вторым управляющим входом регистра выбора операндов, информационные входы кото-, рого являются входами кода маски процессора, выход первого элемента И подключен к первому адресному входу

SU „..1109757 коммутатора, выход которого соединен с информационным входом регистра операндов, выход которого соединен с первым информационным входом коммутатора, с первым входом второго элемента И и с входом элемента НЕ, выход которого подключен к первому входу третьего элемента И, второй и третий информационные входы коммутатора соединены соответственно с выходами пер- вого и второго триггеров, четвертый информационный вход коммутатора подключен к выходу однобитового логического устройства, второй и третий адресные входы коммутатора соединены соответственно с первым и вторым выходами дешифратора команд, третий выход которого подключен к третьему входу элемента И-НЕ, выход регистра выбора операндов соединен с его последним входом и с вторыми входами второго и третьего элементов И, выходы второго и третьего элементов И соединены соответственно с единичными и нулевыми входами второго и первого триггеров, установочный вход первого триггера является входом логической ”1 процессора, установочный вход второго триггера является входом логического 0 процессора, входы синхронизации первого и второго триггеров соединены с первым выходом дешифратора сигналов управления.

2. Процессор поп. 1, отличающийся тем, что устройство выполнения логических операций содержит элемент НЕ, десять элементов И, три элемента ИЛИ и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый инфор мационный вход устройства соединён с входом элемента НЕ, с первыми входами первых элементов ИЛИ, И, ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом второго элемента И, второй информационный вход устройства соединен с вторыми входами первого элемента ИЛИ, второго элемента И, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первыми входами второго элемента ИЛИ, третьего элемента И, второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента НЕ подключен к вторым входам второго элемента ИЛИ, третьего элемента И, второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к первому входу четвертого элемента И, выход первого элемента ИЛИ соединен с первым входом пятого элемента И, выход второго элемента ИЛИ соединен с первым входом шестого элементами, выход второго элемента И соединен с первым входом Седьмого элемента И, выход третьего элемента И соединен с первым входом восьмого элемента И, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом девятого элемента И, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом десятого элемента И, вторые входы первого, четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элементов И подключены соответственно к управляющим входам устройства, выходы первого, четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элементов И подключены к соответствующим входам третьего элемента ИЛИ, выход которого является выходом устройства.

I