JPS585838A - シフト回路 - Google Patents
シフト回路Info
- Publication number
- JPS585838A JPS585838A JP56104830A JP10483081A JPS585838A JP S585838 A JPS585838 A JP S585838A JP 56104830 A JP56104830 A JP 56104830A JP 10483081 A JP10483081 A JP 10483081A JP S585838 A JPS585838 A JP S585838A
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- JP
- Japan
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- decimal
- bit
- operand
- byte
- shift
- Prior art date
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- Granted
Links
- 230000006870 function Effects 0.000 abstract description 13
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000009434 installation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4912—Adding; Subtracting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は９ピツドパ゛イトの１０道バツクデータ処理装
置におけるシフト回路に関する。
置におけるシフト回路に関する。
従来、バック形式の２進化１０進数（ＢＯＤ）を９ビツ
トバイト形態で扱うデータ処理装置では９ビツトバイト
の最上位ビットを分離し、第１図のように８ビツトバイ
トのデータフォー！ツシヘ変換し、８ビツシパイシデー
タを入力とする１０進演算器とシフト回路を制御して命
令で規定される動作を行なった後、８ビツトバイトの演
算結果を９ビツトバイトへ逆変換するように構成されて
お）、演算処理の前後で２ナイタルの９ビツト、８ビツ
トのデータ変換ナイクルがあった。そのため、この種の
データ！＆瑠装置では命令奥行時間が必要以上に大きく
な）、システム性能が低下すると−う欠点かあ）、會た
９゜８ビツトのデータ変換器が設けられることから金物
量の要因にもなって−た。
トバイト形態で扱うデータ処理装置では９ビツトバイト
の最上位ビットを分離し、第１図のように８ビツトバイ
トのデータフォー！ツシヘ変換し、８ビツシパイシデー
タを入力とする１０進演算器とシフト回路を制御して命
令で規定される動作を行なった後、８ビツトバイトの演
算結果を９ビツトバイトへ逆変換するように構成されて
お）、演算処理の前後で２ナイタルの９ビツト、８ビツ
トのデータ変換ナイクルがあった。そのため、この種の
データ！＆瑠装置では命令奥行時間が必要以上に大きく
な）、システム性能が低下すると−う欠点かあ）、會た
９゜８ビツトのデータ変換器が設けられることから金物
量の要因にもなって−た。
本発明の目的は上記９ビツトバイトの１０過パツクデー
タ処理装置の命令実行時間の短縮、および金物量の削減
を可能にするシフト回路を提供することにある。
タ処理装置の命令実行時間の短縮、および金物量の削減
を可能にするシフト回路を提供することにある。
前記目的を達成するために重置明和よるシフト回路はシ
フトすべ＠ｉｏ過数の桁数ＮＫ対してＮが偶数のときＮ
／２×９ビツトのシフトをし、Ｎが奇数のときＮ−１７
２Ｘ９＋５ビツトのシフトを行なうシフト機能回路と、
前記１０進数の桁数Ｎが奇数の場合に前記シフト機能回
路出力の】Ｏ進数番号が偶数の１０進数桁とこの１０進
数桁に続く下位１ビツトの順序を入換え、偶数の場合に
は前記シフト機能回路の出力を元のｔま出力する編集手
段とを含み、９ビツトバイトのパック形式の１０進数を
９ビツトバイトのデータ形態のままでシフトするように
構成しである。
フトすべ＠ｉｏ過数の桁数ＮＫ対してＮが偶数のときＮ
／２×９ビツトのシフトをし、Ｎが奇数のときＮ−１７
２Ｘ９＋５ビツトのシフトを行なうシフト機能回路と、
前記１０進数の桁数Ｎが奇数の場合に前記シフト機能回
路出力の】Ｏ進数番号が偶数の１０進数桁とこの１０進
数桁に続く下位１ビツトの順序を入換え、偶数の場合に
は前記シフト機能回路の出力を元のｔま出力する編集手
段とを含み、９ビツトバイトのパック形式の１０進数を
９ビツトバイトのデータ形態のままでシフトするように
構成しである。
前記構成によれば従来に比較し命令実行時間が短縮でき
、金物も減少するデータ処理装置を実現でき、本発明の
目的を完全に達成できる。
、金物も減少するデータ処理装置を実現でき、本発明の
目的を完全に達成できる。
以下、図面を参照して本発明をさらに詳しく説明する。
第２図は本発明の一実施例を示すブロック図で、データ
処理装置の構成図である。
処理装置の構成図である。
９ビツトバイトの８バイト幅の第１オペランドレジスタ
１は１０進命令の第１オペランドをメモリ（図示してな
い）から読出し一時的に格納する。同様に第１オペラン
ドレジスタと同じ構成の第２オペランドレジスタ２も第
２オペランドをメモリから読出し一時的に格納する。８
バイト幅の選択回路３は第１、第２オペランドレジスタ
のいずれか一方の出力を選択し、同様に８バイト幅の選
択回路４４第１、第２オペランドレジスタのいずれか一
方の出力を選択する。これら選択回路の出力はそれすれ
シフト機能回路５とｌＯ進加減算器７に接続されている
。シフト機能回路５は選択回路３からの出力を左から入
力し、一方、選択回路４からの出力を右から入力し、θ
〜７１ビットの任意のビット数を左シフトする。１０進
加減算器１は選択回路３，４の８バイトを入力し１６桁
の１０進数加減算を行なう。
１は１０進命令の第１オペランドをメモリ（図示してな
い）から読出し一時的に格納する。同様に第１オペラン
ドレジスタと同じ構成の第２オペランドレジスタ２も第
２オペランドをメモリから読出し一時的に格納する。８
バイト幅の選択回路３は第１、第２オペランドレジスタ
のいずれか一方の出力を選択し、同様に８バイト幅の選
択回路４４第１、第２オペランドレジスタのいずれか一
方の出力を選択する。これら選択回路の出力はそれすれ
シフト機能回路５とｌＯ進加減算器７に接続されている
。シフト機能回路５は選択回路３からの出力を左から入
力し、一方、選択回路４からの出力を右から入力し、θ
〜７１ビットの任意のビット数を左シフトする。１０進
加減算器１は選択回路３，４の８バイトを入力し１６桁
の１０進数加減算を行なう。
この１０進加減算器には９ビツトバイトの最上位ビット
を除く８ビツトバイト（１０進数２桁）で１６桁分のｌ
Ｏ進数が入力される。またｌＯ進加減算器７の各８ビツ
トバイトの上位１ビツトニは０がクロスバスイッチ９で
挿入され、９ビツトバイトへ変換される。選択回路（編
集手段）６はシフト機能回路５で桁数シフトされたデー
タを奇数、偶数に応じて編集する。
を除く８ビツトバイト（１０進数２桁）で１６桁分のｌ
Ｏ進数が入力される。またｌＯ進加減算器７の各８ビツ
トバイトの上位１ビツトニは０がクロスバスイッチ９で
挿入され、９ビツトバイトへ変換される。選択回路（編
集手段）６はシフト機能回路５で桁数シフトされたデー
タを奇数、偶数に応じて編集する。
このデータ置換の態様を第３図に示す。第３図（ａ）は
シフト桁数が奇数（本例では３桁分）の場合でこのよう
にシフトすると１４のように各９ビツトバイトで最上位
ビットとそれに続く上位桁（４ビツトの１０進数）を置
換する。また第３図（ロ）はシフト桁数が偶数（本例で
は２桁分）の場合で、このときはシフト機能回路の９ビ
ツトバイト出力を元のまま出力する。書込レジスタ８は
演算結果をセットしメモリへ格納する。選択回路１０は
メモリから信号線Ｚｏｏを経由して送られてぐる読出デ
ータ信号とクロスバスイッチ９の出力とを切替える。こ
の選択回路の出力は４ワードＸ７２ビツトのオペランド
バッファ１１へ格納される。オペランドバッファ１１か
ら読出される７２ビット幅のオペランドはクロスバスイ
ッチ９へ入力される。クロスバスイッチ９はオペランド
バッファ１１．選択回路６．１０進加減算器７の夫々の
出力を切替えて第１出力を選択回路１０へ、第２出力を
第１オペランドレジスタ１へ、第３出力を第２オペラン
ドレジスタクヘセツトする。演算制御１路１２は以上の
１０進演算をマイクロプログラムで制御する。
シフト桁数が奇数（本例では３桁分）の場合でこのよう
にシフトすると１４のように各９ビツトバイトで最上位
ビットとそれに続く上位桁（４ビツトの１０進数）を置
換する。また第３図（ロ）はシフト桁数が偶数（本例で
は２桁分）の場合で、このときはシフト機能回路の９ビ
ツトバイト出力を元のまま出力する。書込レジスタ８は
演算結果をセットしメモリへ格納する。選択回路１０は
メモリから信号線Ｚｏｏを経由して送られてぐる読出デ
ータ信号とクロスバスイッチ９の出力とを切替える。こ
の選択回路の出力は４ワードＸ７２ビツトのオペランド
バッファ１１へ格納される。オペランドバッファ１１か
ら読出される７２ビット幅のオペランドはクロスバスイ
ッチ９へ入力される。クロスバスイッチ９はオペランド
バッファ１１．選択回路６．１０進加減算器７の夫々の
出力を切替えて第１出力を選択回路１０へ、第２出力を
第１オペランドレジスタ１へ、第３出力を第２オペラン
ドレジスタクヘセツトする。演算制御１路１２は以上の
１０進演算をマイクロプログラムで制御する。
次に本発明の動作を従来技術の装置と比較する。従来の
９ビツトバイトに２桁分の１０進数を含む１０進データ
の演算制御は次の３段階に分かれている。
９ビツトバイトに２桁分の１０進数を含む１０進データ
の演算制御は次の３段階に分かれている。
■８ビットバイトへのデータ変換
これは９ビツトバイトを８ビツトバイトへ第４図のよう
にデータ変換する。
にデータ変換する。
■命令での規定演算
１０進加減算等の演算実行である。
■９ビットバイトへの逆変換
■の逆変換で、９ビツトバイトの最上位ビットにＦｉｏ
を挿入する。
を挿入する。
これに対して本発明では上述のように■と■の変換、逆
変換サイクルを経由せず９ビツトバイトのデータフォー
マットのままで演算処理を実行している。すなわち１０
進加減算器７では９ビットバイトの最上位ビットを除い
て１０進加減算を行ない、シフト機能回路５でのシフト
桁数が奇数の場合、選択回路６では、偶数番目の１０進
数桁と１０進数桁の下位に続く１ビツトを入換えるよう
Ｋしである。これ（より変換し壜い分だけｌＯ進演算命
令の実行時間を短縮でき、９ビツトバイト、８ビツトバ
イトの変換、逆変換回路を設けないことにより金物量を
削減できる。
変換サイクルを経由せず９ビツトバイトのデータフォー
マットのままで演算処理を実行している。すなわち１０
進加減算器７では９ビットバイトの最上位ビットを除い
て１０進加減算を行ない、シフト機能回路５でのシフト
桁数が奇数の場合、選択回路６では、偶数番目の１０進
数桁と１０進数桁の下位に続く１ビツトを入換えるよう
Ｋしである。これ（より変換し壜い分だけｌＯ進演算命
令の実行時間を短縮でき、９ビツトバイト、８ビツトバ
イトの変換、逆変換回路を設けないことにより金物量を
削減できる。
本発明によるシフト回路は以上説明したように９ビツト
バイトから８ビツトバイトへの変換回路を設けず、９ビ
ツトバイトの１０進データ形態でシフト機能を実現でき
るので、データ処理装置の命令実行時間を短縮し、シス
テム性能を向上させることができる。
バイトから８ビツトバイトへの変換回路を設けず、９ビ
ツトバイトの１０進データ形態でシフト機能を実現でき
るので、データ処理装置の命令実行時間を短縮し、シス
テム性能を向上させることができる。
第１図Ｆｉｓビットバイトと８ビツトバイトのデータフ
ォーマットを示す図、第２図は本発明によるシフト回路
によって構成したデータ処理装置の一実施例を示すブロ
ック図、第３図はシフト回路のデータ置換の態様を示す
図で、同図（ａ）はシフト桁数が奇数の場合、同図（ｂ
）はシフト桁数が偶数の場合を示している。第４図Ｆｉ
Ｓビットバイトから８ビツトバイトへの変換を示す図で
ある。 １・・・第１オペランドレジスタ ２・・・第２オペランドレジスタ ３．４・・・選択回路 Ｓ−・・シフト機能回路６・
・・選択回路（編集手段） ７・・・１０進加減算器 ８−・演算結果レジスタ９
・・・クロスバスイッチ １０−００選択回路１１・・
・オペランドバッファ １２・・・１０進演算制御回路 １００・・・読出データ信号線 １０１−・・書込データ信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 才１図 りどヤ／−／ぐイ／−（ｒＢ） Ｉｔ＝シトｌマイｌ−０−５ 才２図 ２３閃 （ａ） （ｂ） 才４図
ォーマットを示す図、第２図は本発明によるシフト回路
によって構成したデータ処理装置の一実施例を示すブロ
ック図、第３図はシフト回路のデータ置換の態様を示す
図で、同図（ａ）はシフト桁数が奇数の場合、同図（ｂ
）はシフト桁数が偶数の場合を示している。第４図Ｆｉ
Ｓビットバイトから８ビツトバイトへの変換を示す図で
ある。 １・・・第１オペランドレジスタ ２・・・第２オペランドレジスタ ３．４・・・選択回路 Ｓ−・・シフト機能回路６・
・・選択回路（編集手段） ７・・・１０進加減算器 ８−・演算結果レジスタ９
・・・クロスバスイッチ １０−００選択回路１１・・
・オペランドバッファ １２・・・１０進演算制御回路 １００・・・読出データ信号線 １０１−・・書込データ信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 才１図 りどヤ／−／ぐイ／−（ｒＢ） Ｉｔ＝シトｌマイｌ−０−５ 才２図 ２３閃 （ａ） （ｂ） 才４図
Claims (1)
- シフトすべき１０進数の桁数ＮＫ対してＮが偶数のとき
謁×９ビットのシフトをし、Ｎが奇数のときＮ−１／！
ｘ ９ ＋ ’ビットのシフトを行なうシフト機能回路
と、前記１０進数の桁数Ｎが奇数の場合に前記シフト機
能回路出力の１０進数番号が偶数の１０進数桁とこの１
０進数桁ＫＩｌ＆＜下位１ビツトの順序を入換え、偶数
め場合Ｋａ前記シフト機能回路の出力を元の１１出力す
る編集手段とを含み、９ビツトバイトのパック形式の１
０進数を９ビツトバイト°のデータ形態のｉｔでシフト
するように構成したことを特徴とするシフト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104830A JPS585838A (ja) | 1981-07-03 | 1981-07-03 | シフト回路 |
| US06/391,256 US4473894A (en) | 1981-07-03 | 1982-06-23 | Shift circuit which need no transformation between nine-bit-byte and eight-bit-byte data |
| FR8211663A FR2509070A1 (fr) | 1981-07-03 | 1982-07-02 | Circuit de decalage ne necessitant aucune transformation entre des donnees a multiplets a neuf bits et des donnees a multiplets a huit bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104830A JPS585838A (ja) | 1981-07-03 | 1981-07-03 | シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585838A true JPS585838A (ja) | 1983-01-13 |
| JPS6136653B2 JPS6136653B2 (ja) | 1986-08-19 |
Family
ID=14391288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104830A Granted JPS585838A (ja) | 1981-07-03 | 1981-07-03 | シフト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4473894A (ja) |
| JP (1) | JPS585838A (ja) |
| FR (1) | FR2509070A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831276B2 (ja) * | 1990-06-15 | 1996-03-27 | 松下電器産業株式会社 | 半導体メモリ |
| US5394450A (en) * | 1993-04-13 | 1995-02-28 | Waferscale Integration, Inc. | Circuit for performing arithmetic operations |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3581285A (en) * | 1968-11-20 | 1971-05-25 | Honeywell Inc | Keyboard to memory peripheral device |
| US4141005A (en) * | 1976-11-11 | 1979-02-20 | International Business Machines Corporation | Data format converting apparatus for use in a digital data processor |
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
-
1981
- 1981-07-03 JP JP56104830A patent/JPS585838A/ja active Granted
-
1982
- 1982-06-23 US US06/391,256 patent/US4473894A/en not_active Expired - Lifetime
- 1982-07-02 FR FR8211663A patent/FR2509070A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2509070A1 (fr) | 1983-01-07 |
| US4473894A (en) | 1984-09-25 |
| FR2509070B1 (ja) | 1984-06-08 |
| JPS6136653B2 (ja) | 1986-08-19 |
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