JP2928027B2 - 十進二進変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は十進二進変換回路に関し、特に情
報処理装置において十進数データを二進数データに変換
処理する十進二進変換回路に関するものである。

【０００２】

【技術分野】従来の十進二進変換回路の構成を図４に示
す。十進数データレジスタ１は変換すべき十進数データ
を格納するものであり、十進数桁シフト回路２はこのレ
ジスタ１の十進数データを所定シフト量だけ左シフトす
る回路である。記憶回路３は十進数を二進数に変換する
ための対応表を予め格納したものであり、十進数レジス
タ１の一部桁（上位桁）により索引される。

【０００３】二進数レジスタ４は記憶回路３からの索引
結果出力である二進数と二進数加減算回路６の出力であ
る変換途中結果との一方を格納する。二進数乗算回路５
はこの二進数レジスタ４の出力に対して予め定められた
倍数を二進数乗算し、二進数加減算回路６は記憶回路３
の出力と二進数乗算回路５の出力との二進数加減算処理
を行うものである。

【０００４】この従来の十進二進変換回路を用いて十進
数を二進数に変換する動作について説明する。

【０００５】最初のクロックサイクルで、十進数データ
レジスタ１に変換する十進数を格納する。次のクロック
サイクルで、十進数データレジスタ１の出力の一部によ
り記憶回路３を索引し二進数に変換された出力を二進数
レジスタ４に格納する。例えば１回に２桁ずつ変換する
場合は被変換十進数の最上位２桁で索引する。索引の結
果その２桁の十進数に対応する二進数が得られる。また
十進数データレジスタ１の出力を十進数桁シフト回路２
で桁シフトして十進数データレジスタ１に格納する。こ
のときのシフト量は一定である。前述のように１回に２
桁ずつの変換を行う場合は２桁ずつシフトする。

【０００６】次のクロックサイクルで十進数データレジ
スタ１の出力の一部により記憶回路３を索引し、二進数
に変換された出力と二進数レジスタの出力とを二進数乗
算回路５で二進乗算した出力を二進数加減算回路６で加
減算して二進数レジスタ４に格納する。このとき二進乗
算の倍数は一定である。前述の例では１００倍になる。

【０００７】二進数加減算回路６は被変換十進数が正の
場合は加算、負の場合は減算を行うよう制御される。ま
た十進数データレジスタ１の出力を十進数桁シフト回路
２で桁シフトして十進数データレジスタ１に格納する。
このときシフト量も１つ前のクロックサイクルと同じで
ある。

【０００８】以下、このクロックサイクルと同様の動作
を繰返す。このとき繰返す回数は十進数データの桁数と
十進数桁シフト回路でのシフト量に依存する。

【０００９】この従来の十進数二進数変換回路では、変
換する十進数の上位または途中の位にゼロの桁が存在し
ても、この十進数のゼロを二進数のゼロに変換を行うと
いう冗長な処理があり、変換に必要な実行クロック数が
多く効率が悪いという問題点がある。

【００１０】

【発明の目的】本発明の目的は、十進数にゼロが含まれ
る場合の冗長な変換をなくして変換効率を向上可能とし
た十進二進変換回路を提供することである。

【００１１】

【発明の構成】本発明による十進二進変換回路は、変換
されるべき十進数データを格納する十進数レジスタと、
前記十進数データの一部の桁により索引され、この索引
桁を二進数に変換するための対応表を予め格納した記憶
手段と、この記憶手段からの索引結果である二進数及び
変換途中結果を択一的に格納する二進数レジスタと、前
記十進数レジスタの内容を所定シフト量だけ桁シフトを
行う桁シフト手段と、前記二進数レジスタの内容に対し
て所定定数を二進数乗算する二進数乗算手段と、前記記
憶手段の出力と前記二進数乗算手段の出力との二進数加
減算を行い前記変換途中結果として出力する二進数加減
算手段と、変換処理の最初に、前記十進数レジスタの十
進数データの上位桁から連続して存在する零の桁数を検
出して前記所定シフト量をこの零の桁数に制御するシフ
ト量制御手段とを含み、前記二進数レジスタから最終的
な二進変換結果を得るようにしたことを特徴とする。

【００１２】本発明による他の十進二進変換回路は、変
換されるべき十進数データを格納する十進数レジスタ
と、前記十進数データの一部の桁により索引され、この
索引桁を二進数に変換するための対応表を予め格納した
記憶手段と、この記憶手段からの索引結果である二進数
及び変換途中結果を択一的に格納する二進数レジスタ
と、前記十進数レジスタの内容を所定シフト量だけ桁シ
フトを行う桁シフト手段と、前記二進数レジスタの内容
に対して所定定数を二進数乗算する二進数乗算手段と、
前記記憶手段の出力と前記二進数乗算手段の出力との二
進数加減算を行い前記変換途中結果として出力する二進
数加減算手段と、変換処理の途中で、前記十進数レジス
タの十進数データのうち未変換のデータの上位桁から連
続して存在する零の桁数を検出して前記所定シフト量及
び前記所定定数をこの零の桁数に応じて制御する制御手
段とを含むことを特徴とする。

【００１３】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１４】図１は本発明の一実施例のブロック図であ
る。十進数データレジスタ１は十進数データを格納する
レジスタである。十進数桁シフト回路２は十進数データ
レジスタ１の内容である十進数を桁シフトする回路で、
十進数データレジスタ１の上位桁から連続して存在する
桁数を求めるシフト量制御回路７によりシフト量が決定
される。

【００１５】記憶回路３は十進数を二進数に変換するた
めの対応表を記憶し十進数データレジスタ１の一部で索
引される記憶回路である。二進数レジスタ４は変換され
た二進数の途中結果を格納するレジスタである。二進数
乗算回路５は二進数レジスタ４から出力される二進数に
対して二進数乗算を行う回路である。二進数加減算回路
６は記憶手段３の出力と二進数乗算回路５の出力を二進
加減算する回路である。

【００１６】十進数データレジスタ１は変換する十進数
データ１００を、また十進数桁シフト回路２でシフトさ
れた十進数データ１０２を夫々入力して格納する。シフ
ト量制御回路７は十進数データレジスタ１の出力１０１
を入力し、シフト量１０７を出力して十進数桁シフト回
路２へ送出する。

【００１７】十進数桁シフト回路２は十進数データレジ
スタ１の出力１０１に対してシフト量制御回路７の出力
１０７に送られシフト量に従った桁シフトを行い、その
結果１０２を十進数データレジスタ１へ出力する。記憶
回路３は十進数データレジスタ１の出力の一部１１１を
アドレスとして入力し、その十進数に対応する二進数１
０３を出力する。

【００１８】二進数レジスタ４は最初に記憶回路３の出
力１０３を、その後は二進数加減算回路６の出力１０６
を夫々入力する。二進数乗算回路５は二進数レジスタ４
の出力１０４に送られた二進数を定数倍し、結果１０５
を送出する。二進数加減算回路６は記憶回路３の出力１
０３と二進数乗算回路５の出力１０５とを入力として二
進加減算を行い、結果１０６を出力する。

【００１９】以下に、十進数を二進数に変換する動作に
ついて説明する。最初のクロックサイクルで、十進数デ
ータレジスタ１に変換する十進数を格納する。次のクロ
ックサイクルで、十進数データレジスタ１の出力の一部
１１１により記憶回路３を索引し二進数に変換された出
力１０３を二進数レジスタ４に格納する。また十進数デ
ータレジスタ１の出力１０１を十進数桁シフト回路２で
左に桁シフトしてその結果１０２を十進数データレジス
タ１に格納する。このときのシフト量はシフト量制御回
路７の出力１０７により制御される。

【００２０】シフト量制御回路７は十進数データレジス
タ１の出力１０１の上位桁から連続して存在するゼロの
桁数によりシフト量１０７を制御する。

【００２１】次のクロックサイクルで、十進数データレ
ジスタ１の出力の一部１１１により記憶回路３を索引
し、二進数に変換された出力１０３と二進数レジスタ４
の出力１０４とを二進数乗算回路５で二進乗算した結果
出力１０５を二進数加減算回路６で加減算し、その結果
１０６を二進数レジスタ４に格納する。このとき二進乗
算の倍数は一定である。

【００２２】また、変換する十進数が残っているとき
は、十進数データレジスタ１の出力１０１を十進数桁シ
フト回路２で桁シフトして十進数データレジスタ１に格
納する。このときのシフト量は一定である。

【００２３】以下、このクロックサイクルと同様の動作
を繰返す。このとき繰返す回数は十進数データの桁数と
十進数桁シフト回路でのシフト量及び変換する十進数の
上位桁から連続するゼロの桁数に依存する。

【００２４】ここで具体的な数値を用いた例を示す。但
し、十進数は最上位桁から２桁ずつ処理するものとす
る。よってシフト量制御回路７で求められるシフト量
は、最上位桁からゼロが連続するときの処理を除き２桁
となる。また、二進数乗算回路５での倍数は１００倍
（＝十進表示）となる。

【００２５】例１．６桁の十進数（１２３４５６）を二
進数に変換する場合；第一クロックで、十進数データレ
ジスタ１に十進数（１２３４５６）を格納する。第二ク
ロックで、十進数データレジスタ１の出力の一部（上位
２桁＝１２）１１１により記憶回路３を索引し二進数に
変換された出力（００００１１００）１０３を二進数レ
ジスタ４に格納する。

【００２６】また、十進数データレジスタ１の出力（１
２３４５６）１０１を十進数桁シフト回路２で左に２桁
シフトしてシフト結果（３４５６００）１０２を十進数
データレジスタ１に格納する。このときのシフト量は、
変換する十進数の上位桁から連続して存在するゼロの桁
数＝０のため、シフト量制御回路７において求められた
シフト量（２）となる。

【００２７】第三クロックで、十進数データレジスタ１
の出力の一部（上位２桁＝３４）１１１により記憶回路
３を索引し二進数に変換された出力（００１０００１
０）１０３と二進数レジスタ４の出力（００００１１０
０）１０４とを二進数乗算回路５で二進乗算（１００倍
＝十進表示）し、その結果（１００１０１１００００）
１０５を二進数加減算回路６で加算してその結果（１０
０１１０１００１０）１０６を二進数レジスタ４に格納
する。

【００２８】また、十進数データレジスタ１の出力（３
４５６００）１０１を十進数数桁シフト回路２で左に２
桁シフトしてシフト結果（５６００００）１０２を十進
数データレジスタ１に格納する。

【００２９】第四クロックで、十進数データレジスタ１
の出力の一部（上位２桁＝５６）１１１により記憶回路
３を索引し二進数に変換された出力（００１１１００
０）１０３と二進数レジスタ４の出力（１００１１０１
００１０）１０４とを二進数乗算回路５で二進乗算（１
００倍＝十進表示）し、その結果（１１１１０００１０
００００１０００）１０５を二進数加減算回路６で加算
してその結果（１１１１０００１００１００００００）
１０６を二進数レジスタ４に格納する。

【００３０】以上で、変換が終了し結果が（１１１１０
００１００１００００００）と求められる。この例のよ
うに、変換される十進数の上位桁にゼロが連続して存在
しない場合は従来の十進二進変換回路と全く同じ動作に
より変換を行う。

【００３１】例２．６桁の十進数（００００９８）を二
進数に変換する場合；第一クロックで、十進数データレ
ジスタ１に十進数（００００９８）を格納する。第二ク
ロックで、十進数データレジスタ１の出力の一部（上位
２桁＝００）１１１により記憶回路３を索引し二進数に
変換された出力（００００００００）１０３を二進数レ
ジスタ４に格納する。

【００３２】また、十進数データレジスタ１の出力（０
０００９８）１０１を十進数シフト回路２で左に４桁シ
フトし、そのシフト結果（９８００００）１０２を十進
数データレジスタ１に格納する。このときのシフト量
は、変換する十進数の上位桁から連続して存在するゼロ
の桁数＝４のため、シフト量制御回路７において求めら
れたシフト量（４）である。

【００３３】第三クロックで、十進数データレジスタ１
の出力の一部（上位２桁＝９８）１１１により記憶回路
３を索引し二進数に変換された出力（０１１０００１
０）１０３と二進数レジスタ４の出力（０００００００
０）１０４とを二進数乗算回路５で二進乗算（１００倍
＝十進表示）し、その結果（００００００００）１０５
を二進数加減算回路６で加算してその結果（０１１００
０１０）１０６を二進数レジスタ４に格納する。

【００３４】以上で、変換が終了し結果が（０１１００
０１０）と求められる。この例のように、変換される十
進数の上位桁にゼロが連続して存在する場合は従来より
短いサイクルで変換が終了する。

【００３５】図２は本発明の他の実施例のブロック図で
あり、図１と同等部分は同一符号により示されている。
本例においては、十進数桁シフト回路２のシフト量と二
進数乗算回路５の倍数とを、シフト量・倍数制御回路８
の出力１０７と１１７とにより夫々制御するものであ
り、他の構成は図１のそれと同一である。

【００３６】以下に、十進数を二進数に変換する動作に
ついて説明する。最初のクロックサイクルで、十進数デ
ータレジスタ１に変換する十進数１００を格納する。次
のクロックサイクルで、十進数データレジスタ１の出力
の一部１１１により記憶回路３を索引し二進数に変換さ
れた出力１０３を二進数レジスタ４に格納する。

【００３７】また十進数データレジスタ１の出力１０１
を十進数桁シフト回路２で左に桁シフトして結果１０２
を十進数データレジスタ１に格納する。このときのシフ
ト量は１０７により制御される。シフト量・倍数制御回
路８は十進数データレジスタ１の出力１０１である十進
数データのうち未変換のデータの上位桁から連続して存
在するゼロの桁数によりシフト量１０７を制御する。

【００３８】次のクロックサイクルで、十進数データレ
ジスタ１の出力の一部１１１により記憶回路３を索引し
二進数に変換された出力１０３と二進数レジスタの出力
１０４とを二進数乗算回路５で二進乗算し、その結果１
０５を二進数加減算回路６で加減算してその結果１０６
を二進数レジスタ４に格納する。このときの二進乗算の
倍数１１７はシフト量・倍数制御回路８において十進数
データレジスタ１の出力１０１から求められる。

【００３９】また、変換する十進数が残っているときは
十進数データレジスタ１の出力１０１を十進数桁シフト
回路２で桁シフトしてその結果１０２を十進数データレ
ジスタ１に格納する。このときのシフト量１０７もシフ
ト量・倍数制御回路８において十進数データレジスタ１
の出力１０１から求められる。

【００４０】以下、このクロックサイクルと同様の動作
を繰返す。このとき繰返す回数は十進数データの桁数と
十進数桁シフト回路でのシフト量及び変換する十進数デ
ータのうち未変換のデータの上位桁から連続して存在す
るゼロの桁数に依存する。

【００４１】ここで具体的な数値を用いた例を示す。但
し、十進数は最上位桁から２桁ずつ処理するものとす
る。

【００４２】例３．６桁の十進数（１１００２２）を二
進数に変換する場合；第一クロックで、十進数データレ
ジスタ１に十進数（１１００２２）１００を格納する。
第二クロックで、十進数データレジスタ１の出力の一部
（上位２桁＝１１）１１１により記憶回路３を索引し二
進数に変換された出力（００００１０１１）１０３を二
進数レジスタ４に格納する。

【００４３】また、十進数データレジスタ１の出力（１
１００２２）１０１を十進数桁シフト回路２で左に４桁
シフトしてシフト結果（２２００００）１０２を十進数
データレジスタ１に格納する。このときのシフト量は、
未変換の十進数データの上位桁から連続して存在するゼ
ロの桁数＝２のため、シフト量・倍数制御回路８におい
て求められたシフト量（４）１０７が送出される。

【００４４】第三クロックで、十進数データレジスタ１
の出力の一部（上位２桁＝２２）１１１により記憶回路
３索引し二進数に変換された出力（０００１０１１０）
１０３と二進数レジスタの出力（００００１０１１）１
０４とを二進数乗算回路５で二進乗算（１００００倍＝
十進表示）し、その結果（１１０１０１１０１１０１１
００００）１０５を二進数加減算回路６で加減算してそ
の結果（１１０１０１１０１１１０００１１０）１０６
を二進数レジスタ４に格納する。このとき二進数乗算回
路５における倍数１００００は、シフト量・倍数制御回
路８により送出される。

【００４５】以上で変換が終了し、結果が（１１０１０
１１０１１１０００１１０）と求められる。

【００４６】図３は本発明の別の実施例のブロックであ
り、図１，２と同等部分は同一符号により示している。
本例では、図２の実施例において、処理桁制御回路９を
追加たものであり、他の構成は図２と同一である。

【００４７】処理桁制御回路９は、先ず最初に、変換す
る十進数１００の桁数を初期値１１０として入力して、
以後はシフト量・倍数制御回路８の出力であるシフト量
１０７だけ減算を行うカウンタを有し、そのカウンタが
ゼロになると変換終了信号１０８を出力するものであ
る。

【００４８】以下に、十進数を二進数に変換する動作に
ついて説明する。最初のクロックサイクルで、十進数デ
ータレジスタ１に変換する十進数１００を格納する。ま
た処理桁制御回路９内のカウンタに変換する十進数の桁
数を初期値として設定する。

【００４９】次のクロックサイクルで、十進数データレ
ジスタ１の出力の一部１１１により記憶回路３を索引し
二進数に変換された出力１０３を二進数レジスタ４に格
納する。また十進数データレジスタ１の出力１０１を十
進数桁シフト回路２で左に桁シフトして結果１０２を十
進数データレジスタ１に格納する。このときのシフト量
はシフト量・倍数制御回路８の出力１０７により制御さ
れる。

【００５０】シフト量・倍数制御回路８は十進数データ
レジスタ１の出力１０１である十進数データのうち未変
換のデータの上位桁から連続して存在するゼロの桁数に
よりシフト量１０７を制御する。処理桁制御回路９にお
いてシフト量・倍数制御回路８の出力１０７を入力して
残りの十進数の処理桁を制御する。

【００５１】次のクロックサイクルでは、十進数データ
レジスタ１の出力の一部１１１により記憶回路３を索引
し二進数に変換された出力１０３と二進数レジスタの出
力１０４とを二進数乗算回路５で二進乗算しその結果１
０５を二進数加減算回路６で加減算し、その結果１０６
を二進数レジスタ４に格納する。このとき二進乗算の倍
数はシフト量・倍数制御回路８において十進数データレ
ジスタ１の出力１０１から求められる。また処理桁制御
回路９の出力１０８により十進数変換終了か否かを確認
する。

【００５２】変換する十進数が残っているときは十進数
データレジスタ１の出力１０１を十進数桁シフト回路２
で桁シフトしその結果１０２を十進数データレジスタ１
に格納する。このときのシフト量もシフト量・倍数制御
回路８において十進数データレジスタ１の出力１０１か
ら求められる。

【００５３】以下、このクロックサイクルと同様の動作
を繰返す。このとき繰返す回数は十進数データの桁数と
十進数桁シフト回路２でのシフト量及び変換する十進数
データのうち未変換のデータの上位桁から連続して存在
するゼロの桁数に依存する。変換する十進数が残ってい
なければ処理を終了する。

【００５４】

【発明の効果】以上述べた如く、本発明によれば、変換
すべき十進数データにゼロが存在するとき、そのゼロの
変換処理を省略して処理の冗長性を少くしたので、変換
処理効率が向上するという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の他の実施例のブロック図である。

【図３】本発明の別の実施例のブロック図である。

【図４】従来の十進二進変換回路のブロック図である。

【符号の説明】

１ 十進数データレジスタ ２ 十進数桁シフト回路 ３ 記憶回路 ４ 二進数レジスタ ５ 二進数乗算回路 ６ 二進数加減算回路 ７ シフト量制御回路 ８ シフト量・倍数制御回路 ９ 処理桁制御回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 変換されるべき十進数データを格納する
   十進数レジスタと、前記十進数データの一部の桁により
   索引され、この索引桁を二進数に変換するための対応表
   を予め格納した記憶手段と、この記憶手段からの索引結
   果である二進数及び変換途中結果を択一的に格納する二
   進数レジスタと、前記十進数レジスタの内容を所定シフ
   ト量だけ桁シフトを行う桁シフト手段と、前記二進数レ
   ジスタの内容に対して所定定数を二進数乗算する二進数
   乗算手段と、前記記憶手段の出力と前記二進数乗算手段
   の出力との二進数加減算を行い前記変換途中結果として
   出力する二進数加減算手段と、変換処理の最初に、前記
   十進数レジスタの十進数データの上位桁から連続して存
   在する零の桁数を検出して前記所定シフト量をこの零の
   桁数に制御するシフト量制御手段とを含み、前記二進数
   レジスタから最終的な二進変換結果を得るようにしたこ
   とを特徴とする十進二進変換回路。
2. 【請求項２】 変換されるべき十進数データを格納する
   十進数レジスタと、前記十進数データの一部の桁により
   索引され、この索引桁を二進数に変換するための対応表
   を予め格納した記憶手段と、この記憶手段からの索引結
   果である二進数及び変換途中結果を択一的に格納する二
   進数レジスタと、前記十進数レジスタの内容を所定シフ
   ト量だけ桁シフトを行う桁シフト手段と、前記二進数レ
   ジスタの内容に対して所定定数を二進数乗算する二進数
   乗算手段と、前記記憶手段の出力と前記二進数乗算手段
   の出力との二進数加減算を行い前記変換途中結果として
   出力する二進数加減算手段と、変換処理の途中で、前記
   十進数レジスタの十進数データのうち未変換のデータの
   上位桁から連続して存在する零の桁数を検出して前記所
   定シフト量及び前記所定定数をこの零の桁数に応じて制
   御する制御手段とを含むことを特徴とする十進二進変換
   回路。
3. 【請求項３】 前記十進数データに対する変換回数が初
   期値として予め設定され変換の度にその内容を減算する
   カウンタと、変換処理の途中において、前記制御手段に
   より検出された前記零の桁数に応じて前記カウンタの減
   算値を制御する処理桁制御手段とを含み、前記カウンタ
   の値が零に達したときに変換処理の終了信号を生成する
   ようにしたことを特徴とする請求項２記載の十進二進変
   換回路。