JP3042142B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
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- Image Processing (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に画像の符号化／復号化のための線形量子化／逆量子
化回路を含む半導体集積回路に関する。
特に画像の符号化／復号化のための線形量子化／逆量子
化回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路に含まれ
る線形量子化／逆量子化回路は、係数ビット長に対応し
た乗算器もしくは乗除算器が用いられている。以下、従
来のかかる回路について図面を参照して説明する。
る線形量子化／逆量子化回路は、係数ビット長に対応し
た乗算器もしくは乗除算器が用いられている。以下、従
来のかかる回路について図面を参照して説明する。
【０００３】図３は従来の一例を示す半導体集積回路図
である。図３に示すように、この半導体集積回路は線形
量子化／逆量子化および離散コサイン変換の部分につい
て表わしており、画像を符号化する場合は、画像入力デ
ータをスイッチ１６を介して離散コサイン変換部１７に
入力する。入力するデータの数は８行８列などの一定の
面積のデータを組みとする。この入力データの組みを離
散コサイン変換すると、同じ数の周波数成分データが得
られ、これを線形量子化／逆量子化回路１２に入力す
る。この線形量子化／逆量子化回路１２に入力されたデ
ータは、除算器１５において係数メモリ１４から出力さ
れる整数の値で除算され、その除算結果のうち整数部分
を符号データとして出力する。
である。図３に示すように、この半導体集積回路は線形
量子化／逆量子化および離散コサイン変換の部分につい
て表わしており、画像を符号化する場合は、画像入力デ
ータをスイッチ１６を介して離散コサイン変換部１７に
入力する。入力するデータの数は８行８列などの一定の
面積のデータを組みとする。この入力データの組みを離
散コサイン変換すると、同じ数の周波数成分データが得
られ、これを線形量子化／逆量子化回路１２に入力す
る。この線形量子化／逆量子化回路１２に入力されたデ
ータは、除算器１５において係数メモリ１４から出力さ
れる整数の値で除算され、その除算結果のうち整数部分
を符号データとして出力する。
【０００４】一方、画像を復号化する場合は、スイッチ
１６をａ側からｂ側にし、符号入力データと線形量子化
／逆量子化回路１２の係数メモリ１４から出力される整
数の値を乗算器１３で乗算する。その乗算結果はスイッ
チ１６を介して離散コサイン変換部１７に入力され、離
散コサイン変換された変換結果が画像データとして出力
される。
１６をａ側からｂ側にし、符号入力データと線形量子化
／逆量子化回路１２の係数メモリ１４から出力される整
数の値を乗算器１３で乗算する。その乗算結果はスイッ
チ１６を介して離散コサイン変換部１７に入力され、離
散コサイン変換された変換結果が画像データとして出力
される。
【０００５】図４は従来の他の例を示す半導体集積回路
図である。図４に示すように、この半導体集積回路は図
３における除去器１５の代りにスイッチ１８と乗算器１
３とを用いて除算を行うものである。すなわち、この除
算は係数の逆数を乗算することにより、置換したもので
ある。かかる回路は乗算器１３の一方の入力スイッチ１
８を接続し、このスイッチ１８を符号時は離散コサイン
変換部１７の出力側に接続し、復号時は符号データ入力
に接続する。これにより一つの乗算器１３で量子化／逆
量子化を可能にしている。なお、符号化のときと復号化
のときで係数メモリ１４の内容を書き換える必要があ
る。また、符号時の元の係数を最大８ビットとすると、
逆数の乗算で除算と同じ精度を出すには、乗算係数を８
ビットよりも多くする必要がある。例えば、実際の回路
では１２ビットで用いられている。
図である。図４に示すように、この半導体集積回路は図
３における除去器１５の代りにスイッチ１８と乗算器１
３とを用いて除算を行うものである。すなわち、この除
算は係数の逆数を乗算することにより、置換したもので
ある。かかる回路は乗算器１３の一方の入力スイッチ１
８を接続し、このスイッチ１８を符号時は離散コサイン
変換部１７の出力側に接続し、復号時は符号データ入力
に接続する。これにより一つの乗算器１３で量子化／逆
量子化を可能にしている。なお、符号化のときと復号化
のときで係数メモリ１４の内容を書き換える必要があ
る。また、符号時の元の係数を最大８ビットとすると、
逆数の乗算で除算と同じ精度を出すには、乗算係数を８
ビットよりも多くする必要がある。例えば、実際の回路
では１２ビットで用いられている。
【０００６】これら図３および図４における乗算器１３
の一般的構成を大別すると２つに分けられる。その１つ
はデータビット数分の桁を持つ加算器を（係数ビット数
−１）個並べてシフト加算する構成であり、もう１つは
１個の加算器で巡回シフト加算する構成である。回路規
模が大きくなっても構わなければ前者の構成を採用し、
回路素子のスピードが十分早く且つ、巡回加算を短いサ
イクルでできる場合は後者の構成が採用されている。
の一般的構成を大別すると２つに分けられる。その１つ
はデータビット数分の桁を持つ加算器を（係数ビット数
−１）個並べてシフト加算する構成であり、もう１つは
１個の加算器で巡回シフト加算する構成である。回路規
模が大きくなっても構わなければ前者の構成を採用し、
回路素子のスピードが十分早く且つ、巡回加算を短いサ
イクルでできる場合は後者の構成が採用されている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、乗算器と除算器の２つの回路を必要とする
場合、符号化／復号化それぞれにおいて片方の回路しか
動作せず、不経済であるという欠点がある。また、乗算
器のみを用いた半導体集積回路は乗算器と除算器を用い
る回路に比べ幾分改善されているが、係数ビットが長く
なるので係数メモリを多く必要とするという欠点があ
る。更に、乗算器の構成が前者の並列シフト加算方式で
あれば、係数ビットが長くなった分加算器を多く必要と
しやはり不経済となる。逆に、乗算器の構成が後者の巡
回シフト加算方式の場合は回路規模の増加は僅かである
が、係数が長くなった分だけ巡回回数が多くなり、処理
スピードを遅くするという欠点がある。
集積回路は、乗算器と除算器の２つの回路を必要とする
場合、符号化／復号化それぞれにおいて片方の回路しか
動作せず、不経済であるという欠点がある。また、乗算
器のみを用いた半導体集積回路は乗算器と除算器を用い
る回路に比べ幾分改善されているが、係数ビットが長く
なるので係数メモリを多く必要とするという欠点があ
る。更に、乗算器の構成が前者の並列シフト加算方式で
あれば、係数ビットが長くなった分加算器を多く必要と
しやはり不経済となる。逆に、乗算器の構成が後者の巡
回シフト加算方式の場合は回路規模の増加は僅かである
が、係数が長くなった分だけ巡回回数が多くなり、処理
スピードを遅くするという欠点がある。
【０００８】本発明の目的は、かかる回路規模や処理速
度を考慮した経済化を実現する半導体集積回路を提供す
ることにある。
度を考慮した経済化を実現する半導体集積回路を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、入力データを２分の１にする第１の係数器と、ｎビ
ットの係数データを記憶する係数記憶手段と、前記係数
記憶手段からの前記ｎビットの係数データのうちの下位
（ｎ−２）ビットおよび前記入力データを乗算する乗算
器と、前記乗算器の出力値を４分の１にする第２の係数
器と、前記ｎビットの係数データの最上位ビットが１で
あるときに前記入力データを、また前記係数データの上
位から２番目のビットが１であるときに前記第１の係数
器の出力を選択し、前記係数データの上位２ビットが共
にゼロであるときに前記第２の係数器の出力を選択する
選択手段とを有してして構成される。
は、入力データを２分の１にする第１の係数器と、ｎビ
ットの係数データを記憶する係数記憶手段と、前記係数
記憶手段からの前記ｎビットの係数データのうちの下位
（ｎ−２）ビットおよび前記入力データを乗算する乗算
器と、前記乗算器の出力値を４分の１にする第２の係数
器と、前記ｎビットの係数データの最上位ビットが１で
あるときに前記入力データを、また前記係数データの上
位から２番目のビットが１であるときに前記第１の係数
器の出力を選択し、前記係数データの上位２ビットが共
にゼロであるときに前記第２の係数器の出力を選択する
選択手段とを有してして構成される。
【００１０】また、本発明の半導体集積回路は、ｎビッ
トの係数のうち上位２ビットがゼロであるときに下位
（ｎ−２）ビットをそのまま出力し、前記係数の最上位
ビットが１であるときに実用上係数として使用しない
（ｎ−２）ビットの第１の値を出力し、前記係数の最上
位から２ビット目が１であるときに実用上係数として使
用せず且つ前記第１の値とは異なる（ｎ−２）ビットの
第２の値を出力する係数割当て手段と、前記係数割当て
手段の出力を記憶する係数メモリと、入力データを２分
の１にする第１の係数器と、前記係数メモリの出力であ
る（ｎ−２）ビットおよび前記入力データを乗算する乗
算器と、前記乗算器の出力値を４分の１にする第２の係
数器と、前記係数メモリの出力が前記第１の値であると
きに前記入力データを選択し、前記係数メモリの出力が
前記第２の値であるときに前記第１の係数器の出力を選
択し、前記係数メモリの出力が前記第１の値および前記
第２の値でないときに前記第２の係数器の出力を選択す
る選択手段とを有して構成される。
トの係数のうち上位２ビットがゼロであるときに下位
（ｎ−２）ビットをそのまま出力し、前記係数の最上位
ビットが１であるときに実用上係数として使用しない
（ｎ−２）ビットの第１の値を出力し、前記係数の最上
位から２ビット目が１であるときに実用上係数として使
用せず且つ前記第１の値とは異なる（ｎ−２）ビットの
第２の値を出力する係数割当て手段と、前記係数割当て
手段の出力を記憶する係数メモリと、入力データを２分
の１にする第１の係数器と、前記係数メモリの出力であ
る（ｎ−２）ビットおよび前記入力データを乗算する乗
算器と、前記乗算器の出力値を４分の１にする第２の係
数器と、前記係数メモリの出力が前記第１の値であると
きに前記入力データを選択し、前記係数メモリの出力が
前記第２の値であるときに前記第１の係数器の出力を選
択し、前記係数メモリの出力が前記第１の値および前記
第２の値でないときに前記第２の係数器の出力を選択す
る選択手段とを有して構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す半導体集積
回路図である。図１に示すように、本実施例は線形量子
化／逆量子化回路の例であり、ｍビットの入力データｘ
は選択手段５の第１の入力と、この入力データｘを１／
２にする係数器１と、乗算器２の一方の入力とに供給さ
れる。また、係数器１の出力は選択手段５の第２の入力
に印加されるが、この係数器１の実体は配線接続を１ビ
ットだけずらしたものであり、回路素子は使用しない。
更に、乗算器２の他方の入力には係数メモリ４の出力の
下位（ｎ−２）ビットを供給し、乗算出力を１／４にす
る係数器３に出力する。この係数器３の出力は選択手段
５の第３の入力に供給されるが、この係数器３の実体は
配線接続を２ビットだけずらしたものであり、回路素子
は使用しない。また、係数メモリ４の出力のうち上位２
ビットは直接選択手段５の選択指示入力に供給される。
なお、係数メモリ４のデータビット幅ｎは、元々の量子
化係数の最大ビット数よりも２ビット以上多いものとす
る。また、逆数を格納する場合、最上位ビットを整数１
桁目とし、それより下位のビットは小数点以下とする。
更に、選択手段５の出力は整数化回路６で丸められ、出
力データｙとなる。
て説明する。図１は本発明の一実施例を示す半導体集積
回路図である。図１に示すように、本実施例は線形量子
化／逆量子化回路の例であり、ｍビットの入力データｘ
は選択手段５の第１の入力と、この入力データｘを１／
２にする係数器１と、乗算器２の一方の入力とに供給さ
れる。また、係数器１の出力は選択手段５の第２の入力
に印加されるが、この係数器１の実体は配線接続を１ビ
ットだけずらしたものであり、回路素子は使用しない。
更に、乗算器２の他方の入力には係数メモリ４の出力の
下位（ｎ−２）ビットを供給し、乗算出力を１／４にす
る係数器３に出力する。この係数器３の出力は選択手段
５の第３の入力に供給されるが、この係数器３の実体は
配線接続を２ビットだけずらしたものであり、回路素子
は使用しない。また、係数メモリ４の出力のうち上位２
ビットは直接選択手段５の選択指示入力に供給される。
なお、係数メモリ４のデータビット幅ｎは、元々の量子
化係数の最大ビット数よりも２ビット以上多いものとす
る。また、逆数を格納する場合、最上位ビットを整数１
桁目とし、それより下位のビットは小数点以下とする。
更に、選択手段５の出力は整数化回路６で丸められ、出
力データｙとなる。
【００１２】次に、かかる回路の符号時および復号時の
動作について説明する。まず、符号時において、係数メ
モリ４の出力のうち最上位ビットは元々の係数が１であ
る場合にのみ１となる。従って、最上位ビットが１のと
きに選択手段５の第１の入力を選択すれば乗算結果が得
られることと等価になる。次に、係数メモリ４の出力の
うち、（ｎ−１）ビット目は元々のデータが２である場
合にのみ１となる。従って，（ｎ−１）ビット目が１の
ときに選択手段５の第２の入力を選択すれば乗算結果が
得られることと等価になる。更に、係数メモリ４の出力
の上位２ビットがゼロであれば、実際の乗算結果である
選択手段５の第３の入力を選択する。この選択出力は整
数化回路６で小数点以下を丸め、整数として出力され
る。
動作について説明する。まず、符号時において、係数メ
モリ４の出力のうち最上位ビットは元々の係数が１であ
る場合にのみ１となる。従って、最上位ビットが１のと
きに選択手段５の第１の入力を選択すれば乗算結果が得
られることと等価になる。次に、係数メモリ４の出力の
うち、（ｎ−１）ビット目は元々のデータが２である場
合にのみ１となる。従って，（ｎ−１）ビット目が１の
ときに選択手段５の第２の入力を選択すれば乗算結果が
得られることと等価になる。更に、係数メモリ４の出力
の上位２ビットがゼロであれば、実際の乗算結果である
選択手段５の第３の入力を選択する。この選択出力は整
数化回路６で小数点以下を丸め、整数として出力され
る。
【００１３】次に、復号時においては、係数メモリ４に
元々の量子化係数を格納するが、この係数メモリ４のデ
ータビット幅が２ビット多いので、そこにはゼロを書き
込んでおく。これにより、選択手段５は乗算結果である
第３の入力のみを選択する。しかも、復号時は乗算結果
に小数点を含まないので、選択出力の最下位ビットが整
数１桁目となる。従って、整数化回路６ではなにも処理
せずに出力する。
元々の量子化係数を格納するが、この係数メモリ４のデ
ータビット幅が２ビット多いので、そこにはゼロを書き
込んでおく。これにより、選択手段５は乗算結果である
第３の入力のみを選択する。しかも、復号時は乗算結果
に小数点を含まないので、選択出力の最下位ビットが整
数１桁目となる。従って、整数化回路６ではなにも処理
せずに出力する。
【００１４】図２は本発明の他の実施例を示す半導体集
積回路図である。図２に示すように、本実施例は前述し
た図１の一実施例と比較すると、係数の格納構成と選択
手段５に与える選択指示信号の生成構成が異なってい
る。まず、係数割り当て手段７において逆数の係数ｗ
（ｎビット）を（ｎ−２）ビットに割り当て、係数メモ
リ４に格納する。この係数メモリ４のデータビット幅は
（ｎ−２）でよいが、元々の量子化係数の最大ビット数
より２ビット以上多いものとする。割当方法は、係数ｗ
の上位２ビットがゼロであるときには、係数ｗの下位
（ｎ−２）ビットをそのまま割り当て、係数ｗの最上位
ビットが１であるときは上位２ビットが共に１で最下位
ビットが１であるデータを割り当て、係数ｗの上から２
ビット目が１であるときは上位２ビットが共に１で最下
位ビットが０であるデータを割り当てる。すなわち、係
数メモリ４の出力の上位２ビットはＡＮＤ回路８に供給
し、係数メモリ４の出力の最下位ビットはＡＮＤ回路１
１の一方の入力とＮＯＴ回路９に供給する。このＡＮＤ
回路１１の他方の入力にはＡＮＤ回路８の出力を供給す
る。要するに、ＡＮＤ回路１１の出力は係数ｗの最上位
ビットが１であるとき（すなわち、元々の量子化係数が
１のとき）に１となる。従って、この信号により選択手
段５は第１の入力を選択すれば良いことになる。次に、
ＡＮＤ回路１０はＡＮＤ回路８の出力とＮＯＴ回路９の
出力を供給されるので、その出力には、係数ｗの上から
２ビット目が１であるとき（すなわち、元々の量子化係
数が２のとき）に１となる。従って、この信号により選
択手段５は第２の入力を選択すれば良いことになる。
積回路図である。図２に示すように、本実施例は前述し
た図１の一実施例と比較すると、係数の格納構成と選択
手段５に与える選択指示信号の生成構成が異なってい
る。まず、係数割り当て手段７において逆数の係数ｗ
（ｎビット）を（ｎ−２）ビットに割り当て、係数メモ
リ４に格納する。この係数メモリ４のデータビット幅は
（ｎ−２）でよいが、元々の量子化係数の最大ビット数
より２ビット以上多いものとする。割当方法は、係数ｗ
の上位２ビットがゼロであるときには、係数ｗの下位
（ｎ−２）ビットをそのまま割り当て、係数ｗの最上位
ビットが１であるときは上位２ビットが共に１で最下位
ビットが１であるデータを割り当て、係数ｗの上から２
ビット目が１であるときは上位２ビットが共に１で最下
位ビットが０であるデータを割り当てる。すなわち、係
数メモリ４の出力の上位２ビットはＡＮＤ回路８に供給
し、係数メモリ４の出力の最下位ビットはＡＮＤ回路１
１の一方の入力とＮＯＴ回路９に供給する。このＡＮＤ
回路１１の他方の入力にはＡＮＤ回路８の出力を供給す
る。要するに、ＡＮＤ回路１１の出力は係数ｗの最上位
ビットが１であるとき（すなわち、元々の量子化係数が
１のとき）に１となる。従って、この信号により選択手
段５は第１の入力を選択すれば良いことになる。次に、
ＡＮＤ回路１０はＡＮＤ回路８の出力とＮＯＴ回路９の
出力を供給されるので、その出力には、係数ｗの上から
２ビット目が１であるとき（すなわち、元々の量子化係
数が２のとき）に１となる。従って、この信号により選
択手段５は第２の入力を選択すれば良いことになる。
【００１５】本実施例では、最下位ビットにより元々の
係数が１であるか２であるかを決定したが、係数メモリ
４の出力の上位２ビットを除く他の任意の１ビットもし
くは複数ビットを用いてもよい。また、本実施例では元
々の係数が１または２であることを係数メモリ４の出力
の上位２ビットで決定しているが、逆数として存在しな
い値であればどれでも使うことができる。更に、係数割
り当て手段７は本実施例の半導体集積回路を制御する手
段、例えばマイクロ・プロセッサに行わせることもでき
る。この場合の係数割り当て計算は、元々の量子化係数
が３以上であるとき逆数を計算し、下位（ｎ−２）ビッ
トを抽出する。また元々の量子化係数が２以下のとき
は、元々の量子化データに対し（ｎ−２）ビット目と
（ｎ−３）ビット目とに１を設定する。これにより、本
実施例で使用する（ｎ−２）ビットの符号化時の係数が
生成される。
係数が１であるか２であるかを決定したが、係数メモリ
４の出力の上位２ビットを除く他の任意の１ビットもし
くは複数ビットを用いてもよい。また、本実施例では元
々の係数が１または２であることを係数メモリ４の出力
の上位２ビットで決定しているが、逆数として存在しな
い値であればどれでも使うことができる。更に、係数割
り当て手段７は本実施例の半導体集積回路を制御する手
段、例えばマイクロ・プロセッサに行わせることもでき
る。この場合の係数割り当て計算は、元々の量子化係数
が３以上であるとき逆数を計算し、下位（ｎ−２）ビッ
トを抽出する。また元々の量子化係数が２以下のとき
は、元々の量子化データに対し（ｎ−２）ビット目と
（ｎ−３）ビット目とに１を設定する。これにより、本
実施例で使用する（ｎ−２）ビットの符号化時の係数が
生成される。
【００１６】要するに、本実施例では図４の従来例に比
べ、係数メモリ４のデータビット幅を２ビット減らせる
ので、より経済的であるという利点を有する。
べ、係数メモリ４のデータビット幅を２ビット減らせる
ので、より経済的であるという利点を有する。
【００１７】
【発明の効果】以上説明したように、本発明の半導体集
積回路はｍビットの入力データとｎビットの係数の乗算
を行うのにｍ×（ｎ−２）ビットの乗算器を用いること
により、乗算器の構成が巡回しない方式の場合には、代
りに必要となる選択手段の回路規模が乗算の係数２ビッ
ト分よりはるかに少なくて済むので、経済的であるとい
う効果がある。また、乗算器の構成が巡回する方式の場
合は、回路規模はほとんど変わらないが、巡回回数を２
回減らすことができるので、処理速度を早くできるとい
う効果がある。
積回路はｍビットの入力データとｎビットの係数の乗算
を行うのにｍ×（ｎ−２）ビットの乗算器を用いること
により、乗算器の構成が巡回しない方式の場合には、代
りに必要となる選択手段の回路規模が乗算の係数２ビッ
ト分よりはるかに少なくて済むので、経済的であるとい
う効果がある。また、乗算器の構成が巡回する方式の場
合は、回路規模はほとんど変わらないが、巡回回数を２
回減らすことができるので、処理速度を早くできるとい
う効果がある。
【図１】本発明の一実施例を示す半導体集積回路図であ
る。
る。
【図２】本発明の他の実施例を示す半導体集積回路図で
ある。
ある。
【図３】従来の一例を示す乗除算器を使用した半導体集
積回路である。
積回路である。
【図４】従来の他の例を示す乗算器のみを使用した半導
体集積回路図である。
体集積回路図である。
１，３ 係数器 ２ 乗算器 ４ 係数メモリ ５ 選択手段 ６ 整数化回路 ７ 係数割当て手段 ８，１０，１１ ＡＮＤ回路 ９ ＮＯＴ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｈ 17/02 ６８１ Ｇ０６Ｆ 15/64 ４００Ｊ 15/66 Ｍ
Claims (3)
- 【請求項１】 入力データを２分の１にする第１の係数
器と、ｎビットの係数データを記憶する係数記憶手段
と、前記係数記憶手段からの前記ｎビットの係数データ
のうちの下位（ｎ−２）ビットおよび前記入力データを
乗算する乗算器と、前記乗算器の出力値を４分の１にす
る第２の係数器と、前記ｎビットの係数データの最上位
ビットが１であるときに前記入力データを、また前記係
数データの上位から２番目のビットが１であるときに前
記第１の係数器の出力を選択し、前記係数データの上位
２ビットが共にゼロであるときに前記第２の係数器の出
力を選択する選択手段とを有することを特徴とする半導
体集積回路。 - 【請求項２】 ｎビットの係数のうち上位２ビットがゼ
ロであるときに下位（ｎ−２）ビットをそのまま出力
し、前記係数の最上位ビットが１であるときに実用上係
数として使用しない（ｎ−２）ビットの第１の値を出力
し、前記係数の最上位から２ビット目が１であるときに
実用上係数として使用せず且つ前記第１の値とは異なる
（ｎ−２）ビットの第２の値を出力する係数割当て手段
と、前記係数割当て手段の出力を記憶する係数メモリ
と、入力データを２分の１にする第１の係数器と、前記
係数メモリの出力である（ｎ−２）ビットおよび前記入
力データを乗算する乗算器と、前記乗算器の出力値を４
分の１にする第２の係数器と、前記係数メモリの出力が
前記第１の値であるときに前記入力データを選択し、前
記係数メモリの出力が前記第２の値であるときに前記第
１の係数器の出力を選択し、前記係数メモリの出力が前
記第１の値および前記第２の値でないときに前記第２の
係数器の出力を選択する選択手段とを有することを特徴
とする半導体集積回路。 - 【請求項３】 前記係数メモリの出力の上位２ビットが
共に１であるとき前記第１の値または前記第２の値であ
ることを決定し、前記係数メモリの出力の下位（ｎ−
４）ビットの内の任意の１ビットもしくは複数ビットを
用いて前記第１の値であるか前記第２の値であるかを決
定する請求項２記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261092A JP3042142B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
| US08/024,081 US5307298A (en) | 1992-02-28 | 1993-03-01 | Semiconductor integrated circuit device for linear quantization and inverse quantization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261092A JP3042142B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304442A JPH05304442A (ja) | 1993-11-16 |
| JP3042142B2 true JP3042142B2 (ja) | 2000-05-15 |
Family
ID=12640802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261092A Expired - Lifetime JP3042142B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5307298A (ja) |
| JP (1) | JP3042142B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339719A (ja) * | 2000-05-24 | 2001-12-07 | Thine Electronics Inc | ディジタル画像伝送用符号化器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0186196B1 (en) * | 1984-12-25 | 1991-07-17 | Nec Corporation | Method and apparatus for encoding/decoding image signal |
| JPH0296416A (ja) * | 1988-09-30 | 1990-04-09 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
| JPH02288695A (ja) * | 1989-04-28 | 1990-11-28 | Canon Inc | 画像符号化及び復号化装置 |
| AU612543B2 (en) * | 1989-05-11 | 1991-07-11 | Panasonic Corporation | Moving image signal encoding apparatus and decoding apparatus |
| JP2872774B2 (ja) * | 1990-08-16 | 1999-03-24 | 日本電信電話株式会社 | 画像復号化方法 |
-
1992
- 1992-02-28 JP JP4261092A patent/JP3042142B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-01 US US08/024,081 patent/US5307298A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05304442A (ja) | 1993-11-16 |
| US5307298A (en) | 1994-04-26 |
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