JP2001339719A - ディジタル画像伝送用符号化器 - Google Patents
ディジタル画像伝送用符号化器Info
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎ
ｔｅｒｆａｃｅ）規格の符号化を、少ないハードウェア
量で高速に、かつ低消費電力に行うための回路を提供す
る。 【解決手段】ＤＶＩ符号化回路において、符号化回路の
入力信号の“Ｈ”レベルのビットの数と“Ｌ”レベルの
ビットの数のどちらが多いかを判断する回路２２の入力
を７ｂｉｔにする。隣り合うビット間の遷移の数を低減
する回路２３の出力は、回路２２の出力をもとに４ｂｉ
ｔ分反転させることができる。出力信号の直流的なバラ
ンスをとる回路２４は、４ｂｉｔのレジスタ３１とレベ
ル数差計算回路２７と条件判定回路２８とビット反転回
路２９と加算回路３０とから構成されていてもよい。レ
ベル数差計算回路は、遷移数低減回路２３の出力８ｂｉ
ｔと前記符号化回路の入力信号４ｂｉｔを入力としても
よい。
ｔｅｒｆａｃｅ）規格の符号化を、少ないハードウェア
量で高速に、かつ低消費電力に行うための回路を提供す
る。 【解決手段】ＤＶＩ符号化回路において、符号化回路の
入力信号の“Ｈ”レベルのビットの数と“Ｌ”レベルの
ビットの数のどちらが多いかを判断する回路２２の入力
を７ｂｉｔにする。隣り合うビット間の遷移の数を低減
する回路２３の出力は、回路２２の出力をもとに４ｂｉ
ｔ分反転させることができる。出力信号の直流的なバラ
ンスをとる回路２４は、４ｂｉｔのレジスタ３１とレベ
ル数差計算回路２７と条件判定回路２８とビット反転回
路２９と加算回路３０とから構成されていてもよい。レ
ベル数差計算回路は、遷移数低減回路２３の出力８ｂｉ
ｔと前記符号化回路の入力信号４ｂｉｔを入力としても
よい。
Description
【０００１】
【発明が属する技術分野】この発明は、ディジタル画像
信号を高速伝送するための符号化回路に関するものであ
る。
信号を高速伝送するための符号化回路に関するものであ
る。
【０００２】
【従来の技術】ディジタル画像信号の高速伝送方式の１
つとして、ＤＶＩ（ＤｉｇｉｔａｌＶｉｓｕａｌ Ｉｎ
ｔｅｒｆａｃｅ）の規格がある。規格書は、ｈｔｔｐ：
／／ｗｗｗ．ｄｄｗｇ．ｏｒｇ／ｄｏｗｎｌｏａｄｓ．
ｈｔｍｌより入手することができる。その規格書Ｒｅ
ｖ．１．０の２８・２９ページで、符号化方式が定めら
れている。その符号化方式の流れを図１に示す。その符
号化方式の基となる回路に関して、Ｕ．Ｓ．Ｐａｔｅｎ
ｔ６０２６１２４の中に記載されている。これら前記規
格書と前記ＵＳＰの内容をもとに従来の技術について、
説明する。
つとして、ＤＶＩ（ＤｉｇｉｔａｌＶｉｓｕａｌ Ｉｎ
ｔｅｒｆａｃｅ）の規格がある。規格書は、ｈｔｔｐ：
／／ｗｗｗ．ｄｄｗｇ．ｏｒｇ／ｄｏｗｎｌｏａｄｓ．
ｈｔｍｌより入手することができる。その規格書Ｒｅ
ｖ．１．０の２８・２９ページで、符号化方式が定めら
れている。その符号化方式の流れを図１に示す。その符
号化方式の基となる回路に関して、Ｕ．Ｓ．Ｐａｔｅｎ
ｔ６０２６１２４の中に記載されている。これら前記規
格書と前記ＵＳＰの内容をもとに従来の技術について、
説明する。
【０００３】ＤＶＩの符号化方式は、８ｂｉｔの入力信
号を１０ｂｉｔに符号化することで信号の遷移の確率を
最小化し、それと共に“Ｈ”レベルと“Ｌ”レベルのバ
ランスをとることで、差動ペアで送られる信号の、ペア
間の直流的な偏りがなくなるようにしている。
号を１０ｂｉｔに符号化することで信号の遷移の確率を
最小化し、それと共に“Ｈ”レベルと“Ｌ”レベルのバ
ランスをとることで、差動ペアで送られる信号の、ペア
間の直流的な偏りがなくなるようにしている。
【０００４】図１の中で用いられている信号について説
明する。８ｂｉｔの入力信号がＤ［０：７］である。信
号ＤＥが、“Ｈ”レベルの時に入力信号を符号化し、
“Ｌ”レベルの時に画像データ列と画像データ列の間に
挿入される特殊な信号であるＣｏｍｍａを出力する。信
号ＤＥが“Ｌ”の間に出力されるＣｏｍｍａ信号は、制
御信号Ｃ０，Ｃ１の値によって制御される。ｃｎｔ
（ｔ）は、時間ｔの時に内部レジスタに保持されている
値である。出力される１０ｂｉｔのデータがｑ＿ｏｕｔ
［０：９］である。
明する。８ｂｉｔの入力信号がＤ［０：７］である。信
号ＤＥが、“Ｈ”レベルの時に入力信号を符号化し、
“Ｌ”レベルの時に画像データ列と画像データ列の間に
挿入される特殊な信号であるＣｏｍｍａを出力する。信
号ＤＥが“Ｌ”の間に出力されるＣｏｍｍａ信号は、制
御信号Ｃ０，Ｃ１の値によって制御される。ｃｎｔ
（ｔ）は、時間ｔの時に内部レジスタに保持されている
値である。出力される１０ｂｉｔのデータがｑ＿ｏｕｔ
［０：９］である。
【０００５】次に、図１の中で使用されている記号を説
明する。Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｘ｝は、多ビッ
トの変数ｘの中に“Ｈ”がいくつ含まれているかを返
す。同様に、Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｘ｝は、多
ビット変数ｘの中に“Ｌ”がいくつ含まれているかを返
す。
明する。Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｘ｝は、多ビッ
トの変数ｘの中に“Ｈ”がいくつ含まれているかを返
す。同様に、Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｘ｝は、多
ビット変数ｘの中に“Ｌ”がいくつ含まれているかを返
す。
【０００６】まず、図１の１−１に示したように、前記
規格書によると、信号の遷移の確率を最小化するため
に、８ｂｉｔの入力信号の“Ｈ”レベルのビットの数を
数えて、“Ｈ”レベルのビットの数が４個よりも多い時
と０番目のビットが“Ｌ”レベルの時に“Ｈ”レベルの
ビットの数が４個である時と、そうでない時と判別する
必要がある。その結果により、図１の１−２の部分に示
すように、遷移の数を減らすためにＸＯＲを用いるのか
ＸＮＯＲを用いるのかを使い分ける。この回路は、規格
書に従うと図２の回路図に示すように、ビットスライス
アダー２と、条件判別回路３を組み合わせて実現するこ
とができる。しかし、この回路は、最終結果が求まるま
でに通らなければならないゲートの段数が多いために、
時間がかかってしまう。例えば、通常のＣＭＯＳ方式の
論理回路では、全加算器ＦＡ（６〜１０）の場合、桁上
げ信号Ｃを求めるためにゲートを２段、和信号Ｓを求め
るためにゲートを３段通る必要があり、半加算器ＨＡ
（４、５）の場合、桁上げ信号Ｃを求めるためにゲート
を２段、和信号Ｓを求めるためにゲートを２段通る必要
があるため、条件判別回路３にたどりつくまでに最大１
０段ゲートを通らなければならない。
規格書によると、信号の遷移の確率を最小化するため
に、８ｂｉｔの入力信号の“Ｈ”レベルのビットの数を
数えて、“Ｈ”レベルのビットの数が４個よりも多い時
と０番目のビットが“Ｌ”レベルの時に“Ｈ”レベルの
ビットの数が４個である時と、そうでない時と判別する
必要がある。その結果により、図１の１−２の部分に示
すように、遷移の数を減らすためにＸＯＲを用いるのか
ＸＮＯＲを用いるのかを使い分ける。この回路は、規格
書に従うと図２の回路図に示すように、ビットスライス
アダー２と、条件判別回路３を組み合わせて実現するこ
とができる。しかし、この回路は、最終結果が求まるま
でに通らなければならないゲートの段数が多いために、
時間がかかってしまう。例えば、通常のＣＭＯＳ方式の
論理回路では、全加算器ＦＡ（６〜１０）の場合、桁上
げ信号Ｃを求めるためにゲートを２段、和信号Ｓを求め
るためにゲートを３段通る必要があり、半加算器ＨＡ
（４、５）の場合、桁上げ信号Ｃを求めるためにゲート
を２段、和信号Ｓを求めるためにゲートを２段通る必要
があるため、条件判別回路３にたどりつくまでに最大１
０段ゲートを通らなければならない。
【０００７】次に、図１の１−２に示したように、前記
規格書によると、入力ビットの０ビット目と１ビット目
とのＸＯＲもしくはＸＮＯＲを取り、それ以降、その計
算結果と隣のビットとのＸＯＲもしくはＸＮＯＲを取っ
ていくという処理を行ない、遷移の数が少なくなるよう
にする。この回路は前記規格書通りの解釈をすると、図
３に示す回路になる。１１ａ〜１１ｇのＸＮＯＲと、１
２ａ〜１２ｇのＸＯＲが並列になっていて、後段のセレ
クタでどちらかの結果を選ぶようになっている。この回
路も最後のビットが決まるまでに通るゲートの段数が多
いことが欠点になっている。
規格書によると、入力ビットの０ビット目と１ビット目
とのＸＯＲもしくはＸＮＯＲを取り、それ以降、その計
算結果と隣のビットとのＸＯＲもしくはＸＮＯＲを取っ
ていくという処理を行ない、遷移の数が少なくなるよう
にする。この回路は前記規格書通りの解釈をすると、図
３に示す回路になる。１１ａ〜１１ｇのＸＮＯＲと、１
２ａ〜１２ｇのＸＯＲが並列になっていて、後段のセレ
クタでどちらかの結果を選ぶようになっている。この回
路も最後のビットが決まるまでに通るゲートの段数が多
いことが欠点になっている。
【０００８】次に、図１の１−３に示したように、前記
規格書によると、出力コードのＤＣ的なバランスを取る
ために、“Ｈ”レベルの数と、“Ｌ”レベルの数をそれ
ぞれ数え、“Ｈ”レベルの方が多いか、“Ｌ”レベルの
方が多いか、もしくは“Ｈ”レベルの数と“Ｌ”レベル
の数が等しいかの判断を行う。その結果を受けて図１の
１−４に示したように、内部のレジスタの更新を行う。
これを実現する回路と似たような動作をする回路が、
Ｕ．Ｓ．Ｐａｔｅｎｔ ６０２６１２４のＦＩＧ．７Ｂ
に示されている。これを基にした回路の動作を説明する
ための簡略化したブロック図を図４に示す。まず、遷移
が少なくなるように符号化された信号ｑ＿ｍ［０：７］
を、２ビットづつに分ける。それぞれの組について“１
１”か“００”かを１４ａ−ｄの“１１”・“００”検
出回路で評価する。“０１”もしくは“１０”はすでに
ＤＣバランスが取れているために無視する。その結果を
受けて、１５および１６のカウンタで“１１”と“０
０”の数をそれぞれ数える。２つのカウンタの値の差を
１７ａ，１７ｂで計算して、その結果と内部レジスタの
値とｑ＿ｍ［８］の値とを条件判定回路１８で評価して
セレクタ１９・４ｂｉｔ加算器２０とで４ｂｉｔレジス
タ２１の値を更新すると共に、最終的な符号化結果を反
転するかどうかの信号ｑ＿ｏｕｔ［９］を出力する。こ
の回路は、前記遷移の数を少なくする回路の出力を受け
て動作するために、最終的な結果が求まるまでの時間が
遅いという欠点がある。
規格書によると、出力コードのＤＣ的なバランスを取る
ために、“Ｈ”レベルの数と、“Ｌ”レベルの数をそれ
ぞれ数え、“Ｈ”レベルの方が多いか、“Ｌ”レベルの
方が多いか、もしくは“Ｈ”レベルの数と“Ｌ”レベル
の数が等しいかの判断を行う。その結果を受けて図１の
１−４に示したように、内部のレジスタの更新を行う。
これを実現する回路と似たような動作をする回路が、
Ｕ．Ｓ．Ｐａｔｅｎｔ ６０２６１２４のＦＩＧ．７Ｂ
に示されている。これを基にした回路の動作を説明する
ための簡略化したブロック図を図４に示す。まず、遷移
が少なくなるように符号化された信号ｑ＿ｍ［０：７］
を、２ビットづつに分ける。それぞれの組について“１
１”か“００”かを１４ａ−ｄの“１１”・“００”検
出回路で評価する。“０１”もしくは“１０”はすでに
ＤＣバランスが取れているために無視する。その結果を
受けて、１５および１６のカウンタで“１１”と“０
０”の数をそれぞれ数える。２つのカウンタの値の差を
１７ａ，１７ｂで計算して、その結果と内部レジスタの
値とｑ＿ｍ［８］の値とを条件判定回路１８で評価して
セレクタ１９・４ｂｉｔ加算器２０とで４ｂｉｔレジス
タ２１の値を更新すると共に、最終的な符号化結果を反
転するかどうかの信号ｑ＿ｏｕｔ［９］を出力する。こ
の回路は、前記遷移の数を少なくする回路の出力を受け
て動作するために、最終的な結果が求まるまでの時間が
遅いという欠点がある。
【０００９】
【発明が解決しようとする課題】＜ＢＲ＞ＤＶＩ（Ｄｉ
ｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）規格
の符号化を、少ないハードウェア量で高速に、かつ低消
費電力に行うための回路を提供する。
ｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）規格
の符号化を、少ないハードウェア量で高速に、かつ低消
費電力に行うための回路を提供する。
【００１０】
【課題を解決するための手段】ＤＶＩ符号化回路におい
て、符号化回路の入力信号の“Ｈ”レベルのビットの数
と“Ｌ”レベルのビットの数のどちらが多いかを判断す
る回路２２の入力を７ｂｉｔにする。隣り合うビット間
の遷移の数を低減する回路２３の出力は、回路２２の出
力をもとに４ｂｉｔ分反転させることができる。出力信
号の直流的なバランスをとる回路２４は、４ｂｉｔのレ
ジスタ３１とレベル数差計算回路２７と条件判定回路２
８とビット反転回路２９と加算回路３０とから構成され
ていてもよい。レベル数差計算回路は、遷移数低減回路
２３の出力８ｂｉｔと前記符号化回路の入力信号４ｂｉ
ｔを入力としてもよい。
て、符号化回路の入力信号の“Ｈ”レベルのビットの数
と“Ｌ”レベルのビットの数のどちらが多いかを判断す
る回路２２の入力を７ｂｉｔにする。隣り合うビット間
の遷移の数を低減する回路２３の出力は、回路２２の出
力をもとに４ｂｉｔ分反転させることができる。出力信
号の直流的なバランスをとる回路２４は、４ｂｉｔのレ
ジスタ３１とレベル数差計算回路２７と条件判定回路２
８とビット反転回路２９と加算回路３０とから構成され
ていてもよい。レベル数差計算回路は、遷移数低減回路
２３の出力８ｂｉｔと前記符号化回路の入力信号４ｂｉ
ｔを入力としてもよい。
【００１1】
【実施例】図５は、本発明の第１の実施形態に係る符号
化回路のブロック図である。まず、図５をもとにして、
符号化回路の流れを説明する。まず、８ｂｉｔの入力信
号Ｄ［０：７］のうち、２ｂｉｔ目から８ｂｉｔ目まで
の７ｂｉｔであるＤ［１：７］が“Ｈ”レベル数比較回
路２２に加えられる。加えられた７ｂｉｔのデータのう
ち“Ｈ”レベル数比較回路２２は、“Ｈ”の数を数えて
その数が４よりも大きいか小さいかを判断して出力を出
す。その出力は遷移数低減回路２３およびＤＣバランス
回路２４に加えられるほか、ｑ＿ｏｕｔ［８］として出
力される。それとは別に、８ｂｉｔの入力信号Ｄ［０：
７］は遷移数低減回路２３に加えられる。ここで符号化
した結果と、“Ｈ”レベル数比較回路２２の出力をもと
に、遷移数を低減した８ｂｉｔのデータが出力される。
遷移低減回路２３の出力は、出力反転回路２５に加えら
れる。出力反転回路２５は、ＤＣバランス回路２４の出
力に依存して全てのビットをそのまま、もしくは反転す
るかしてｑ＿ｏｕｔ［０：７］として出力する。また、
遷移数低減回路２３の出力は、ＤＣバランス回路２４に
も加えられる。ＤＣバランス回路２４は遷移数低減回路
２３の出力および入力信号Ｄ［０：７］のうちの奇数番
目のビットデータＤ［１］・Ｄ［３］・Ｄ［５］・Ｄ
［７］と、“Ｈ”レベル数比較回路２２の出力とを受け
て、現在のデータのＤＣバランスを計算し、内部レジス
タに保持している過去に出力したデータのＤＣバランス
と合わせて次にレジスタに保持する値を求めると共に、
その時点で出力するデータを反転するか反転しないかと
いう出力を出力反転回路２５に加える。また、ＤＣバラ
ンス回路２４は、ＤＥ信号が“Ｌ”の時には４ｂｉｔの
内部レジスタの値をクリアする。また、ＤＥ信号が
“Ｌ”レベルの時に、Ｃｏｍｍａと呼ばれる同期を取る
ために挿入される特殊なデータを出力する必要がある
が、本発明はＤＥ信号が“Ｈ”レベルの時の符号化回路
の実現方法を問題としているため、Ｃｏｍｍａを生成す
るための回路については省略する。以上のようにして、
ＤＶＩの規格に従った符号化を行う。
化回路のブロック図である。まず、図５をもとにして、
符号化回路の流れを説明する。まず、８ｂｉｔの入力信
号Ｄ［０：７］のうち、２ｂｉｔ目から８ｂｉｔ目まで
の７ｂｉｔであるＤ［１：７］が“Ｈ”レベル数比較回
路２２に加えられる。加えられた７ｂｉｔのデータのう
ち“Ｈ”レベル数比較回路２２は、“Ｈ”の数を数えて
その数が４よりも大きいか小さいかを判断して出力を出
す。その出力は遷移数低減回路２３およびＤＣバランス
回路２４に加えられるほか、ｑ＿ｏｕｔ［８］として出
力される。それとは別に、８ｂｉｔの入力信号Ｄ［０：
７］は遷移数低減回路２３に加えられる。ここで符号化
した結果と、“Ｈ”レベル数比較回路２２の出力をもと
に、遷移数を低減した８ｂｉｔのデータが出力される。
遷移低減回路２３の出力は、出力反転回路２５に加えら
れる。出力反転回路２５は、ＤＣバランス回路２４の出
力に依存して全てのビットをそのまま、もしくは反転す
るかしてｑ＿ｏｕｔ［０：７］として出力する。また、
遷移数低減回路２３の出力は、ＤＣバランス回路２４に
も加えられる。ＤＣバランス回路２４は遷移数低減回路
２３の出力および入力信号Ｄ［０：７］のうちの奇数番
目のビットデータＤ［１］・Ｄ［３］・Ｄ［５］・Ｄ
［７］と、“Ｈ”レベル数比較回路２２の出力とを受け
て、現在のデータのＤＣバランスを計算し、内部レジス
タに保持している過去に出力したデータのＤＣバランス
と合わせて次にレジスタに保持する値を求めると共に、
その時点で出力するデータを反転するか反転しないかと
いう出力を出力反転回路２５に加える。また、ＤＣバラ
ンス回路２４は、ＤＥ信号が“Ｌ”の時には４ｂｉｔの
内部レジスタの値をクリアする。また、ＤＥ信号が
“Ｌ”レベルの時に、Ｃｏｍｍａと呼ばれる同期を取る
ために挿入される特殊なデータを出力する必要がある
が、本発明はＤＥ信号が“Ｈ”レベルの時の符号化回路
の実現方法を問題としているため、Ｃｏｍｍａを生成す
るための回路については省略する。以上のようにして、
ＤＶＩの規格に従った符号化を行う。
【００１２】各部の動作について、さらに詳しく説明を
行う。＜ＢＲ＞ “Ｈ”レベル数比較回路２２は、入力信号中の“Ｈ”レ
ベルのビットの数を数え、４個以上あるかどうかを判断
する回路である。前記ＤＶＩの規格書によると、数式１
に示すように
行う。＜ＢＲ＞ “Ｈ”レベル数比較回路２２は、入力信号中の“Ｈ”レ
ベルのビットの数を数え、４個以上あるかどうかを判断
する回路である。前記ＤＶＩの規格書によると、数式１
に示すように
【数１】 と規定されているため、８ｂｉｔの入力データＤ［７：
０］を評価して、“Ｈ”の数が４個よりも多い時と、Ｄ
［０］が“Ｌ”の時に“Ｈ”の数が４個である時とを検
出しなればならない。しかし、この条件は、Ｄ［０］の
ビットを評価しなくても良いように変形でき、数式２に
示すように
０］を評価して、“Ｈ”の数が４個よりも多い時と、Ｄ
［０］が“Ｌ”の時に“Ｈ”の数が４個である時とを検
出しなればならない。しかし、この条件は、Ｄ［０］の
ビットを評価しなくても良いように変形でき、数式２に
示すように
【数２】 と等価である。つまり、Ｄ［１：７］の７ｂｉｔの入力
信号のうち、“Ｈ”のレベルのビット数が４以上である
かを判断すればよい。この式を用いることにより、評価
に必要なビット数が１ビット少なくなる。またＤ［０］
の値により場合分けしていたものが、場合分けしなくて
も良くなるため場合分け判断回路も必要無くなり、回路
規模が小さく回路動作が高速になるという利点がある。
信号のうち、“Ｈ”のレベルのビット数が４以上である
かを判断すればよい。この式を用いることにより、評価
に必要なビット数が１ビット少なくなる。またＤ［０］
の値により場合分けしていたものが、場合分けしなくて
も良くなるため場合分け判断回路も必要無くなり、回路
規模が小さく回路動作が高速になるという利点がある。
【００１３】遷移数低減回路２３は、ＸＯＲまたはＸＮ
ＯＲの演算を行うことで入力データを直列化した時にデ
ータの遷移が少なくなるように、つまり隣合うビットの
データができるだけ同じものになるように符号化をかけ
る回路である。入力データに“Ｈ”が多く含まれる時に
はＸＮＯＲを、“Ｌ”が多く含まれる時にはＸＯＲを用
いて符号化をかけることで、隣り合うビットの遷移が少
なくなるようになっている。Ｄ［１：７］の中に“Ｈ”
のビットが４個以上ある場合、前記ＤＶＩの規格書によ
ると、数式３に示す式の通りに符号化を行う。
ＯＲの演算を行うことで入力データを直列化した時にデ
ータの遷移が少なくなるように、つまり隣合うビットの
データができるだけ同じものになるように符号化をかけ
る回路である。入力データに“Ｈ”が多く含まれる時に
はＸＮＯＲを、“Ｌ”が多く含まれる時にはＸＯＲを用
いて符号化をかけることで、隣り合うビットの遷移が少
なくなるようになっている。Ｄ［１：７］の中に“Ｈ”
のビットが４個以上ある場合、前記ＤＶＩの規格書によ
ると、数式３に示す式の通りに符号化を行う。
【００１４】
【数３】 この数式３を書き下すと数式４のようになる。
【００１５】
【数４】 数式５に示すように、ＸＮＯＲを２回行うことはＸＯＲ
を２回行うことと同じである。
を２回行うことと同じである。
【００１６】
【数５】 この数式5の関係を利用して、数式4を変形すると、数式
6になる。
6になる。
【００１７】
【数６】 一方、Ｄ［１：７］の中に“Ｈ”のビットが３個以下し
かない場合、前記ＤＶＩの規格書によると、数式７に示
す式の通りに符号化を行う。
かない場合、前記ＤＶＩの規格書によると、数式７に示
す式の通りに符号化を行う。
【００１８】
【数７】 この数式７を書き下すと数式８のようになる。
【００１９】
【数８】 数式６と数式８とを比較すると、Ｑ＿ｍ［０：７］の範
囲での差は、奇数の添え字のビットが反転するかどうか
だけである。従って遷移数低減回路２３は“Ｈ”レベル
数比較回路２２の出力をＱ＿ｍ［８］として、図６に示
す本発明の遷移数低減回路に係る第１の実施形態のよう
に、１１ａ〜１１ｇのＸＮＯＲをベースにした符号化を
かけたあと、添え字が奇数のビットを反転させる回路３
２を通すという形で実現できる。また、同様にして、図
７に示す本発明の遷移数低減回路に係る第２の実施形態
のように、１２ａ〜１２ｇのＸＯＲをベースにした符号
化をかけたあと、添え字が奇数のビットを反転させる回
路３３を通すという形でも実現できる。図６および図７
の回路は、図３に示した遷移数低減回路に比較して、１
１ａ〜１１ｇの７個のＸＮＯＲまたは１２ａ〜１２ｇの
７個のＸＯＲのどちらかを削減できるだけでなく、図３
のセレクタ１３が、添え字が奇数のビットを反転させる
回路３２または３３になることで、必要とされるトラン
ジスタの数がＣＭＯＳ回路では半分になる。このため、
回路を構成するトランジスタの数がおよそ半分になり、
それと共に消費電力の方も、本発明の回路を用いること
で削減することが可能となる。
囲での差は、奇数の添え字のビットが反転するかどうか
だけである。従って遷移数低減回路２３は“Ｈ”レベル
数比較回路２２の出力をＱ＿ｍ［８］として、図６に示
す本発明の遷移数低減回路に係る第１の実施形態のよう
に、１１ａ〜１１ｇのＸＮＯＲをベースにした符号化を
かけたあと、添え字が奇数のビットを反転させる回路３
２を通すという形で実現できる。また、同様にして、図
７に示す本発明の遷移数低減回路に係る第２の実施形態
のように、１２ａ〜１２ｇのＸＯＲをベースにした符号
化をかけたあと、添え字が奇数のビットを反転させる回
路３３を通すという形でも実現できる。図６および図７
の回路は、図３に示した遷移数低減回路に比較して、１
１ａ〜１１ｇの７個のＸＮＯＲまたは１２ａ〜１２ｇの
７個のＸＯＲのどちらかを削減できるだけでなく、図３
のセレクタ１３が、添え字が奇数のビットを反転させる
回路３２または３３になることで、必要とされるトラン
ジスタの数がＣＭＯＳ回路では半分になる。このため、
回路を構成するトランジスタの数がおよそ半分になり、
それと共に消費電力の方も、本発明の回路を用いること
で削減することが可能となる。
【００２０】ＤＣバランス回路２４は遷移数低減回路２
３の出力８ｂｉｔに“Ｈ”の数が多いのか“Ｌ”の数が
多いのかを内部レジスタを含めて判断し、最終的な出力
を反転するのかしないのかを決めて、出力がＤＣ的にバ
ランスがとれているようにするための回路である。
３の出力８ｂｉｔに“Ｈ”の数が多いのか“Ｌ”の数が
多いのかを内部レジスタを含めて判断し、最終的な出力
を反転するのかしないのかを決めて、出力がＤＣ的にバ
ランスがとれているようにするための回路である。
【００２１】前記ＤＶＩの規格書によると、内部レジス
タの値を、遷移数低減回路２３の出力８ｂｉｔのうちの
“Ｈ”の数と“Ｌ”の数の差と内部レジスタの値とが０
か正か負かによって表１に示すように変化させる。ここ
では、内部レジスタＣｎｔは、５ｂｉｔ以上を想定して
いる。
タの値を、遷移数低減回路２３の出力８ｂｉｔのうちの
“Ｈ”の数と“Ｌ”の数の差と内部レジスタの値とが０
か正か負かによって表１に示すように変化させる。ここ
では、内部レジスタＣｎｔは、５ｂｉｔ以上を想定して
いる。
【００２２】
【表１】 ここで、Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝−Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝またはＮ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝−Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝は、“Ｈ”のビットの数と“Ｌ”のビット
の数とを加えると必ず８になるということを用いると、
数式９のように必ず偶数になる。
７］｝−Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝またはＮ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝−Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝は、“Ｈ”のビットの数と“Ｌ”のビット
の数とを加えると必ず８になるということを用いると、
数式９のように必ず偶数になる。
【００２３】
【数９】 このため、Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝−Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝またはＮ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝−Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝は、−８〜＋８の１７種類の値を表すため
に５ｂｉｔ必要なのが、必ず偶数になるために、−４〜
＋４の９種類４ｂｉｔで済ますことが可能である。
７］｝−Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝またはＮ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝−Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝は、−８〜＋８の１７種類の値を表すため
に５ｂｉｔ必要なのが、必ず偶数になるために、−４〜
＋４の９種類４ｂｉｔで済ますことが可能である。
【００２４】さらに、４ｂｉｔで表した（Ｎ＜ＳＵＢ＞
１＜／ＳＵＢ＞｛ｑ＿ｍ［０：７］｝−Ｎ＜ＳＵＢ＞０
＜／ＳＵＢ＞｛ｑ＿ｍ［０：７］｝）／２（以降、Ｎ＜
ＳＵＢ＞１Ｎ＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞
と表す）と（Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝−Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝）／２（以降、Ｎ＜ＳＵＢ＞０＜／ＳＵＢ
＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞と表す）の２つの項は、
有限のビット長の整数Ａの負の数は数式１０の様に（全
ビット反転＋１）表すことができるため、数式１１の様
に変換可能である。
１＜／ＳＵＢ＞｛ｑ＿ｍ［０：７］｝−Ｎ＜ＳＵＢ＞０
＜／ＳＵＢ＞｛ｑ＿ｍ［０：７］｝）／２（以降、Ｎ＜
ＳＵＢ＞１Ｎ＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞
と表す）と（Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝−Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ
［０：７］｝）／２（以降、Ｎ＜ＳＵＢ＞０＜／ＳＵＢ
＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞と表す）の２つの項は、
有限のビット長の整数Ａの負の数は数式１０の様に（全
ビット反転＋１）表すことができるため、数式１１の様
に変換可能である。
【００２５】
【数１０】
【数１１】 Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ
＞が４ｂｉｔで表すことが可能であるため、内部レジス
タも４ｂｉｔでよい。これをもとに表１を書き直すと表
２になる。
＞が４ｂｉｔで表すことが可能であるため、内部レジス
タも４ｂｉｔでよい。これをもとに表１を書き直すと表
２になる。
【００２６】
【表２】 このため、内部カウンタを更新するための回路は、８ｂ
ｉｔのデータのうち“Ｈ”のビットの数と“Ｌ”のビッ
トの数の差の半分を計算する回路、条件により入力４ｂ
ｉｔを反転させる回路、キャリー入力付の４ｂｉｔ全加
算回路、条件を計算する回路で構成できることになる。
これらの回路は、それぞれ図５の中で示したレベル数差
計算回路２７、ビット反転回路２９、加算回路３０、条
件判定回路２８を表している。条件判定回路２８は、従
来の方式によると、内部カウンタの値Ｃｎｔ（ｔ−１）
に加える値としてＮ＜ＳＵＢ＞０＜／ＳＵＢ＞Ｎ＜ＳＵ
Ｂ＞１＜／ＳＵＢ＞とＮ＜ＳＵＢ＞１＜／ＳＵＢ＞Ｎ＜
ＳＵＢ＞０＜／ＳＵＢ＞のどちらを選ぶのかという判断
と、ｑ＿ｍ［８］を加えるのか加えないのかという判断
の２つの判断を行う必要があった。しかし、本発明の方
式によると、条件判定回路２８はＮ＜ＳＵＢ＞０＜／Ｓ
ＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を反転させるかしな
いかという１つの条件のみ判断すればよくなる。また、
レベル数差計算回路２７は、従来の方式によると、図４
の１７ａと１７ｂのようにＮ＜ＳＵＢ＞０＜／ＳＵＢ＞
Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞とＮ＜ＳＵＢ＞１＜／ＳＵ
Ｂ＞Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞の２つの引き算回路を
必要とするが、本発明の方式によると、セレクタ１９の
代わりに図５のビット反転回路２９を用いることで、引
き算回路が１つでよくなるために、ハードウェア量が少
なくなる。このため、図４に示した従来の回路構成と比
較して、本発明の回路構成にすることにより、条件判定
回路２８およびレベル数差計算回路２７とが簡単にな
り、ハードウェア量が少なくなり消費電力も低くするこ
とが可能となる。また、表２ではＮ＜ＳＵＢ＞０＜／Ｓ
ＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞をベースに計算式を
求めたが、Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞０
＜／ＳＵＢ＞をベースにしても同様の結果が得られる。
ｉｔのデータのうち“Ｈ”のビットの数と“Ｌ”のビッ
トの数の差の半分を計算する回路、条件により入力４ｂ
ｉｔを反転させる回路、キャリー入力付の４ｂｉｔ全加
算回路、条件を計算する回路で構成できることになる。
これらの回路は、それぞれ図５の中で示したレベル数差
計算回路２７、ビット反転回路２９、加算回路３０、条
件判定回路２８を表している。条件判定回路２８は、従
来の方式によると、内部カウンタの値Ｃｎｔ（ｔ−１）
に加える値としてＮ＜ＳＵＢ＞０＜／ＳＵＢ＞Ｎ＜ＳＵ
Ｂ＞１＜／ＳＵＢ＞とＮ＜ＳＵＢ＞１＜／ＳＵＢ＞Ｎ＜
ＳＵＢ＞０＜／ＳＵＢ＞のどちらを選ぶのかという判断
と、ｑ＿ｍ［８］を加えるのか加えないのかという判断
の２つの判断を行う必要があった。しかし、本発明の方
式によると、条件判定回路２８はＮ＜ＳＵＢ＞０＜／Ｓ
ＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を反転させるかしな
いかという１つの条件のみ判断すればよくなる。また、
レベル数差計算回路２７は、従来の方式によると、図４
の１７ａと１７ｂのようにＮ＜ＳＵＢ＞０＜／ＳＵＢ＞
Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞とＮ＜ＳＵＢ＞１＜／ＳＵ
Ｂ＞Ｎ＜ＳＵＢ＞０＜／ＳＵＢ＞の２つの引き算回路を
必要とするが、本発明の方式によると、セレクタ１９の
代わりに図５のビット反転回路２９を用いることで、引
き算回路が１つでよくなるために、ハードウェア量が少
なくなる。このため、図４に示した従来の回路構成と比
較して、本発明の回路構成にすることにより、条件判定
回路２８およびレベル数差計算回路２７とが簡単にな
り、ハードウェア量が少なくなり消費電力も低くするこ
とが可能となる。また、表２ではＮ＜ＳＵＢ＞０＜／Ｓ
ＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞をベースに計算式を
求めたが、Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞０
＜／ＳＵＢ＞をベースにしても同様の結果が得られる。
【００２７】次に、レベル数差計算回路２７の実施形態
ついて、さらに詳しく述べる。レベル数差計算回路２７
は、遷移数低減回路２３の出力を受けて、“Ｌ”のビッ
トの数と“Ｈ”のビットの数の差の半分、Ｎ＜ＳＵＢ＞
０＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を計算する
回路である。ここで、
ついて、さらに詳しく述べる。レベル数差計算回路２７
は、遷移数低減回路２３の出力を受けて、“Ｌ”のビッ
トの数と“Ｈ”のビットの数の差の半分、Ｎ＜ＳＵＢ＞
０＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を計算する
回路である。ここで、
【数１２】 の関係がある。このため、Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞
｛ｑ＿ｍ［０：７］｝が奇数ならばＮ＜ＳＵＢ＞０＜／
ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞も奇数であり、Ｎ
＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ［０：７］｝が偶数
ならばＮ＜ＳＵＢ＞０＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／
ＳＵＢ＞も偶数であるということがわかる。Ｎ＜ＳＵＢ
＞０＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を２進数
で表現した場合、偶数か奇数かということは最も下位の
ビットが“Ｌ”か“Ｈ”かということと等価である。従
って、Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝が偶数か奇数かを判断すればＮ＜ＳＵＢ＞０＜／
ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞の最下位のビット
を求めることができる。８ｂｉｔのデータｑ＿ｍ［０］
〜ｑ＿ｍ［７］の和が偶数か奇数であるかは数式１３で
求めることができる。
｛ｑ＿ｍ［０：７］｝が奇数ならばＮ＜ＳＵＢ＞０＜／
ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞も奇数であり、Ｎ
＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ［０：７］｝が偶数
ならばＮ＜ＳＵＢ＞０＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／
ＳＵＢ＞も偶数であるということがわかる。Ｎ＜ＳＵＢ
＞０＜／ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を２進数
で表現した場合、偶数か奇数かということは最も下位の
ビットが“Ｌ”か“Ｈ”かということと等価である。従
って、Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞｛ｑ＿ｍ［０：
７］｝が偶数か奇数かを判断すればＮ＜ＳＵＢ＞０＜／
ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞の最下位のビット
を求めることができる。８ｂｉｔのデータｑ＿ｍ［０］
〜ｑ＿ｍ［７］の和が偶数か奇数であるかは数式１３で
求めることができる。
【００２８】
【数１３】 ｑ＿ｍ［ｎ］の定義と、同じもの同士のＸＯＲは“Ｌ”
になるということを利用して変形をすると数式１４の関
係がある。
になるということを利用して変形をすると数式１４の関
係がある。
【００２９】
【数１４】 数式１３を数式１４を用いて変形すると数式１５にな
る。
る。
【００３０】
【数１５】 これを見るとわかるように、Ｎ＜ＳＵＢ＞０＜／ＳＵＢ
＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞の最下位のビットはＤ
［１］・Ｄ［３］・Ｄ［５］・Ｄ［７］の４ｂｉｔで計
算できることがわかる。このため、Ｎ＜ＳＵＢ＞０＜／
ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞の最下位ビット
は、遷移数低減回路２３を通すことなく求めることがで
きるため、遷移数低減回路２３の遅延時間分だけ速く求
めることができる。図８は本発明に係るレベル数差計算
回路の実施形態である。遷移数低減回路２３の出力ｑ＿
ｍ［０］〜ｑ＿ｍ［７］を受けて回路１４ａ〜１４ｄは
“１１”か“００”かを検出する。回路３４ａと３４ｂ
は、それらの出力を受けて４ｂｉｔ分の“００”−“１
１”を計算する。“００”−“１１”は、（“０”−
“１”）／２と等しいため、回路３４ａと３４ｂの出力
を加算器３５で加えることで、Ｎ＜ＳＵＢ＞０＜／ＳＵ
Ｂ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を求めることができ
る。通常、加算回路は下位のビットから順に計算してい
くため、上位のビットが求まるまでに時間がかかる。し
かし、本発明の方式では、下位ビット計算回路３６を用
意することで一番下のビットをあらかじめ計算しておく
ことができるため、速く計算を行うことができる。しか
も、Ｄ［１］・Ｄ［３］・Ｄ［５］・Ｄ［７］の４ｂｉ
ｔの少ない入力信号数で下位ビットを計算することがで
きるため、ハードウェア量が増加することはない。以
上、本発明は実施例に基づいて説明されたが、本発明は
上述の実施例に限定されることなく、特許請求の範囲に
記載される範囲内で、自由に変形・変更可能である。
＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞の最下位のビットはＤ
［１］・Ｄ［３］・Ｄ［５］・Ｄ［７］の４ｂｉｔで計
算できることがわかる。このため、Ｎ＜ＳＵＢ＞０＜／
ＳＵＢ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞の最下位ビット
は、遷移数低減回路２３を通すことなく求めることがで
きるため、遷移数低減回路２３の遅延時間分だけ速く求
めることができる。図８は本発明に係るレベル数差計算
回路の実施形態である。遷移数低減回路２３の出力ｑ＿
ｍ［０］〜ｑ＿ｍ［７］を受けて回路１４ａ〜１４ｄは
“１１”か“００”かを検出する。回路３４ａと３４ｂ
は、それらの出力を受けて４ｂｉｔ分の“００”−“１
１”を計算する。“００”−“１１”は、（“０”−
“１”）／２と等しいため、回路３４ａと３４ｂの出力
を加算器３５で加えることで、Ｎ＜ＳＵＢ＞０＜／ＳＵ
Ｂ＞Ｎ＜ＳＵＢ＞１＜／ＳＵＢ＞を求めることができ
る。通常、加算回路は下位のビットから順に計算してい
くため、上位のビットが求まるまでに時間がかかる。し
かし、本発明の方式では、下位ビット計算回路３６を用
意することで一番下のビットをあらかじめ計算しておく
ことができるため、速く計算を行うことができる。しか
も、Ｄ［１］・Ｄ［３］・Ｄ［５］・Ｄ［７］の４ｂｉ
ｔの少ない入力信号数で下位ビットを計算することがで
きるため、ハードウェア量が増加することはない。以
上、本発明は実施例に基づいて説明されたが、本発明は
上述の実施例に限定されることなく、特許請求の範囲に
記載される範囲内で、自由に変形・変更可能である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆ
ａｃｅ）の規格に基づく符号化を、少ないハードウェア
量で高速にかつ低消費電力で実行することができる回路
を提供できる。
ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆ
ａｃｅ）の規格に基づく符号化を、少ないハードウェア
量で高速にかつ低消費電力で実行することができる回路
を提供できる。
【図１】ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎ
ｔｅｒｆａｃｅ）の規格書２９ページに基づく符号化の
流れ図
ｔｅｒｆａｃｅ）の規格書２９ページに基づく符号化の
流れ図
【図２】従来技術によるＤＶＩ規格符号化器の“Ｈ”レ
ベル数比較回路
ベル数比較回路
【図３】従来技術によるＤＶＩ規格遷移数低減回路
【図４】従来技術によるＤＶＩ規格ＤＣバランス回路
【図５】本発明によるＤＶＩ規格符号化回路の実施形態
【図６】本発明によるＤＶＩ規格遷移数低減回路の第一
の実施形態
の実施形態
【図７】本発明によるＤＶＩ規格遷移数低減回路の第二
の実施形態
の実施形態
【図８】本発明によるＤＶＩ規格ＤＣバランス回路内の
レベル数差計算回路の実施形態
レベル数差計算回路の実施形態
１−１ “Ｈ”レベル数比較部 １−２ 遷移数低減部 １−３ ＤＣバランス用条件判定部 １−４ ＤＣバランス用内部レジスタ更新部 ２ ビットスライスアダー。８ｂｉｔ中の“Ｈ”
レベルの数を数える。 ３ 条件判別回路。Ｄ［０］〜Ｄ［７］の８ｂｉ
ｔ中の“Ｈ”レベルの数とＤ［０］の値に応じて判断す
る。 ４，５，６ ハーフアダー回路 ７，８，９，１０ フルアダー回路 １１ａ〜１１ｇ ＸＮＯＲゲート １２ａ〜１２ｇ ＸＯＲゲート １３ ８ｂｉｔのセレクタ回路 １４ａ〜１４ｄ “１１”・“００”検出回路。２ｂ
ｉｔの入力が“１１”である時と“００”である時を検
出する。 １５ “１１”カウンタ回路。“１１”の
数を数える。 １６ “００”カウンタ回路。“００”の
数を数える。 １７ａ，１７ｂ 引算器 １８ 条件判定回路 １９ セレクタ回路 ２０ ４ｂｉｔ加算回路 ２１ ４ｂｉｔレジスタ ２２ “Ｈ”レベル数比較回路 ２３ 遷移数低減回路 ２４ ＤＣバランス回路 ２５ 出力反転回路 ２６ ビット反転回路 ２７ レベル数差計算回路 ２８ 条件判定回路 ２９ ビット反転回路 ３０ 加算回路 ３１ ４ｂｉｔレジスタ ３２ 添え字が奇数のビットを反転させ
るＸＯＲ回路 ３３ 添え字が奇数のビットを反転させ
るＸＮＯＲ回路 ３４ａ，３４ｂ “００”−“１１”カウンタ ３５ 加算器 ３６ 下位ビット計算回路
レベルの数を数える。 ３ 条件判別回路。Ｄ［０］〜Ｄ［７］の８ｂｉ
ｔ中の“Ｈ”レベルの数とＤ［０］の値に応じて判断す
る。 ４，５，６ ハーフアダー回路 ７，８，９，１０ フルアダー回路 １１ａ〜１１ｇ ＸＮＯＲゲート １２ａ〜１２ｇ ＸＯＲゲート １３ ８ｂｉｔのセレクタ回路 １４ａ〜１４ｄ “１１”・“００”検出回路。２ｂ
ｉｔの入力が“１１”である時と“００”である時を検
出する。 １５ “１１”カウンタ回路。“１１”の
数を数える。 １６ “００”カウンタ回路。“００”の
数を数える。 １７ａ，１７ｂ 引算器 １８ 条件判定回路 １９ セレクタ回路 ２０ ４ｂｉｔ加算回路 ２１ ４ｂｉｔレジスタ ２２ “Ｈ”レベル数比較回路 ２３ 遷移数低減回路 ２４ ＤＣバランス回路 ２５ 出力反転回路 ２６ ビット反転回路 ２７ レベル数差計算回路 ２８ 条件判定回路 ２９ ビット反転回路 ３０ 加算回路 ３１ ４ｂｉｔレジスタ ３２ 添え字が奇数のビットを反転させ
るＸＯＲ回路 ３３ 添え字が奇数のビットを反転させ
るＸＮＯＲ回路 ３４ａ，３４ｂ “００”−“１１”カウンタ ３５ 加算器 ３６ 下位ビット計算回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年６月２０日（２０００．６．２
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に、図１の中で使用されている記号を説
明する。Ｎ１｛ｘ｝は、多ビットの変数ｘの中に“Ｈ”
がいくつ含まれているかを返す。同様に、Ｎ０｛ｘ｝
は、多ビット変数ｘの中に“Ｌ”がいくつ含まれている
かを返す。
明する。Ｎ１｛ｘ｝は、多ビットの変数ｘの中に“Ｈ”
がいくつ含まれているかを返す。同様に、Ｎ０｛ｘ｝
は、多ビット変数ｘの中に“Ｌ”がいくつ含まれている
かを返す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明が解決しようとする課題】ＤＶＩ（Ｄｉｇｉｔａ
ｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）規格の符号化
を、少ないハードウェア量で高速に、かつ低消費電力に
行うための回路を提供する。
ｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）規格の符号化
を、少ないハードウェア量で高速に、かつ低消費電力に
行うための回路を提供する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】各部の動作について、さらに詳しく説明を
行う。“Ｈ”レベル数比較回路２２は、入力信号中の
“Ｈ”レベルのビットの数を数え、４個以上あるかどう
かを判断する回路である。前記ＤＶＩの規格書による
と、数式１に示すように
行う。“Ｈ”レベル数比較回路２２は、入力信号中の
“Ｈ”レベルのビットの数を数え、４個以上あるかどう
かを判断する回路である。前記ＤＶＩの規格書による
と、数式１に示すように
【数１】 と規定されているため、８ｂｉｔの入力データＤ［７：
０］を評価して、“Ｈ”の数が４個よりも多い時と、Ｄ
［０］が“Ｌ”の時に“Ｈ”の数が４個である時とを検
出しなればならない。しかし、この条件は、Ｄ［０］の
ビットを評価しなくても良いように変形でき、数式２に
示すように
０］を評価して、“Ｈ”の数が４個よりも多い時と、Ｄ
［０］が“Ｌ”の時に“Ｈ”の数が４個である時とを検
出しなればならない。しかし、この条件は、Ｄ［０］の
ビットを評価しなくても良いように変形でき、数式２に
示すように
【数２】 と等価である。つまり、Ｄ［１：７］の７ｂｉｔの入力
信号のうち、“Ｈ”のレベルのビット数が４以上である
かを判断すればよい。この式を用いることにより、評価
に必要なビット数が１ビット少なくなる。またＤ［０］
の値により場合分けしていたものが、場合分けしなくて
も良くなるため場合分け判断回路も必要無くなり、回路
規模が小さく回路動作が高速になるという利点がある。
信号のうち、“Ｈ”のレベルのビット数が４以上である
かを判断すればよい。この式を用いることにより、評価
に必要なビット数が１ビット少なくなる。またＤ［０］
の値により場合分けしていたものが、場合分けしなくて
も良くなるため場合分け判断回路も必要無くなり、回路
規模が小さく回路動作が高速になるという利点がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】
【表１】 ここで、Ｎ１｛ｑ＿ｍ［０：７］｝−Ｎ０｛ｑ＿ｍ
［０：７］｝またはＮ０｛ｑ＿ｍ［０：７］｝−Ｎ
１｛ｑ＿ｍ［０：７］｝は、“Ｈ”のビットの数と
“Ｌ”のビットの数とを加えると必ず８になるというこ
とを用いると、数式９のように必ず偶数になる。
［０：７］｝またはＮ０｛ｑ＿ｍ［０：７］｝−Ｎ
１｛ｑ＿ｍ［０：７］｝は、“Ｈ”のビットの数と
“Ｌ”のビットの数とを加えると必ず８になるというこ
とを用いると、数式９のように必ず偶数になる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【数９】 このため、Ｎ１｛ｑ＿ｍ［０：７］｝−Ｎ０｛ｑ＿ｍ
［０：７］｝またはＮ０｛ｑ＿ｍ［０：７］｝−Ｎ
１｛ｑ＿ｍ［０：７］｝は、−８〜＋８の１７種類の値
を表すために５ｂｉｔ必要なのが、必ず偶数になるため
に、−４〜＋４の９種類４ｂｉｔで済ますことが可能で
ある。
［０：７］｝またはＮ０｛ｑ＿ｍ［０：７］｝−Ｎ
１｛ｑ＿ｍ［０：７］｝は、−８〜＋８の１７種類の値
を表すために５ｂｉｔ必要なのが、必ず偶数になるため
に、−４〜＋４の９種類４ｂｉｔで済ますことが可能で
ある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】さらに、４ｂｉｔで表した（Ｎ１｛ｑ＿ｍ
［０：７］｝−Ｎ０｛ｑ＿ｍ［０：７］｝）／２（以
降、Ｎ１ＮＮ０と表す）と（Ｎ０｛ｑ＿ｍ［０：７］｝
−Ｎ１｛ｑ＿ｍ［０：７］｝）／２（以降、Ｎ０Ｎ１と
表す）の２つの項は、有限のビット長の整数Ａの負の数
は数式１０の様に（全ビット反転＋１）表すことができ
るため、数式１１の様に変換可能である。
［０：７］｝−Ｎ０｛ｑ＿ｍ［０：７］｝）／２（以
降、Ｎ１ＮＮ０と表す）と（Ｎ０｛ｑ＿ｍ［０：７］｝
−Ｎ１｛ｑ＿ｍ［０：７］｝）／２（以降、Ｎ０Ｎ１と
表す）の２つの項は、有限のビット長の整数Ａの負の数
は数式１０の様に（全ビット反転＋１）表すことができ
るため、数式１１の様に変換可能である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【数１０】
【数１１】 Ｎ０Ｎ１が４ｂｉｔで表すことが可能であるため、内部
レジスタも４ｂｉｔでよい。これをもとに表１を書き直
すと表２になる。
レジスタも４ｂｉｔでよい。これをもとに表１を書き直
すと表２になる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】
【表２】 このため、内部カウンタを更新するための回路は、８ｂ
ｉｔのデータのうち“Ｈ”のビットの数と“Ｌ”のビッ
トの数の差の半分を計算する回路、条件により入力４ｂ
ｉｔを反転させる回路、キャリー入力付の４ｂｉｔ全加
算回路、条件を計算する回路で構成できることになる。
これらの回路は、それぞれ図５の中で示したレベル数差
計算回路２７、ビット反転回路２９、加算回路３０、条
件判定回路２８を表している。条件判定回路２８は、従
来の方式によると、内部カウンタの値Ｃｎｔ（ｔ−１）
に加える値としてＮ０Ｎ１とＮ１Ｎ０のどちらを選ぶの
かという判断と、ｑ＿ｍ［８］を加えるのか加えないの
かという判断の２つの判断を行う必要があった。しか
し、本発明の方式によると、条件判定回路２８はＮ０Ｎ
１を反転させるかしないかという１つの条件のみ判断す
ればよくなる。また、レベル数差計算回路２７は、従来
の方式によると、図４の１７ａと１７ｂのようにＮ０Ｎ
１とＮ１Ｎ０の２つの引き算回路を必要とするが、本発
明の方式によると、セレクタ１９の代わりに図５のビッ
ト反転回路２９を用いることで、引き算回路が１つでよ
くなるために、ハードウェア量が少なくなる。このた
め、図４に示した従来の回路構成と比較して、本発明の
回路構成にすることにより、条件判定回路２８およびレ
ベル数差計算回路２７とが簡単になり、ハードウェア量
が少なくなり消費電力も低くすることが可能となる。ま
た、表２ではＮ０Ｎ１をベースに計算式を求めたが、Ｎ
１Ｎ０をベースにしても同様の結果が得られる。
ｉｔのデータのうち“Ｈ”のビットの数と“Ｌ”のビッ
トの数の差の半分を計算する回路、条件により入力４ｂ
ｉｔを反転させる回路、キャリー入力付の４ｂｉｔ全加
算回路、条件を計算する回路で構成できることになる。
これらの回路は、それぞれ図５の中で示したレベル数差
計算回路２７、ビット反転回路２９、加算回路３０、条
件判定回路２８を表している。条件判定回路２８は、従
来の方式によると、内部カウンタの値Ｃｎｔ（ｔ−１）
に加える値としてＮ０Ｎ１とＮ１Ｎ０のどちらを選ぶの
かという判断と、ｑ＿ｍ［８］を加えるのか加えないの
かという判断の２つの判断を行う必要があった。しか
し、本発明の方式によると、条件判定回路２８はＮ０Ｎ
１を反転させるかしないかという１つの条件のみ判断す
ればよくなる。また、レベル数差計算回路２７は、従来
の方式によると、図４の１７ａと１７ｂのようにＮ０Ｎ
１とＮ１Ｎ０の２つの引き算回路を必要とするが、本発
明の方式によると、セレクタ１９の代わりに図５のビッ
ト反転回路２９を用いることで、引き算回路が１つでよ
くなるために、ハードウェア量が少なくなる。このた
め、図４に示した従来の回路構成と比較して、本発明の
回路構成にすることにより、条件判定回路２８およびレ
ベル数差計算回路２７とが簡単になり、ハードウェア量
が少なくなり消費電力も低くすることが可能となる。ま
た、表２ではＮ０Ｎ１をベースに計算式を求めたが、Ｎ
１Ｎ０をベースにしても同様の結果が得られる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次に、レベル数差計算回路２７の実施形態
について、さらに詳しく述べる。レベル数差計算回路２
７は、遷移数低減回路２３の出力を受けて、“Ｌ”のビ
ットの数と“Ｈ”のビットの数の差の半分、Ｎ０Ｎ１を
計算する回路である。ここで、
について、さらに詳しく述べる。レベル数差計算回路２
７は、遷移数低減回路２３の出力を受けて、“Ｌ”のビ
ットの数と“Ｈ”のビットの数の差の半分、Ｎ０Ｎ１を
計算する回路である。ここで、
【数１２】 の関係がある。このため、Ｎ１｛ｑ＿ｍ［０：７］｝が
奇数ならばＮ０Ｎ１も奇数であり、Ｎ１｛ｑ＿ｍ［０：
７］｝が偶数ならばＮ０Ｎ１も偶数であるということが
わかる。Ｎ０Ｎ１を２進数で表現した場合、偶数か奇数
かということは最も下位のビットが“Ｌ”か“Ｈ”かと
いうことと等価である。従って、Ｎ１｛ｑ＿ｍ［０：
７］｝が偶数か奇数かを判断すればＮ０Ｎ１の最下位の
ビットを求めることができる。８ｂｉｔのデータｑ＿ｍ
［０］〜ｑ＿ｍ［７］の和が偶数か奇数であるかは数式
１３で求めることができる。
奇数ならばＮ０Ｎ１も奇数であり、Ｎ１｛ｑ＿ｍ［０：
７］｝が偶数ならばＮ０Ｎ１も偶数であるということが
わかる。Ｎ０Ｎ１を２進数で表現した場合、偶数か奇数
かということは最も下位のビットが“Ｌ”か“Ｈ”かと
いうことと等価である。従って、Ｎ１｛ｑ＿ｍ［０：
７］｝が偶数か奇数かを判断すればＮ０Ｎ１の最下位の
ビットを求めることができる。８ｂｉｔのデータｑ＿ｍ
［０］〜ｑ＿ｍ［７］の和が偶数か奇数であるかは数式
１３で求めることができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】
【数１５】 これを見るとわかるように、Ｎ０Ｎ１の最下位のビット
はＤ［１］・Ｄ［３］・Ｄ［５］・Ｄ［７］の４ｂｉｔ
で計算できることがわかる。このため、Ｎ０Ｎ １の最下
位ビットは、遷移数低減回路２３を通すことなく求める
ことができるため、遷移数低減回路２３の遅延時間分だ
け速く求めることができる。図８は本発明に係るレベル
数差計算回路の実施形態である。遷移数低減回路２３の
出力ｑ＿ｍ［０］〜ｑ＿ｍ［７］を受けて回路１４ａ〜
１４ｄは“１１”か“００”かを検出する。回路３４ａ
と３４ｂは、それらの出力を受けて４ｂｉｔ分の“０
０”−“１１”を計算する。“００”−“１１”は、
（“０”−“１”）／２と等しいため、回路３４ａと３
４ｂの出力を加算器３５で加えることで、Ｎ０Ｎ１を求
めることができる。通常、加算回路は下位のビットから
順に計算していくため、上位のビットが求まるまでに時
間がかかる。しかし、本発明の方式では、下位ビット計
算回路３６を用意することで一番下のビットをあらかじ
め計算しておくことができるため、速く計算を行うこと
ができる。しかも、Ｄ［１］・Ｄ［３］・Ｄ［５］・Ｄ
［７］の４ｂｉｔの少ない入力信号数で下位ビットを計
算することができるため、ハードウェア量が増加するこ
とはない。以上、本発明は実施例に基づいて説明された
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載される範囲内で、自由に変形・変更可
能である。
はＤ［１］・Ｄ［３］・Ｄ［５］・Ｄ［７］の４ｂｉｔ
で計算できることがわかる。このため、Ｎ０Ｎ １の最下
位ビットは、遷移数低減回路２３を通すことなく求める
ことができるため、遷移数低減回路２３の遅延時間分だ
け速く求めることができる。図８は本発明に係るレベル
数差計算回路の実施形態である。遷移数低減回路２３の
出力ｑ＿ｍ［０］〜ｑ＿ｍ［７］を受けて回路１４ａ〜
１４ｄは“１１”か“００”かを検出する。回路３４ａ
と３４ｂは、それらの出力を受けて４ｂｉｔ分の“０
０”−“１１”を計算する。“００”−“１１”は、
（“０”−“１”）／２と等しいため、回路３４ａと３
４ｂの出力を加算器３５で加えることで、Ｎ０Ｎ１を求
めることができる。通常、加算回路は下位のビットから
順に計算していくため、上位のビットが求まるまでに時
間がかかる。しかし、本発明の方式では、下位ビット計
算回路３６を用意することで一番下のビットをあらかじ
め計算しておくことができるため、速く計算を行うこと
ができる。しかも、Ｄ［１］・Ｄ［３］・Ｄ［５］・Ｄ
［７］の４ｂｉｔの少ない入力信号数で下位ビットを計
算することができるため、ハードウェア量が増加するこ
とはない。以上、本発明は実施例に基づいて説明された
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載される範囲内で、自由に変形・変更可
能である。
Claims (6)
- 【請求項１】８ｂｉｔの第一の入力信号を受けて前記第
一の入力信号の隣合うビット間の遷移の数を低減させる
第一の回路と、前記第一の入力信号の各ビットの状態を
調べて第一の状態が多いか第二の状態が多いかを判別す
る第二の回路と、前記第一の回路と前記第二の回路の出
力を受けて１０ｂｉｔの出力信号の前記第一の状態と前
記第二の状態の数のバランスをとるための第三の回路
と、前記第三の回路の出力を受けて前記第一の回路の８
ｂｉｔの出力を反転させる第四の回路を具備するＤＶＩ
（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃ
ｅ）規格の符号化回路において、前記第二の回路の入力
は前記８ｂｉｔの第一の入力信号のうちの７ｂｉｔであ
ることを特徴とする半導体集積回路。 - 【請求項２】前記符号化回路において、前記第一の回路
の出力は前記第二の回路の出力を受けて８ｂｉｔの出力
のうちの４ｂｉｔを反転させる第五の回路を具備するこ
とを特徴とする半導体集積回路。 - 【請求項３】前記第一の回路の出力は前記第二の回路の
出力を受けて８ｂｉｔの出力のうちの４ｂｉｔを反転さ
せる第五の回路を具備することを特徴とする請求項１記
載の半導体集積回路。 - 【請求項４】前記符号化回路において、前記第三の回路
は、前記符号化回路の出力のうち前記第一の状態と前記
第二の状態の数の差の履歴を４ｂｉｔ分記憶するための
第六の回路と、前記第一の回路の出力のうち前記第一の
状態と前記第二の状態の差を計算するための第七の回路
と、前記第二の回路と前記第六の回路と前記第七の回路
の出力を受けて前記第七の回路の出力を反転させるため
の信号をつくる第八の回路と、前記第八の回路の出力を
受けて前記第七の回路の出力を反転させる第九の回路
と、前記第二の回路と前記第六の回路と前記第九の回路
の出力の和を計算し前記第六の回路へ出力する第十の回
路を具備することを特徴とする半導体集積回路。 - 【請求項５】前記第三の回路は、前記符号化回路の出力
のうち前記第一の状態と前記第二の状態の数の差の履歴
を４ｂｉｔ分記憶するための第六の回路と、前記第一の
回路の出力のうち前記第一の状態と前記第二の状態の差
を計算するための第七の回路と、前記第二の回路と前記
第六の回路と前記第七の回路の出力を受けて前記第七の
回路の出力を反転させるための信号をつくる第八の回路
と、前記第八の回路の出力を受けて前記第七の回路の出
力を反転させる第九の回路と、前記第二の回路と前記第
六の回路と前記第九の回路の出力の和を計算し前記第六
の回路へ出力する第十の回路を具備することを特徴とす
る請求項１、２、３記載の半導体集積回路。 - 【請求項６】前記第七の回路の入力は、前記第一の回路
の出力に加え、前記第一の入力信号８ｂｉｔのうちの４
ｂｉｔ分であることを特徴とする請求項５記載の半導体
集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153860A JP2001339719A (ja) | 2000-05-24 | 2000-05-24 | ディジタル画像伝送用符号化器 |
| PCT/JP2001/000446 WO2001091306A1 (fr) | 2000-05-24 | 2001-01-24 | Codeur pour transmission d'une image numerique |
| US10/296,328 US7095895B2 (en) | 2000-05-24 | 2001-01-24 | Semiconductor integrated circuit for realizing coding circuit |
| CNB018099130A CN1272910C (zh) | 2000-05-24 | 2001-01-24 | 半导体集成电路 |
| TW90111989A TW515084B (en) | 2000-05-24 | 2001-05-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153860A JP2001339719A (ja) | 2000-05-24 | 2000-05-24 | ディジタル画像伝送用符号化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339719A true JP2001339719A (ja) | 2001-12-07 |
Family
ID=18659042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000153860A Pending JP2001339719A (ja) | 2000-05-24 | 2000-05-24 | ディジタル画像伝送用符号化器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7095895B2 (ja) |
| JP (1) | JP2001339719A (ja) |
| CN (1) | CN1272910C (ja) |
| TW (1) | TW515084B (ja) |
| WO (1) | WO2001091306A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016526326A (ja) * | 2013-05-16 | 2016-09-01 | ラティス セミコンダクタ コーポレーションＬａｔｔｉｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | 遷移数最少差動信号方式（ｔｍｄｓ）コーディングを利用した通信インタフェースを介する送信のための、ガードバンドデータのコーディング |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339719A (ja) * | 2000-05-24 | 2001-12-07 | Thine Electronics Inc | ディジタル画像伝送用符号化器 |
| KR100594300B1 (ko) | 2004-11-05 | 2006-06-30 | 삼성전자주식회사 | 디지털 비디오 데이터 전송 시스템 및 그 전송 방법 |
| CN101783165A (zh) * | 2010-03-26 | 2010-07-21 | 上海宏力半导体制造有限公司 | 一种半导体存储器、半导体存储器系统及其对应编程方法 |
| KR101960242B1 (ko) * | 2012-09-18 | 2019-03-20 | 삼성전자주식회사 | 신체 영역 네트워크 또는 저전력 네트워크에서 직류 발란싱을 수행하는 최소 에너지 코딩 방법 및 장치 |
| US10922465B2 (en) * | 2018-09-27 | 2021-02-16 | Arm Limited | Multi-input logic circuitry |
| US11755511B2 (en) * | 2021-08-25 | 2023-09-12 | Xilinx, Inc. | Data bus inversion using multiple transforms |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4268861A (en) * | 1978-09-18 | 1981-05-19 | Massachusetts Institute Of Technology | Image coding |
| US4800440A (en) * | 1985-12-23 | 1989-01-24 | Nec Corporation | Digital image signal coding/decoding circuit with buffer memory storing reference line as compression codes |
| BE1000643A5 (fr) * | 1987-06-05 | 1989-02-28 | Belge Etat | Procede de codage de signaux d'image. |
| JP2636901B2 (ja) * | 1988-09-30 | 1997-08-06 | 日本電気ホームエレクトロニクス株式会社 | ８／１０符号変換方法 |
| JP3042142B2 (ja) * | 1992-02-28 | 2000-05-15 | 日本電気株式会社 | 半導体集積回路 |
| JP2809541B2 (ja) * | 1992-03-02 | 1998-10-08 | 沖電気工業株式会社 | コーデック |
| US5825824A (en) * | 1995-10-05 | 1998-10-20 | Silicon Image, Inc. | DC-balanced and transition-controlled encoding method and apparatus |
| JPH1185018A (ja) * | 1997-09-12 | 1999-03-30 | Toshiba Corp | 暗号処理用半導体集積回路及び暗号アルゴリズム変更方法 |
| JP2001339719A (ja) * | 2000-05-24 | 2001-12-07 | Thine Electronics Inc | ディジタル画像伝送用符号化器 |
-
2000
- 2000-05-24 JP JP2000153860A patent/JP2001339719A/ja active Pending
-
2001
- 2001-01-24 CN CNB018099130A patent/CN1272910C/zh not_active Expired - Fee Related
- 2001-01-24 WO PCT/JP2001/000446 patent/WO2001091306A1/ja active Application Filing
- 2001-01-24 US US10/296,328 patent/US7095895B2/en not_active Expired - Fee Related
- 2001-05-18 TW TW90111989A patent/TW515084B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016526326A (ja) * | 2013-05-16 | 2016-09-01 | ラティス セミコンダクタ コーポレーションＬａｔｔｉｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | 遷移数最少差動信号方式（ｔｍｄｓ）コーディングを利用した通信インタフェースを介する送信のための、ガードバンドデータのコーディング |
Also Published As
| Publication number | Publication date |
|---|---|
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| US7095895B2 (en) | 2006-08-22 |
| CN1272910C (zh) | 2006-08-30 |
| WO2001091306A1 (fr) | 2001-11-29 |
| CN1441997A (zh) | 2003-09-10 |
| US20030184454A1 (en) | 2003-10-02 |
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