JP2636901B2

JP2636901B2 - ８／１０符号変換方法

Info

Publication number: JP2636901B2
Application number: JP63246556A
Authority: JP
Inventors: 哲史糸井
Original assignee: NEC Home Electronics Ltd
Current assignee: NEC Home Electronics Ltd
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH0294922A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、８ビットデータを誤り訂正機能とDCフリ
ー特性をもちRLLC則を満たす10ビットデータに変換する
8/10符号変換方法に関する。

［従来の技術］ CD（コンパクトディスク）プレーヤにより再生される
コンパクトディスクには、信号再生時のトラッキングサ
ーボに適したEFM（8/14符号変換）変調が採用されてい
る。第19図に示した従来の8/14符号器１は、CIRCエンコ
ーダ（図示せず）による誤り訂正を受けた８ビットデー
タを、変換テーブルに従って14ビットデータに変換する
8/14変換回路２を有する。８ビットデータは、8/14変換
回路２だけでなく、ビット変換規則に従う結合ビット候
補を発生する結合ビット候補発生回路３と結合ビット候
補のなかから後述のDSV評価に従って最適結合ビットを
決定する結合ビット決定回路４にも供給され、結合ビッ
ト決定回路４にて決定された最適結合ビットを、結合ビ
ット挿入回路５において8/14変換回路２の出力である14
ビットデータ間に挿入することにより、14ビットデータ
どうしが結合される。

8/14変換回路２は、反転を示す“1"と非反転を示す
“0"の2¹⁴通りの組み合わせパターンのなかから、
「“1"と“1"の間に“0"が２個以上入り、かつ、“0"の
個数が10個以内である」というビット変換規則に従って
選出した2⁸（256）通りのパターンを、変換テーブル化
して格納したROM（読み出し専用メモリ）を有してお
り、入力された８ビットデータは一義的に対応する14ビ
ットデータに変換される。また、14ビットデータに間挿
する結合ビットの候補を発生する結合ビット候補発生回
路４は、例えば先行する14ビットデータの最後が“1"で
終わり、後続の14ビットデータが“1"で始まるような場
合に対処できるよう、相前後する14ビットデータ間に３
ビットの結合ビットを挿入することで、ビット変換規則
との整合を図るものであり、結合ビットとして考えられ
る４種類のパターン000,001,010,100のなかから、ビッ
ト変換規則を犯さないパターンを結合ビット候補として
結合ビット決定回路４に供給する。結合ビット決定回路
４は、結合ビット候補発生回路３から供給される結合ビ
ット候補から、相前後する14ビットデータ28ビットと３
ビットの結合ビットを合わせた31ビット分の信号の直流
成分を示すDSV（Digital SumValue）を最小にするパタ
ーンを、最適な結合ビットとして選択するようになって
いる。

ところで、ここで扱うDSVとは、14ビットデータの信
号波形の高レベルを＋１点，低レベルを−１点とし、14
ビットデータの進行とともに累積される合計点数を表す
ものであり、DSVの絶対値が小さいほど14ビットデータ
の直流成分や低周波成分が少なく、それだけコンパクト
ディスク表面に付いた傷等による影響を受けにくくなる
ため、相前後する14ビットデータの最後に得られるDSV
を最小とする結合ビットが、最適結合ビットとして選択
される。

［発明が解決しようとする課題］上記従来の8/14符号器１は、信号の直流成分を打ち消
すことはできるが、14ビットデータどうしを接続する結
合ビットを含めると８ビットデータの変換にかなりの冗
長ビットが必要であり、このため信号の伝送帯域を徒に
広帯域化してしまうといった課題を抱えており、また再
生信号の時間軸が揺れたときの符号誤りを起こさないた
めの余裕度（ジッタマージン）を表す検出窓幅Twが、ビ
ット間隔Ｔに対して0.47Tと、比較的小さい等の課題が
あった。

一方、DAT（Digital Audio Taperecorder）において
は、EFM変調方式に見られる過度の冗長性を排し、冗長
度を２ビットに抑えた8/10符号変換方式が用いられてお
り、8/14符号器１の5.18Tに対し最大符号反転間隔Tmax
を3.2Tに短縮でき、しかも誤り訂正に用いる二重リード
ソロモン符号との相性が良いなどの優れた特長が注目さ
れている。しかし、この種の8/10符号変換方式は、誤り
訂正符号処理と符号変換処理とが互いに独立して存在す
るため、記録再生過程だけでなく符号変換過程で生じた
符号誤りも、誤り訂正回路が負担しなければならず、そ
れだけ誤り訂正本来の目的である記録再生過程における
符号誤りの低減効果が薄れてしまうといった課題を抱え
ていた。

また、特開昭59−171243号「符号変調方式」には、８
ビットデータを10ビットの符号語に変換し、NRZI変調し
て伝送する符号変換方式が開示されている。この符号変
換方式は、４つ以上の“0"の連続もしくは端に３個の連
続する“0"をもたない符号語で、かつ前に隣接する符号
語とのつなぎ目部分の１ビットを含む10ビット区間もし
くは後に隣接する符号語とのつなぎ目部分を含む10ビッ
ト区間の少なくとも一方の区間において、DSVが零とな
る符号語の集合から、両端に“0"をもたないか又は少な
くとも一方の端に孤立した“0"をもつ符号語（グループ
Ａ）と、末尾に孤立した“00"をもち、かつ“・・・000
100"を含まず、“・・・00010"を含む符号語（グループ
Ｂ）、先頭に孤立した“00"をもち、かつ“001000・・
・”を含まず、“01000・・・”を含む符号語（グルー
プＣ）の３グループに分類し、グループＡとＢの和集合
か、又はグループＡとＣの和集合から256パターンを選
択し、８ビットデータのそれぞれに対応させてある。

しかしながら、この符号変換方式は、例えば“111010
1110"のごとく、前に隣接する符号語とのつなぎ目部分
の１ビットを含む10ビット区間においてのみDSVが０と
なる符号語（マークａの符号語）と、例えば“11000101
10"のごとく、後に隣接する符号語とのつなぎ目部分の
１ビットを含む10ビット区間においてのみDSVが０とな
る符号語（マークｂの符号語）とが、連続して現れる場
合は、前と後の20ビット区間の双方において、NRZI変換
符号中の“1"と“0"の比が、11:9もしくは9:11となり、
DSV積算値は２又は−２となって０とはならない。この
ため、マークａの符号語とマークｂの符号語が交互に連
続する極端な変換例に関しては、到底DCフリーとは言え
ず、伝送信号のゼロクロス点がピークの1/20ずつ上方又
は下方にシフトし続けてしまうといった危険を孕むもの
であった。これは、上記符号変換方式が、符号語自体の
DSVには着目しながらも、連続する符号語のDSV積算値を
監視し、このDSV積算値が閾値を逸脱しそうになったと
きにこれを零に引き戻すような変換則を採用しなかった
ことに原因があり、最大符号反転間隔の抑制を優先する
もDSV積算値を度外視したことによる重大な瑕疵である
ことは明らかであった。

一方また、例えば特開昭60−109358号「２進データの
符号化装置」には、DSV積算値を零に収速させるよう符
号を選択して符号化する8/10符号変換方式が開示されて
いる。

しかしながら、この符号変換方式は、８ビットデータ
をまず最初に8/9変換により９ビットデータに変換し、
この最初の変換により得られたTmin＝0.89T,Tmax＝3.56
Tでかつ直流成分のある９ビットデータに対し、マージ
ンビットを１ビット挿入することにより、Tmin＝0.8T,T
max＝3.2TでDC成分の少ない10ビットの符号を得るもの
であり、１ビットのマージンビットを挿入した10ビット
データのDSVの極性と、既に符号化された符号データのD
SVの極性とが逆になるよう、マージンビットの論理を
“1"又は“0"に決定する符号変換則によっているため、
完全にDCフリーというわけではなく、DC成分は零近くを
行き来するものであった。より詳しくは、この符号変換
方式は、既に符号化された先行符号化データのDSVすな
わちDSV積算値を求めておき、さらに先行する符号化デ
ータの末尾２ビットが“00"で、かつ今回符号化する後
行符号化データの先頭ビットが“0"のときは、マージン
ビットとして“1"を選択するが、それ以外の場合は、マ
ージンビットを“0"とするも、後行する符号化データ９
ビットのDSVが前記DSV積算値と同じ極性の場合だけは、
例外的にマージンビットを“1"とする符号変換則を採用
していた。この場合、例外的にマージンビット“1"を選
択することは、後行する符号化データ９ビットのDSVの
極性を反転することを意味するため、先行る符号化デー
タの末尾２ビットが“00"で、かつ今回符号化する後行
符号化データの先頭ビットが“0"のときを除き、DSV積
算値は零に収束する方向の規制を受けることになるが、
DSV積算値の極性に着目しただけの変換であり、DSV積算
値の大きさに見合った補償を行うものでないため、収束
を加速するような積極的な零収束を望むことはできない
ものであった。また、後行符号化データの先頭に挿入す
るマージンビットについても、後行する符号化データ９
ビットのDSVをROM等からなる後行DSV演算部から読み出
し、ビット出力ごとに計数動作を行うアップダウンカウ
ンタ等からなる先行DSV演算部が計数したDSV積算値と極
性比較し、そこで初めて“1"又は“0"に決定される。従
って、次の符号変換に必要なDSV積算値は、マージンビ
ットの決定を受けて確定した10ビットデータをビット出
力ごとに計数しなければ確定せず、DSV積算値の演算に
時間がかかるため、符号変換に時間がかかるといった課
題を抱えるものであった。

［課題を解決するための手段］この発明は、上記課題を解決したものであり、８ビッ
トデータを10ビットデータに符号変換する8/10符号変換
方法であって、１ブロックに集約化した８の整数倍個の
８ビットデータに対し、９の前記整数倍の全長をもつリ
ードソロモン符号を生成し、得られたパリティデータを
各８ビットデータの末尾に１ビットずつ配分して９ビッ
トデータとし、次に９ビットデータをデータ個々の直流
バランスを示すDSVが零の10ビット平衡符号かDSVが正の
10ビット不平衡符号にそれぞれ２の補数表示したDSVを
結合したデータに変換する主変換テーブルと、９ビット
データを10ビット平衡符号かDSVが負の10ビット不平衡
符号にそれぞれ２の補数表示したDSVを結合したデータ
に変換する副変換テーブルとを用い、前記パリティデー
タ付きの９ビットデータを、前記２の補数表示したDSV
はDSV積算値の算出に当て、前記主副の変換テーブルの
うち変換のつど更新されるDSV積算値を零に収束させる
方の変換テーブルを選択しつつ、DSVを除く10ビットデ
ータに符号変換することを特徴とするものである。

［作用］この発明は、１ブロックに集約化した８の整数倍個の
８ビットデータに対し、９の前記整数倍の全長をもつリ
ードソロモン符号を生成し、得られたパリティデータを
各８ビットデータの末尾に１ビットずつ配分して９ビッ
トデータとし、次に９ビットデータをデータ個々の直流
バランスを示すDSVが零の10ビット平衡符号かDSVが正の
10ビット不平衡符号にそれぞれ２の補数表示したDSVを
結合したデータに変換する主変換テーブルと、９ビット
データを10ビット平衡符号かDSVが負の10ビット不平衡
符号にそれぞれ２の補数表示したDSVを結合したデータ
に変換する副変換テーブルとを用い、前記パリティデー
タ付きの９ビットデータを、前記２の補数表示したDSV
はDSV積算値の算出に当て、前記主副の変換テーブルの
うち変換のつど更新されるDSV積算値を零に収束させる
方の変換テーブルを選択しつつ、DSVを除く10ビットデ
ータに符号変換することにより、符号変換処理に誤り訂
正処理を織り交ぜ、８ビットデータを誤り訂正機能とDC
フリー特性をもちRLLC則を満たす10ビットデータに変換
する。

［実施例］以下、本発明の実施例について、第１図ないし第18図
を参照して説明する。第1,2図は、本発明の8/10符号変
換方法を適用した8/10符号器及び復号器の各一実施例を
示す回路構成図、第３図ないし第18図は、いずれも第１
図に示した変換ROMが内蔵する主副一対の変換テーブル
を示す図である。

第１図に示す8/10符号器11は、８ビットデータの末尾
にパリティビットを付加して９ビットデータとする誤り
訂正処理回路12と、この誤り訂正処理回路の出力９ビッ
トデータを10ビットデータに変換する9/10変換回路13か
らなる。誤り訂正処理回路12は、１ブロックに集約した
32個の８ビットデータD32n,D32n＋1,...D32n＋31に対
し、ｆ（ｘ）＝x⁸＋x⁴＋x³＋x²＋１を原始多項式とする（36,32）リードソロモン符号を生
成する。すなわち、実施例におけるリードソロモン符号
の全長36とデータ長32は、それぞれ９と８の４倍に相当
し、４個のパリティデータP3,P2,P1,P0は、なる関係式によって規定される。ただし、αは原始多項
式の根である。

ところで、上記関係式を満たす総計32ビットのパリテ
ィデータP3,P2,P1,P0は、誤り訂正処理回路12内で１ビ
ットずつに分割され、32個のデータD32n〜D32n＋31の各
末尾に付加される。すなわち、パリティデータP3は、そ
の最上位ビットから最下位ビットまでの８個のビット
が、D32nからD32n＋７の各末尾に付加される。また、パ
リティデータP2も、その最上位ビットから最下位ビット
までが、D32n＋８からD32n＋15の各末尾に付加される。
同様に、パリティデータP1とP0についても、D32n＋16〜
D32n＋23及びD32n＋24〜D32n＋31にそれぞれ分割配分さ
れる。従って、32シンボルの８ビットデータに関するパ
リティデータは、第１図に示したように、個々に分割さ
れて各シンボルの末尾に分散結合される。

こうして８ビットデータにパリティビットを付加して
得られた９ビットデータは、続く9/10変換回路13におい
て符号変換を受けることになる。9/10変換回路13は、あ
らかじめ用意した主副一対の変換テーブルを使い分けな
がら、変換データのDSV積算値が零に収束するよう符号
変換する。両変換テーブルは、９ビットデータの16進数
表現である（000）_Ｈ〜（1FF）_Ｈの計512個のアドレス
をもつ変換ROM内14に格納されており、主変換テーブル
では、９ビットデータをDSVが零の10ビット平衡符号かD
SVが正の10ビット不平衡符号に変換し、副変換テーブル
では、９ビットデータを10ビット平衡符号かDSVが負の1
0ビット不平衡符号に変換する。

第２図〜第18図に示す主変換テーブルは（000）_Ｈ〜
（0FB）_Ｈの252個の９ビットデータに対し、DSVが０の1
0ビットデータを対応させ、さらに（0FC）_Ｈ〜（1CD）
_Ｈまでの210個の９ビットデータに対しては、DSVが＋２
の10ビットデータを対応させ、残る（1CE）_Ｈ〜（1FF）
_Ｈまでの50個の９ビットデータに対しDSVが＋４の10ビ
ットデータを対応させてある。また、副変換テーブルに
ついては、（000）_Ｈ〜（0FB）_Ｈの252個の９ビットデ
ータに対し、主変換テーブルで用いたのとまったく同じ
10ビットデータを対応させ、さらに（0FC）_Ｈ〜（1CD）
_Ｈまでの210個の９ビットデータに対しては、DSVが−２
の10ビットデータを対応させ、残る（1CE）_Ｈ〜（1FF）
_Ｈまでの50個の９ビットデータに対しDSVが−４の10ビ
ットデータを対応させてある。ただし、（0FC）_Ｈ以下
は、主変換テーブルと副変換テーブルとで、10ビットデ
ータは互いに符号反転関係にある。

なお、変換により得られる10ビットデータは772通り
存在するが、５種類のDSV0,±2,±４はいずれも２の補
数で表示され、すべての４ビットデータに共通する最下
位ビット“0"を除く上位３ビットを、10ビットデータの
上位側に結合させてテーブル内に格納してある。例えば
DSV−２は111であり、DSV−４は110である。

ここで、誤り訂正処理回路12から得られる９ビットデ
ータは、まず初段のＤフリップフロップ回路15を経て変
換ROM14に送り込まれる。そして、変換ROM14内に格納さ
れた主副いずれか一方の変換テーブルに従って13ビット
データに変換された後、下位10ビットと上位３ビット
が、それぞれ外部出力用のＤフリップフロップ回路16と
DSV積算回路17に供給される。DSV積算回路17は、変換RO
M13の上位３ビット出力にそれまでのDSVを加算すること
でDSV積算値を更新する加算回路18と、この加算回路18
の出力をラッチするＤフリップフロップ回路19からな
り、現在のDSV積算値を表すＤフリップフロップ回路19
の出力が加算回路18の被加算入力とされる。

Ｄフリップフロップ回路19の出力最上位ビットは、DS
V積算値の正負を表しており、このためDSV積算値が零又
は正のときは、Ｄフリップフロップ回路19のロウレベル
のラッチ出力をもって副変換テーブルの選択が実行され
る。また、DSV積算値が負のときは、Ｄフリップフロッ
プ回路19のハイレベルの出力をもって主変換テーブルが
選択される。

いまここで、Ｄフリップフロップ回路19にラッチされ
たDSV積算値が001（＝＋２）であるときに、９ビットデ
ータとして（0FF）_Ｈすなわち011111111が送られてきた
とする。この場合、Ｄフリップフロップ回路19の出力最
上位ビットは“0"であるため、副変換テーブルによる符
号変換が行われ、アドレス（0FF）_Ｈに対応するデータ1
111110001000が出力される。なお、出力データの上位３
ビットは、10ビットデータ1110001000のDSV−２を表し
ており、これがDSV積算回路17内でそれまでのDSV積算値
＋２に加算される結果、DSV積算値は０に戻される。

こうして、次々に送られてくる９ビットデータは、DS
V積算値を零に収束させる方向で符号変換されていくわ
けであるが、８ビットデータのビット間隔Ｔに対し、10
ビットデータのビット間隔すなわち最小符号反転間隔Tm
inは、8/10・Ｔ（＝0.8T）で表される。また、短いほど
よい最大符号反転間隔Tmaxは、10ビットデータが111000
0000,0000001111と続く最悪のケースを想定すること
で、13個の“0"が持続する期間、すなわち13Tmin（＝1
0.4T）となる。

このように、上記8/10符号器11は、１ブロックに集約
化した８の整数倍個の８ビットデータに対し、９の前記
整数倍の全長をもつリードソロモン符号を生成し、得ら
れたパリティデータを各８ビットデータの末尾に１ビッ
トずつ配分して９ビットデータとし、次に９ビットデー
タをデータ個々の直流バランスを示すDSVが零の10ビッ
ト平衡符号かDSVが正の10ビット不平衡符号にそれぞれ
２の補数表示したDSVを結合したデータに変換する主変
換テーブルと、９ビットデータを10ビット平衡符号かDS
Vが負の10ビット不平衡符号にそれぞれ２の補数表示し
たDSVを結合したデータに変換する副変換テーブルとを
用い、前記パリティデータ付きの９ビットデータを、前
記２の補数表示したDSVはDSV積算値の算出に当て、前記
主副の変換テーブルのうち変換のつど更新されるDSV積
算値を零に収束させる方の変換テーブルを選択しつつ、
DSVを除く10ビットデータに符号変換する構成としたか
ら、符号変換処理に誤り訂正処理を織り交ぜ、８ビット
データを誤り訂正機能とDCフリー特性をもちRLLC則を満
たす10ビットデータに変換することができ、符号変換処
理に誤り訂正処理を複合させた分、符号変換処理とは別
個に施される誤り訂正処理の訂正能力負担を軽減するこ
とができる。また、9/10符号変換では、符号変換後の10
ビットデータだけを単にテーブル内に格納するのではな
く、変換に伴って増減するDSVの値を10ビットデータに
結合して格納してあり、このためDSV積算値の計算が非
常に簡単であり、符号変換と同時にDSVの積算が完了し
てしまうため、符号変換の所要時間を最大限短縮するこ
とができる。さらにまた、9/10符号変換では、変換デー
タの直流成分を±４以内に抑えることができ、しかも51
2個のアドレスをもつ変換ROM14内に主副一対の変換テー
ブルを格納し、これにDSV積算回路17を付加すること
で、RLLC則を満たす10ビットデータが得られるので、小
規模ROMの特徴を活かしたPLA化と回路全体の構成の簡単
化を図ることができる。また、DPCM（差分パルスコード
符号変調）方式と併用すれば、出現頻度の高い８ビット
差分データほどDSVが零の10ビットデータに変換される
ので、常用域での変換データの直流成分を可及的に抑制
することができる。

第２図に示す復号器21は、10ビットデータを８ビット
データに復号するものであり、上述の8/10符号器11と対
をなすものである。ここでは、再生した10ビットデータ
を変換ROMを内蔵する10/9変換回路22にて９ビットデー
タに変換し、続く誤り訂正回路23におけるデコードを通
じて、最大２シンボルまでの誤り訂正を行うことができ
る。

なお、上記実施例では、誤り訂正処理回路12において
生成するリードソロモン符号の全長を８の４倍とした
が、この４を含め整数ｋを用いるならば、（9k,8k）の
リードソロモン符号を生成することで、8k個の８ビット
データに、ｋ個のパリティデータP0〜Pk−１を１ビット
ずつ分散結合し、過不足なく９ビットデータとすること
ができる。

［発明の効果］以上説明したように、この発明は、１ブロックに集約
化した８の整数倍個の８ビットデータに対し、９の前記
整数倍の全長をもつリードソロモン符号を生成し、得ら
れたパリティデータを各８ビットデータの末尾に１ビッ
トずつ配分して９ビットデータとし、次に９ビットデー
タをデータ個々の直流バランスを示すDSVが零の10ビッ
ト平衡符号かDSVが正の10ビット不平衡符号にそれぞれ
２の補数表示したDSVを結合したデータに変換する主変
換テーブルと、９ビットデータを10ビット平衡符号かDS
Vが負の10ビット不平衡符号にそれぞれ２の補数表示し
たDSVを結合したデータに変換する副変換テーブルとを
用い、前記パリティデータ付きの９ビットデータを、前
記２の補数表示したDSVはDSV積算値の算出に当て、前記
主副の変換テーブルのうち変換のつど更新されるDSV積
算値を零に収束させる方の変換テーブルを選択しつつ、
DSVを除く10ビットデータに符号変換するようにしたか
ら、符号変換処理に誤り訂正処理を織り交ぜ、８ビット
データを誤り訂正機能とDCフリー特性をもちRLLC則を満
たす10ビットデータに変換することができ、符号変換処
理に誤り訂正処理を複合させた分、符号変換処理とは別
個に施される誤り訂正処理の訂正能力負担を軽減するこ
とができ、また9/10符号変換では、符号変換後の10ビッ
トデータだけを単にテーブル内に格納するのではなく、
変換に伴って増減するDSVの値を10ビットデータに結合
して格納してあり、このためDSV積算値の計算が非常に
簡単であり、符号変換と同時にDSVの積算が完了してし
まうため、符号変換の所要時間を最大限短縮することが
でき、さらにまた変換データの直流成分を±４以内に抑
え、しかも同種ビットが13ビット連続する場合に発生す
る最大符号反転間隔を、ビット間隔の104/10倍に押さえ
ることができるため、記録最高周波数の抑制が可能であ
り、また512個のアドレスをもつ変換ROM内に主副一対の
変換テーブルを格納し、これにDSV積算回路を付加する
ことで、RLLC則を満たす10ビットデータが得られるの
で、小規模ROMの特徴を活かしたPLA化と回路全体の構成
の簡単化を図ることができ、またDPCM（差分パルスコー
ド符号変調）方式との併用では、出現頻度の高い８ビッ
ト差分データほどDSVが零の10ビットデータに変換され
るので、常用域での変換データの直流成分を可及的に抑
制することができる等の優れた効果を奏する。

【図面の簡単な説明】

第1,2図は、本発明の8/10符号変換方法を適用した8/10
符号器及び復号器の各一実施例を示す回路構成図、第３
図ないし第18図は、いずれも第１図に示した9/10符号器
の符号変換に用いる主副一対の変換テーブルを示す図、
第19図は、従来の8/14符号器の一例を示す回路構成図で
ある。 11……8/10符号器 12……誤り訂正回路 13……9/10変換回路 14……変換ROM 17……DSV積算回路 21……復号器 22……10/9変換回路 23……誤り訂正回路

Claims

(57)【特許請求の範囲】

【請求項１】８ビットデータを10ビットデータに符号変
換する8/10符号変換方法であって、１ブロックに集約化
した８の整数倍個の８ビットデータに対し、９の前記整
数倍の全長をもつリードソロモン符号を生成し、得られ
たパリティデータを各８ビットデータの末尾に１ビット
ずつ配分して９ビットデータとし、次に９ビットデータ
をデータ個々の直流バランスを示すDSVが零の10ビット
平衡符号かDSVが正の10ビット不平衡符号にそれぞれ２
の補数表示したDSVを結合したデータに変換する主変換
テーブルと、９ビットデータを10ビット不平衡符号がDS
Vが負の10ビット不平衡符号にそれぞれ２の補数表示し
たDSVを結合したデータに変換する副変換テーブルとを
用い、前記パリティデータ付きの９ビットデータを、前
記２の補数表示したDSVはDSV積算値の算出に当て、前記
主副の変換テーブルのうち変換のつど更新されるDSV積
算値を零に収束させる方の変換テーブルを選択しつつ、
DSVを除く10ビットデータに符号変換することを特徴と
する8/10符号変換方法。