JP3363432B2 - データ符号化システム - Google Patents

データ符号化システム

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にデータ符号化
システムに関して、特に、ＭＴＲ（maximum transition
run）コードとして知られるタイプのコードを実現する
システムに関する。
【０００２】
【従来の技術】チャネル・コードは、入力データ・ビッ
トを符号化プロセスによりチャネル・ビットにマップす
るもので、記録チャネルに供給されるビット・ストリー
ムの特性を改善するために、一般に使用される。こうし
たコードのコード率は、通常ｍ／ｎとして指定され、チ
ャネル・ビットｎに対するデータ・ビットの数ｍの比率
を示す。ＭＴＲコードは、データが磁気ディスクまたは
テープなどの磁気記録媒体上に記録されるときに、磁気
記録チャネルに供給されるデータの特性を改善するため
に使用される、特定タイプのチャネル・コードである。
ＭＴＲコードにより、記録媒体上の磁化パターン内で発
生し得る連続遷移の数が、"ｊ"により示される特定の数
に制限される。ＮＲＺＩ（非ゼロ復帰反転）記録形式と
共に使用される場合、ＭＴＲコードはチャネル・ビット
・シーケンス内の連続１の最大数を制限する。このｊ制
約は、データ回復においてエラーを低減する好ましい結
果をもたらす。より詳細には、距離利得、すなわち記録
パターン間の最小ユークリッド距離の増加を提供するこ
とにより、または最も起こりそうなエラー事象を除去す
ることにより、ビット・エラー性能が改善され、その結
果、データ回復側のシーケンス検出器におけるエラーの
可能性を低減する。例えば、Ｅ２ＰＲ４部分応答チャネ
ルなどにおける、高次部分応答整形及び最尤シーケンス
検出と共に使用される場合、ｊ＝２を有するＭＴＲコー
ドは、２．２ｄＢの距離利得を示す。ｊ＝２を有するＭ
ＴＲコードはまた、書込みフレンドリであり、ユーザ・
データの非常に高いデータ率でのディスクへの書込みを
可能にする。従って、高コード率ＭＴＲコードの設計は
非常に興味深いものであり、特に、例えばディスク・ド
ライブで使用される高次部分応答チャネルにおいてそう
である。
【０００３】
【発明が解決しようとする課題】ｊ制約に加え、ＭＴＲ
コードはまた一般に、連続０の最大数を"ｋ"に制限する
ことにより、タイミング回復及び利得制御を支援し、こ
うしたコードは通常、ＭＴＲ（ｊ、ｋ）コードとして指
定される。ｊ＝２を有するＭＴＲ（ｊ、ｋ）コードが、
米国特許第５８５９６０１号で述べられている。コード
率６／７ＭＴＲ（２、８）コードが、Brickner及びMoon
により、IEEE Transactions on Magnetics、Vol.33、N
o.5、September 1997、"Design of a Rate 6/7 Maxmum
TransitionRun Code"で提案されている。このコードは
準破局的であり、シーケンス検出器において、非常に長
いパス・メモリを要求する。準破局的コードは、一連の
ビット列１１００を含む符号化ビット・シーケンスを含
み、これらのビット・シーケンスは、シーケンス検出器
内でユークリッド距離を累積せず、従って符号化ビット
・シーケンスが不正に識別されがちで、好ましくない。
準破局的エラー事象は、ｊ＝３を有するコード率１６／
１７ＭＴＲ（２、８）コードにおいて回避される。これ
については、１９９８年１１月のＧＬＯＢＥＣＯＭ'９
８会議で公表されたTakushiらによる論文"Turbo-EEPRM
L:An EEPR4 Channel with an Error-Correcting Post-P
rocessor Designed for 16/17 Rate Quasi-MTR code"で
議論されているが、この論文では詳細な実施例について
述べられていない。コード率１６／１９ＭＴＲ（２、
７）コードについても、Brickner及びMoonにより、IEEE
Transactions on Magnetics、Vol.32、No.5、Septembe
r 1996、"Maxmum TransitionRun Code for Data Stroge
System"で言及されているが、こうしたコードを高価な
ルックアップ・テーブルに頼ることなく実現する問題
は、解決されていない。
【０００４】
【課題を解決するための手段】本発明の１態様によれ
ば、一連のｍビット・データ・ワードを符号化して、磁
気記録チャネルへ供給するための一連のｎビット・コー
ド・ワード（ｎ＞ｍ）を生成する方法が提供される。こ
の方法は、各ｍビット・データ・ワードを複数のビット
・ブロックに区分化するステップと、ｍビット・データ
・ワードから導出される結果のビット・シーケンスがｎ
ビット・シーケンスを構成するように、前記ブロックの
少なくとも１つを有限状態符号化方式に従い符号化する
ステップと、違反訂正の少なくとも１ステージにより、
前記ｎビット・コード・ワードを生成するステップとを
含み、違反訂正の前記のまたは各ステージが、ｎビット
・シーケンス内の１つ以上の所定の位置において、複数
の禁止ビット・パターンのいずれかの発生を検出し、そ
のようにして検出された禁止ビット・パターンを、それ
ぞれの代替ビット・パターンにより置換するステップを
含み、一連の前記ｎビット・コード・ワードにおいて、
所与の値の連続ビットの最大数が第１の所定数ｊ（ｊ≧
２）に制限され、他の値の連続ビットの最大数が第２の
所定数ｋに制限されるように、前記有限状態符号化方式
及び前記禁止及び代替ビット・パターンが予め決定され
る。
【０００５】従って本発明の実施例では、入力データ・
ワードを区分化し、次にｊ、ｋ制約を満足するように、
符号化及び違反訂正を適用することにより、ＭＴＲコー
ドが実現される。この区分化ブロックの実現は、ＭＴＲ
コードを獲得する利点を提供する一方で、符号器を劇的
に単純化し、高コード率コードの実現を効率的に可能に
する。本発明を具現化する符号化方法は、拡張ルックア
ップ・テーブルを要求することなく、比較的少ない論理
ゲートにより実現され、効率的で低コストの符号器／復
号器システムを提供する。
【０００６】前述のように、入力データ・ワードを複数
のブロックに区分化した後、これらのブロックの少なく
とも１つが、有限状態符号化方式に従い符号化される。
後述の例から明らかなように、ここで使用される有限状
態コードはブロック・コードである。ブロック・コード
は１状態コードであるという点で、有限状態コードの特
殊なケースである。２つ以上のブロックが符号化される
場合、異なる有限状態コードが異なるブロックに対して
使用され得る。
【０００７】本発明の好適な実施例では、準破局的エラ
ー伝播が回避されるように、禁止及び代替ビット・パタ
ーンが定義される。これは更に別の制約を課することに
より達成され、それにより、一連の前記ｎビット・コー
ド・ワードにおいて、前記所与の値の２連続ビットのシ
ーケンスに続き、前記他の値の２連続ビットを伴う４ビ
ット周期を有する周期的ビット・ストリング内の最大ビ
ット数が、第３の所定の数ｑに制限される。従って、シ
ーケンス検出において距離を累積しない符号化ビット・
シーケンスの最大長が、ｑに制限され、それに従いシー
ケンス検出器内のパス・メモリ長が制限される。
【０００８】後述のように、"１"が磁気遷移を表し、"
０"が遷移無しを表すＮＲＺＩ記録形式に従う実施例で
は、所与の値の前記ビットが値"１"のビットであり、ｊ
及びｋがそれぞれ一連の連続１及び０の最大長を表す。
【０００９】本発明の好適な実施例は、非常に高コード
率のＭＴＲコードの効率的な実現を可能にし、コード率
１６／１９及びコード率１６／１７のコードの例が以下
で詳述されるが、当業者であれば、ここで開示される技
術にもとづき、他の例を設計することができよう。
【００１０】ここでは本発明を具現化する方法に関連し
て、フィーチャが述べられるが、対応するフィーチャ
は、本発明を具現化する装置によっても提供され得る。
特に、更に本発明の別の態様によれば、一連のｍビット
・データ・ワードを符号化して、磁気記録チャネルへ供
給するための一連のｎビット・コード・ワード（ｎ＞
ｍ）を生成する装置が提供される。この装置は、各ｍビ
ット・データ・ワードを複数のビット・ブロックに区分
化する手段と、ｍビット・データ・ワードから導出され
る結果のビット・シーケンスがｎビット・シーケンスを
構成するように、前記ブロックの少なくとも１つを有限
状態符号化方式に従い符号化する符号器手段と、違反訂
正の少なくとも１ステージにより、前記ｎビット・コー
ド・ワードを生成する違反訂正手段とを含み、違反訂正
の前記のまたは各ステージが、ｎビット・シーケンス内
の１つ以上の所定の位置において、複数の禁止ビット・
パターンのいずれかの発生を検出し、そのようにして検
出された禁止ビット・パターンを、それぞれの代替ビッ
ト・パターンにより置換する手段を含み、一連の前記ｎ
ビット・コード・ワードにおいて、所与の値の連続ビッ
トの最大数が第１の所定数ｊ（ｊ≧２）に制限され、他
の値の連続ビットの最大数が第２の所定数ｋに制限され
るように、前記有限状態符号化方式及び前記禁止及び代
替ビット・パターンが予め決定される。
【００１１】
【発明の実施の形態】図１は、ＭＴＲ制約ｊ＝２を満足
する全てのビット・シーケンスを生成する３状態権利解
決有限状態遷移図（ＦＳＴＤ）を示す。この有限状態遷
移図は、全ての可能な権利解決表現の最小数の状態を有
するという点で、ｊ＝２に固有である。こうした有限状
態遷移図は、"シャノン・カバー"として知られる。従っ
て、図１はｊ＝２におけるシャノン・カバーを示す。ビ
ット・シーケンスは、ラベル付けされた状態１、２また
は３のいずれかにおいて開始し、連続的に矢印に沿って
移動することにより、シャノン・カバーから生成され
る。実線で示される矢印は値"０"のビットを示し、点線
で示される矢印は値"１"のビットを示す。この図の調査
は、生成され得る全てのビット・シーケンスが、最大ｊ
＝２の連続１を有することを示す。この図を参照して、
本発明の第１の実施例により実現されるコードについて
述べることにする。
【００１２】一般に、ＭＴＲコードを使用するディスク
・ドライブなどのデータ記憶システムでは、入力データ
がＭＴＲコードに従い符号化され、符号化ビット・シー
ケンスが生成されて、記録チャネルに供給される。記録
チャネルは一般に、合理的な係数を有する一般化部分応
答チャネルである。記録側において、こうしたシステム
の主な要素は、リード−ソロモン符号器、ＭＴＲ符号
器、プレコーダ、及び記録媒体上に記録するためにアナ
ログ記録波形を磁気ヘッドに供給する書込み前置補償回
路である。データ回復側では、前置増幅、自動利得制
御、ローパス・フィルタリング、サンプリング及び部分
応答等化の後、サンプル・ストリームがビタビ復号器な
どのシーケンス検出器に供給される。シーケンス検出器
は、不正なシーケンス検出を生じるエラーにより、違法
コード・ワードを含み得る符号化ビット・ストリームの
推定を生成する。逆前置符号化の後、オリジナル・デー
タの回復のために、推定コード・ワード・シーケンスが
ＭＴＲ復号器に供給され、続いてエラーがリード−ソロ
モン復号器により訂正される。
【００１３】図２は、こうしたデータ記憶システム内で
使用され得る、本発明の第１の実施例に従うＭＴＲ符号
器４の形式の符号器装置のブロック図である。この実施
例は、ｊ＝２、ｋ＝９及びｑ＝１４を有するコード率１
６／１９ＭＴＲコードを実現し、ここではＭＴＲ（ｊ、
ｋ／ｑ）形式に従い、ＭＴＲ（２、９／１４）コードと
して表すことにする。図示のように、ＭＴＲ符号器４
は、３入力符号器５、６及び７の形式の符号器手段を含
み、それぞれが有限状態符号化方式を実現する。第１の
符号器５は、６ビット・データ入力５ａ及び７ビット出
力５ｂを有するコード率６／７ブロック符号器である。
第２の符号器６は、６ビット・データ入力６ａ及び７ビ
ット出力６ｂを有するコード率６／７の２状態符号器で
ある。第１の符号器出力５ｂの最後のビット・ライン
は、２状態符号器６の１ビット入力６ｃに接続されて、
後述のように状態Ｓをセットする。第３の符号器７は、
４ビット・データ入力７ａ及び５ビット出力７ｂを有す
るコード率４／５ブロック符号器である。装置は更に、
左置換ユニット８及び右置換ユニット９の形式の違反訂
正手段を含む。第１の符号器出力５ｂの右側の４ビット
・ライン、及び第２の符号器出力６ｂの左側の３ビット
・ラインは、図示のように、左置換ユニット８の入力を
形成する。第２の符号器出力６ｂの右側の４ビット・ラ
イン、及び第３の符号器出力７ｂの５ビット・ライン
は、右置換ユニット９の入力を形成する。第１の符号器
出力５ｂの左側の３ビット・ライン、ユニット８の７ビ
ット出力８ｂ、及びユニット９の９ビット出力９ｂは一
緒に、装置の１９ビット出力を形成する。
【００１４】ＭＴＲ符号器４を使用する記録システムの
動作において、初期に直列リード−ソロモン符号化ビッ
ト・ストリーム形式の記録データが、直並列変換器（図
示せず）により、１６ビット並列形式に変換される。結
果の１６ビット・データ・ワードは、次に符号化のため
にＭＴＲ符号器４に供給される。特に、各データ・ワー
ドの１６ビットが、符号器入力５ａ、６ａ及び７ａの１
６ビット・ラインに供給され、従ってこれらは入力ワー
ドをそれぞれ６ビット、６ビット及び４ビットの３つの
ブロックに区分化する役目をする。符号器５乃至７は後
述のように、入力ブロックをそれぞれの符号化方式に従
い符号化する。入力ブロックはそれにより、第１、第２
及び第３のサブコード・ワードを、それぞれ出力５ｂ、
６ｂ及び７ｂ上に生成するように符号化され、結果的
に、オリジナル１６ビット・データ・ワードが１９ビッ
ト・シーケンスに変換される。左右の置換ユニット８及
び９は、以下で詳述するように、それらの入力に供給さ
れるビット・シーケンス内の禁止ビット・パターンを検
出し、こうした禁止パターンを代替ビット・パターンに
より置換することにより、符号化制約の違反をチェック
する。この違反訂正ステージの後、入力データ・ワード
に対する１９ビット・コード・ワードが、装置の出力を
形成する１９ビット・ライン上に現れる。
【００１５】符号器５により実現されるコード率６／７
ブロック・コードは、次のように構成される。図１を参
照すると、シャノン・カバー内の状態２から開始し、シ
ーケンスが状態１または２で終了するように、７つの遷
移を発生することにより、５７通りの潜在的な７ビット
・サブコード・ワードが生成される。このセット内の５
７通りのワードは、ｊ＝２制約を満足するシーケンスを
獲得するように、自由に連結され得る。ワードのこのセ
ットは、図１の状態２から開始し、状態３で終了するこ
とにより生成される１１通りの７ビット・ワードを増補
される。１１通りのワードの最初の２ビットは、００、
０１または１０のいずれかであり、最後の３ビットは常
に０１１である。１６進形式では、これらの１１通りの
ワードは、０３、０Ｂ、１３、２３、４３、１Ｂ、２
Ｂ、４Ｂ、３３、５３及び５Ｂである。これは合計６８
通りの潜在的なサブコード・ワード、すなわちコード率
６／７コードを構成するために要求されるよりも４つ多
いワードを提供する。６４通りのサブコード・ワードの
最終セットを獲得するために、ワード００、０１、４Ｃ
及び３３は廃棄される。従って、符号器５内において、
各６ビット入力ブロックは７ビット・サブコード・ワー
ドにマップされる。入力ブロックから符号器内で定義さ
れるサブコード・ワードへの特定のマッピングは、設計
選択の問題であり、システムの動作にとって決定的でな
い。
【００１６】符号器６はコード率６／７の２状態コード
を実現し、符号器５からの第１のサブコード・ワードの
最後のビットが、符号器６の現状態Ｓを決定する。この
コードは次のように構成される。前述の６８通りのワー
ドの同一の初期リストから、６通りのワード００、４
Ｃ、３３、１９、５６及び０６を廃棄することにより、
６２通りの状態独立サブコード・ワードが獲得される。
これらの６２通りの状態独立サブコード・ワードに割当
てられる６２通りの６ビット入力ブロックは、好適に
は、符号器の論理技法ができるだけ単純となるように選
択される。再度、データ・ブロックからサブコード・ワ
ードへの特定の１対１のマッピングは、設計選択の問題
である。２つの残りの入力ブロックの１つは、Ｓ＝０の
場合、サブコード・ワード５６にマップされ、Ｓ＝１の
場合、サブコード・ワード３３にマップされる。最後の
残りの入力ブロックは、Ｓ＝０の場合、サブコード・ワ
ード４Ｃにマップされ、Ｓ＝１の場合、サブコード・ワ
ード０６にマップされる。
【００１７】第３の符号器７により実現されるコード率
４／５ブロック・コードは、次のように構成される。図
１のシャノン・カバー内の状態２から開始し、状態１ま
たは状態２で終わる５つの遷移を発生することにより、
合計１７通りの潜在的なサブコード・ワードが生成され
得る。これらは００、０１、０２、０４、０５、０６、
０８、０９、０Ａ、０Ｃ、０Ｄ、１０、１１、１２、１
４、１５及び１６である。勿論、これらの内で００は、
コード率４／５コードに必要な１６通りのサブコード・
ワードを獲得するために、廃棄される。このコード率４
／５ブロック・コードは、Brickner及びMoonによる前記
の論文で開示されている。
【００１８】第１のコード率６／７コードのいずれのサ
ブコードも、１１からは開始せず、コード率４／５コー
ドのいずれのサブコード・ワードも、１１で終了しな
い。従って、１９ビット・コード・ワードの境界にまた
がるｊ＝２制約の違反は、可能でない。しかしながら、
符号器５及び６により出力される２つの７ビット・サブ
コード・ワード間の境界において、または符号器６の７
ビット出力と符号器７の５ビット出力の間の境界におい
て、違反は発生し得る。これは置換ユニット８及び９に
より実現される違反訂正ステージにおいて、次のように
処理される。
【００１９】禁止ビット・パターン及びそれらを左置換
ユニット８において置換する代替パターンが、下記の表
１３で定義される。そこでは符号器５乃至７により出力
される１９ビット・シーケンスが、ｙ1、ｙ2、
ｙ3、．．、ｙ18、ｙ19により表される。
【表１３】
【００２０】同様に、禁止ビット・パターン及びそれら
を右置換ユニット９において置換する代替パターンが、
下記の表１４で定義される。
【表１４】
【００２１】これらの表において、左列内の太字で示さ
れたパターンは、置換が実行されるべきか否かを決定す
るのに十分なパターンに該当する。
【００２２】各置換ユニット８、９が禁止ビット・パタ
ーンを検出し、置換した後、サブコード・ワード境界に
おけるｊ制約の違反が訂正される。更に、置換によりｋ
及びｑがそれぞれ９及び１４に低減され、それによりシ
ーケンス検出器において要求されるパス・メモリを短縮
し、タイミング回復及び利得制御を支援する。
【００２３】従って、ＭＴＲ符号器４は、コード率１６
／１９ＭＴＲ（２、９／１４）コードを実現し、これは
高コード率に加え、高効率を有する。コードの効率は、
容量（最大可能コード率）に対するコード率の比率とし
て定義される。現符号化制約に関連付けられる容量は
０．８７７２１０と計算され、現コードに対する効率は
９５．９９％となる。区分化ブロック構造は、符号化装
置の特に単純な実現を可能にし、従って、後述の対応す
る復号器装置についても同様であることが理解できよ
う。符号器及び復号器装置の実現のために、３６９個の
２進入力論理ゲートが必要とされるに過ぎないことが判
明している。１例として、ＭＴＲ符号器４として特に好
適なブール論理設計を、本明細書の末尾に詳細に示す。
距離を累積しない符号化シーケンスの最大長は、ｑ＝１
４に制限され、それにより準破局的エラー伝播が回避さ
れる。記録システムにおいて要求されるマグネットの最
大長は、ｋ＋１＝１０であり、記録チャネル内の逆プレ
コーダの出力における最大７ビット、８ビット及び２６
ビット・サイズのエラー・バーストは、ＭＴＲ復号器の
出力、すなわちリード−ソロモン復号器への入力におい
て、それぞれ高々２バイト、３バイト及び４バイトに影
響することが示されている。
【００２４】図３は、前述のＭＴＲ符号器４を使用する
システムのＭＴＲ復号器１１の形式の、復号器装置の実
施例を示す。当業者であれば、ＭＴＲ復号器１１の動作
は、ＭＴＲ符号器のこれまでの詳述から明らかであろ
う。手短に言えば、ＭＴＲ復号器１１は左右の逆置換ユ
ニット１２及び１３を含み、それらはそれぞれの入力１
２ａ及び１３ａ及び出力１２ｂ及び１３ｂを有する。出
力１２ｂ及び１３ｂのビット・ラインは図示のように、
第１及び第２のコード率６／７ブロック復号器１４及び
１５、及びコード率４／５ブロック復号器１６の形式の
復号器手段に接続される。入力１９ビット・コード・ワ
ードの最初の３ビットは、図示のように復号器１４に供
給され、コード・ワードの最後の２ビットは、復号器１
６に供給される。左側の逆置換ユニット１２は、表１の
右側に示されるビット・パターンを検出し、それらをこ
の表の左側に示されるビット・パターンにより置換す
る。同様に、右側の逆置換ユニット１３は、表２の右側
に示されるビット・パターンを検出し、それらをこの表
の左側に示されるビット・パターンにより置換する。こ
れらの表の右側の列内において太字で示されるパターン
は、置換が実行されるべきか否かを決定するのに十分な
パターンに該当する。復号器１４、１５及び１６は、符
号器５、６及び７によりそれぞれ実行されたマッピング
の逆マッピングを実行し、復号器１４、１５及び１６の
出力１４ｂ、１５ｂ及び１６ｂが集合的に１６ビット・
ラインを構成し、そこにオリジナル１６ビット・データ
・ワードが出力される。前述の通り、勿論、ＭＴＲ復号
器１１への１７ビット入力が違法コード・ワードの場合
が存在する。これらの場合、ＭＴＲ符号器出力は、復号
器論理をできるだけ単純化するように選択されることが
好ましい。１例として、ＭＴＲ復号器１１として特に好
適なブール論理設計を、本明細書の末尾に詳細に示す。
【００２５】次に図４乃至図６を参照することにより、
本発明の第２の実施例について述べることにする。図４
は、ＭＴＲ制約ｊ＝３の場合のシャノン・カバーを示
し、この図から生成されるあらゆるシーケンスは、４つ
以上の連続１を有さない。この図を参照しながら、図５
に示される符号器装置の動作を説明することにする。
【００２６】図５は、コード率１６／１７ＭＴＲコード
を実現するＭＴＲ符号器２０の形式の、符号器装置のブ
ロック図を示し、そこでは符号化出力内の連続１の最大
数が４である。しかしながら、これらの最大遷移ランが
符号化ビット・シーケンス内で発生し得る位置は制限さ
れ、他の全ての位置では、連続１の最大数は３である。
より詳細には、コードは４つの１のランがビット位置ｙ
8、ｙ9、ｙ10、ｙ11において、及びコード・ワード境界
すなわちビット位置ｙ16、ｙ17、ｙ1、ｙ2において発生
し得るように構成される。従って、可能な１７の位置の
２つにおいては、ｊ＝４であり、他の１５の位置におい
てはｊ＝３である。このコードは、ここでは周期ｌ＝１
７を有するＭＴＲ（３／４（２））コードと呼ばれ、こ
れは１７の可能な位置の２つにおいてｊ＝４であり、そ
れ以外ではｊ＝３であり、４つの１の最大ランがｌ＝１
７ビット毎に発生し得ることを意味する。このｊ制約に
加え、装置２０により実現されるコードは、追加の制約
ｋ＝１４及びｑ＝２２を満足する。
【００２７】図示のように、ＭＴＲ符号器２０は、８ビ
ット入力２１ａ及び９ビット出力２１ｂを有するコード
率８／９ブロック符号器２１の形式の、有限状態符号器
手段を含む。装置は更に、参照番号２２及び２３で示さ
れる２つの４ビット入力を有し、これらはそれぞれ、入
力１６ビット・コード・ワードの最初の及び最後の４ビ
ットを受信する。この実施例における違反訂正手段は、
参照番号２４で示され、違反訂正の３つのステージを実
行する。第１のステージは、１７ビット並列入力２５ａ
を有する第１の置換ユニット２５により実現される。こ
こで１７ビット並列入力は、入力２２の４ビット・ライ
ンと、符号器出力２１ｂの９ビット・ラインと、入力２
３の４ビット・ラインとから成る。第１の置換ユニット
２５は、参照番号２５ｂで示される１７ビット出力を有
する。第２の違反訂正ステージは、第２の左置換ユニッ
ト２６と、第２の右置換ユニット２７とにより実現され
る。第１の置換ユニット２５の出力２５ｂの最初の８ビ
ット・ラインは、第２の左置換ユニット２６への入力を
形成し、出力２５ｂの最後の８ビット・ラインは、第２
の右置換ユニット２７への入力を形成する。出力２５ｂ
の異なるグループのビット・ラインのこの接続は、１７
ビット・シーケンスをそれぞれ８ビット、１ビット及び
８ビットの３つのブロックに区分化する役目をする。こ
こで２つの８ビット・ブロックは図示のように、第２の
左右の置換ユニット２６及び２７に供給される。第２の
左右の置換ユニット２６及び２７は、それぞれ出力２６
ｂ及び２７ｂを有し、これらは第１の置換ユニット出力
２５ｂの９番目のビット・ラインと共に、第３の違反訂
正ステージへの１７ビット入力を形成する。このステー
ジは第３の置換ユニット２８により実現され、第３の置
換ユニット２８は、符号器装置の出力を形成する１７ビ
ット出力２８ｂを有する。
【００２８】動作において、直並列変換器（図示せず）
からの１６ビット・データ・ワードが、入力２２、２１
ａ及び２３の１６ビット・ラインに供給され、従ってこ
れらが入力ワードを、それぞれ４ビット、８ビット及び
４ビットの３つのブロックに区分化する役目をする。符
号器２１は８ビット入力ブロックを後述の符号化方式に
従い符号化し、９ビット・サブコード・ワードをその出
力２１ｂ上に生成する。従って、入力１６ビット・デー
タ・ワードから導出されて、第１の置換ユニットの入力
２５ａに供給される結果のビット・シーケンスは、１７
ビット・シーケンスである。以下で詳述するように、符
号化制約の違反が違反訂正の３つのステージにより検出
されて、訂正され、入力データ・ワードとしての１７ビ
ット・コード・ワードが、出力２８ｂ上に現れる。
【００２９】符号器２１により実現されるコード率８／
９コードは、次のように構成される。図４を参照する
と、この図の状態３から開始し、状態１または２で終了
する９つの遷移を発生することにより、２４９通りのサ
ブコード・ワードが獲得される。この２４９ワードのセ
ットに、１１で開始または終了せず、パターン０１１１
１０をその中心に有する６つの９ビット・サブコード・
ワードが追加される。１６進形式において、これらのワ
ードは０３Ｃ、０ＢＣ、１３Ｃ、０３Ｄ、０ＢＤ及び１
３Ｄである。最後のサブコード・ワードは、１ＥＦすな
わち１１１１０１１１１として選択される。図５の符号
器出力２１ｂ上の各９ビット・サブコード・ワードは、
第１の置換ユニットへの入力２５ａにおいて、前後にそ
れぞれ４つの非符号化ビットを伴うので、９ビット・サ
ブコード・ワード１ＥＦをその中心すなわちビット位置
ｙ5乃至ｙ13に有する、正に２５６通りの可能な１７ビ
ット・シーケンスが存在する。これらの全てのシーケン
スは、第１の置換ユニット２４により禁止ビット・シー
ケンスとして検出され、下記の表１５に従い、それぞれ
の代替ビット・パターンにより置換される。再度、下記
の表において、太字のパターンは、置換または逆置換が
実行されるべきか否かを決定するのに十分なパターンに
該当する。
【表１５】
【００３０】第１の置換ユニット２５により出力される
１７ビット・シーケンスの最初の８ビットは、第２の左
置換ユニット２６により受信され、これが禁止ビット・
パターンを検出し、それらを下記の表１６に従い置換す
る。
【表１６】
【００３１】第１の置換ユニット２５により出力される
１７ビット・シーケンスの最後の８ビットは、第２の右
置換ユニット２７により受信され、これが禁止ビット・
パターンを検出し、それらを下記の表１７に従い置換す
る。ここで表５は、表４の鏡像であることが理解されよ
う。
【表１７】
【００３２】違反訂正の第２のステージの後、第３の置
換ユニット２８がその１７ビット入力内の禁止ビット・
パターンを検出し、それらを下記の表１８に従い置換す
る。
【表１８】
【００３３】違反訂正の３つのステージにより禁止ビッ
ト・パターンが検出され、置換された後、ｊ制約のあら
ゆる違反が訂正される。更に、置換によりｋ及びｑがそ
れぞれ１１及び２２に低減され、パス・メモリを短縮
し、タイミング回復及び利得制御を支援する。
【００３４】このようにＭＴＲ符号器２０は、周期ｌ＝
１７を有するコード率１６／１７ＭＴＲ（３／４
（２）、１４／２２）コードを実現し、これは高コード
率に加え、高効率を有する。周期ｌ＝１７を有するｊ＝
３／４（２）制約の容量は、０．９５０３５２である。
この値は、周期ｌ＝１７、ｋ＝１４及びｑ＝２２と共
に、ｊ＝３／４（２）を満足する制約システムの容量の
上限を提示し、現コードの効率の計算において使用され
得る。従って、効率の下限は９９．０３％である。区分
化ブロック構造は、符号化装置の特に単純な実現を可能
にし、従って後述の対応する復号器装置についても同様
である。符号器及び復号器装置は、７１３個の２進入力
論理ゲートにより実現されることが判明している。１例
として、ＭＴＲ符号器２０として特に好適なブール論理
設計を、本明細書の末尾に詳細に示す。距離を累積しな
い符号化シーケンスの最大長は、ｑ＝２２に制限され、
それにより準破局的エラー伝播が回避される。記録シス
テムにおいて要求されるマグネットの最大長は、ｋ＋１
＝１５であり、逆プレコーダの出力における最大１８ビ
ットのサイズのエラー・バーストは、ＭＴＲ復号器の出
力において、それぞれ高々４バイトに影響するだけであ
る。
【００３５】図６は、図５のＭＴＲ符号器２０を使用す
るシステムのＭＴＲ復号器３０の形式の、復号器装置の
実施例を示す。再度、当業者であれば、復号器装置の動
作は、符号化プロセスのこれまでの詳述から明らかであ
ろう。手短に言えば、復号器装置３０は、符号器装置の
３つの違反訂正ステージに対応する逆置換の３つのステ
ージを含む。第３の逆置換ユニット３１は、１７ビット
入力３１ａ及び１７ビット出力３１ｂを有し、この出力
は図示のように、それぞれ８ビット、１ビット及び８ビ
ット・ラインのグループに区分化される。この逆置換ユ
ニットは、表６の右側に示されるビット・パターンを検
出し、それらをこの表の左側に示されるパターンにより
置換する。逆置換の第２のステージは、第２の左右の逆
置換ユニット３２及び３３により実現され、これらはそ
れぞれ８ビット出力３２ｂ及び３３ｂを有する。ユニッ
ト３２は、表４の右側に示されるビット・パターンを検
出し、それらをこの表の左側に示されるビット・パター
ンにより置換する。同様に、ユニット３３は、表５によ
り定義される逆置換を実行する。出力３２ｂ及び３３ｂ
は、第３の逆置換ユニットの出力３１ｂの中央ビット・
ラインと共に、最後の逆置換ステージへの入力を形成す
る。これは表３で定義される逆置換を実行する第１の逆
置換ユニット３４により実現される。ユニット３４の１
７ビット出力が図示のように、それぞれ４ビット、９ビ
ット及び４ビット・ラインのグループに区分化される。
９ビット・ラインのグループは、コード率８／９ブロッ
ク復号器３５への入力を形成し、これは図５のブロック
符号器２１により実行されたマッピングの逆マッピング
を実行する。ブロック復号器の８ビット出力は、逆置換
ユニット３４からの２つの４ビット・ラインのグループ
と共に、装置の１６ビット出力を形成し、そこにオリジ
ナル１６ビット・データ・ワードが出力される。既に述
べたように、違法入力コード・ワードの場合のＭＴＲ復
号器出力は、復号器論理をできるだけ単純化するように
選択される。１例として、ＭＴＲ復号器３０として特に
好適なブール論理設計を、本明細書の末尾に詳細に示
す。
【００３６】ＭＴＲ符号器４及びＭＴＲ復号器１１のブ
ール論理設計 このセクションは、前述のコード率１６／１９ＭＴＲ
（２、９／１４）コードの符号器４及び復号器１１のた
めの、高効率ブール論理を示す。符号器及び復号器は、
合計３６９個の２進入力論理ゲートにより実現される。
以下では、演算〜、＆及び｜は、それぞれブール演算Ｎ
ＯＴ、ＡＮＤ及びＯＲを意味する。符号器論理におい
て、ｘ（１）乃至ｘ（１６）は、図２のＭＴＲ符号器入
力（すなわち５ａ、６ａ及び７ａ）に供給される１６ビ
ットを、左から右に向けて表す。ｋ１は入力６ｃの１ビ
ットを表し、ｙ（１）乃至ｙ（１９）は、図２のＭＴＲ
符号器出力の１９ビットを左から右に向けて表す。復号
器論理では、ｙ（１）乃至ｙ（１９）は、図３の入力ワ
ードの１９ビットを左から右に向けて表し、ｙｙ（１）
乃至ｙｙ（１９）は、図３の復号器１４乃至１６への１
９ビットの入力を左から右に向けて表し、ｚ（１）乃至
ｙ（１６）は、同様に図３の１６ビットのＭＴＲ復号器
出力を左から右に向けて表す。
【００３７】符号器論理：
【表１９】
【表２０】
【００３８】復号器論理：
【表２１】
【表２２】
【００３９】ＭＴＲ符号器２０及びＭＴＲ復号器３０の
ためのブール論理設計 このセクションは、前述のコード率１６／１７ＭＴＲ
（３／４（２）、１４／２２）コードの符号器２０及び
復号器３０のための、高効率ブール論理を示す。符号器
及び復号器は、合計７１３個の２進入力論理ゲートによ
り実現される。再度、演算〜、＆及び｜は、それぞれブ
ール演算ＮＯＴ、ＡＮＤ及びＯＲを意味する。符号器論
理において、ｘ（１）乃至ｘ（１６）は、図５のＭＴＲ
符号器入力（すなわち２２、２１ａ及び２３）の１６ビ
ット・ラインに供給される１６ビットを、左から右に向
けて表す。ａ１乃至ａ１７は、第１の置換ユニットの１
７ビットの出力２５ｂを左から右に向けて表し、ｙ
（１）乃至ｙ（１７）は、１７ビットのＭＴＲ符号器出
力２８ｂを左から右に向けて表す。復号器論理では、ｙ
（１）乃至ｙ（１７）は、図６の入力ワードの１７ビッ
トを左から右に向けて表し、ｄ１乃至ｄ１７は、第３の
逆置換ユニット３１の１７ビット出力３１ｂを左から右
に向けて表し、ｅ１乃至ｅ１７は、第１の逆置換ユニッ
ト３４への１７ビット入力を左から右に向けて表し、ｆ
１乃至ｆ１７は、第１の逆置換ユニット３４の１７ビッ
ト出力を左から右に向けて表し、ｚ（１）乃至ｙ（１
６）は、１６ビットのＭＴＲ復号器出力を左から右に向
けて表す。
【００４０】符号器論理：
【表２３】
【表２４】
【表２５】
【００４１】復号器論理：
【表２６】
【表２７】
【表２８】
【００４２】以上、本発明の好適な実施例について述べ
てきたが、本発明の範囲から逸れることなく、これらの
実施例に対する多くの変更及び変形が可能であることが
理解されよう。
【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４４】（１）一連のｍビット・データ・ワードを
符号化して、磁気記録チャネルへ供給するための一連の
ｎビット・コード・ワード（ｎ＞ｍ）を生成する方法で
あって、各ｍビット・データ・ワードを複数のビット・
ブロックに区分化するステップと、ｍビット・データ・
ワードから導出される結果のビット・シーケンスがｎビ
ット・シーケンスを構成するように、前記ブロックの少
なくとも１つを有限状態符号化方式に従い符号化するス
テップと、違反訂正の少なくとも１ステージにより、前
記ｎビット・コード・ワードを生成するステップとを含
み、違反訂正の前記のまたは各ステージが、ｎビット・
シーケンス内の１つ以上の所定の位置において、複数の
禁止ビット・パターンのいずれかの発生を検出し、検出
された禁止ビット・パターンを、それぞれの代替ビット
・パターンにより置換するステップを含み、一連の前記
ｎビット・コード・ワードにおいて、所与の値の連続ビ
ットの最大数が第１の所定数ｊ（ｊ≧２）に制限され、
他の値の連続ビットの最大数が第２の所定数ｋに制限さ
れるように、前記有限状態符号化方式及び前記禁止及び
代替ビット・パターンが予め決定される、方法。 （２）一連の前記ｎビット・コード・ワードにおいて、
前記所与の値の２連続ビットのシーケンスに続き、前記
他の値の２連続ビットを伴う４ビット周期を有する周期
的ビット・ストリング内の最大ビット数が、第３の所定
数ｑに制限されるように、前記禁止及び代替ビット・パ
ターンが予め定義される、前記（１）記載の方法。 （３）前記所与の値のビットが値"１"のビットである、
前記（１）または（２）記載の方法。 （４）ｍ＝１６及びｎ＝１９であって、各１６ビット・
データ・ワードをそれぞれ６ビット、６ビット及び４ビ
ットの第１、第２及び第３のブロックに区分化するステ
ップと、第１のブロックをコード率６／７ブロック・コ
ードに従い符号化して、第１のサブコード・ワードを生
成し、第２のブロックをコード率６／７の２状態コード
に従い符号化して、第２のサブコード・ワードを生成
し、第１のサブコード・ワードの最後のビットが前記２
状態コードの状態を決定し、第３のブロックをコード率
４／５ブロック・コードに従い符号化して、第３のサブ
コード・ワードを生成し、前記結果のビット・シーケン
スが１９ビット・シーケンスを構成するステップと、前
記１９ビット・シーケンス内において、第１及び第２の
サブコード・ワード間の境界にまたがる第１の複数の禁
止ビット・パターンのいずれかの発生を検出するステッ
プと、前記１９ビット・シーケンス内において、第２及
び第３のサブコード・ワード間の境界にまたがる第２の
複数の禁止ビット・パターンのいずれかの発生を検出す
るステップと、検出された禁止ビット・パターンを、そ
れぞれの代替ビット・パターンにより置換するステップ
とを含む違反訂正の単一ステージにより、１９ビット・
コード・ワードを生成するステップとを含む、前記
（１）乃至（３）のいずれかに記載の方法。 （５）ｊ＝２の下でシャノン・カバーの状態２から開始
し、状態１または２で終了する７つの遷移により、シャ
ノン・カバーから生成され、１６進形式で００、０１及
び４Ｃにより表されるワードを廃棄することにより取り
残される５４通りの７ビット・ワードと、１６進形式で
０３、０Ｂ、１３、２３、４３、１Ｂ、２Ｂ、４Ｂ、５
３及び５Ｂにより表される１０通りの７ビット・ワード
とを含む、６４通りのサブコード・ワードのセットか
ら、前記第１のサブコード・ワードが選択され、ｊ＝２
の下でシャノン・カバーの状態２から開始し、状態１ま
たは２で終了する７つの遷移により、シャノン・カバー
から生成され、１６進形式で００及び１９により表され
るワードを廃棄することにより取り残される５５通りの
７ビット・ワードと、１６進形式で０３、０Ｂ、１３、
２３、４３、１Ｂ、２Ｂ、４Ｂ、３３、５３及び５Ｂに
より表される１１通りの７ビット・ワードとを含む、６
６通りのサブコード・ワードのセットから、前記第２の
サブコード・ワードが選択され、前記第２のブロックの
第１の所定値に対して、前記第１のサブコード・ワード
の前記最後のビットが０か１かに従い、第２のサブコー
ド・ワードがそれぞれ５６または３３として選択され、
前記第２のブロックの第２の所定値に対して、前記第１
のサブコード・ワードの前記最後のビットが０か１かに
従い、第２のサブコード・ワードがそれぞれ４Ｃまたは
０６として選択され、前記第３のサブコード・ワード
が、１６進形式で０１、０２、０４、０５、０６、０
８、０９、０Ａ、０Ｃ、０Ｄ、１０、１１、１２、１
４、１５及び１６により表される１６通りの５ビット・
サブコード・ワードのセットから選択される、前記
（３）または（４）記載の方法。 （６）ｊ＝２、ｋ＝９及びｑ＝１４であって、前記第１
の複数の禁止ビット・パターンが、前記１９ビット・シ
ーケンスの第４ビット乃至第１０ビットのビット・パタ
ーンを含み、前記第１の複数の禁止ビット・パターン及
びそれぞれの代替ビット・パターンが、表１に従い定義
され、前記第２の複数の禁止ビット・パターンが、前記
１９ビット・シーケンスの第１１ビット乃至第１９ビッ
トのビット・パターンを含み、前記第２の複数の禁止ビ
ット・パターン及びそれぞれの代替ビット・パターン
が、表２に従い定義される、前記（２）または（５）記
載の方法。 （７）ｍ＝１６及びｎ＝１７であって、各１６ビット・
データ・ワードをそれぞれ４ビット、８ビット及び４ビ
ットの第１、第２及び第３のブロックに区分化するステ
ップと、前記第２のブロックをコード率８／９ブロック
・コードに従い符号化して、サブコード・ワードを生成
し、前記結果のビット・シーケンスを１７ビット・シー
ケンスに構成するステップと、違反訂正の３つのステー
ジにより１７ビット・コード・ワードを生成するステッ
プとを含み、前記３つのステージが、前記１７ビット・
シーケンス内において、第１の複数の禁止１７ビット・
パターンのいずれかの発生を検出し、検出された禁止ビ
ット・パターンを、それぞれの代替ビット・パターンに
より置換し、次に１７ビット・シーケンスをそれぞれ８
ビット、１ビット及び８ビットの第４、第５及び第６の
ブロックに区分化する第１のステージと、前記第４のブ
ロック内において、第２の複数の禁止８ビット・パター
ンのいずれかの発生を検出し、前記第６のブロック内に
おいて、第３の複数の禁止８ビット・パターンのいずれ
かの発生を検出し、検出された禁止ビット・パターン
を、それぞれの代替ビット・パターンにより置換する第
２のステージと、第２のステージから生じた１７ビット
・パターン内において、第４の複数の禁止１７ビット・
パターンのいずれかの発生を検出し、検出された禁止ビ
ット・パターンを、それぞれの代替ビット・パターンに
より置換する第３のステージとを含む、前記（１）乃至
（３）のいずれかに記載の方法。 （８）ｊ＝３の下でシャノン・カバーの状態３から開始
し、状態１または２で終了する９つの遷移により、シャ
ノン・カバーから生成される２４９通りの９ビット・ワ
ードと、１６進形式で０３Ｃ、０ＢＣ、１３Ｃ、０３
Ｄ、０ＢＤ、１３Ｄ及び１ＥＦにより表される７通りの
９ビット・ワードとを含む、２５６通りのサブコード・
ワードのセットから、前記サブコード・ワードが選択さ
れる、前記（３）または（７）記載の方法。 （９）ｊ＝４、ｋ＝１４及びｑ＝２２であって、前記第
１の複数の禁止ビット・パターン及びそれぞれの代替ビ
ット・パターンが、表３に従い定義され、前記第２及び
第３の複数の禁止ビット・パターン及びそれぞれの代替
ビット・パターンが、それぞれ表４及び表５に従い定義
され、前記第４の複数の禁止ビット・パターン及びそれ
ぞれの代替ビット・パターンが、表６に従い定義され、
一連の前記１７ビット・コード・ワードにおいて、値"
１"の４連続ビットのランが、前記コード・ワードの第
８ビットまたは第１６ビットで開始する位置においての
み発生し得、他の全ての位置において、値"１"の連続ビ
ットの最大数が３である、前記（２）または（８）記載
の方法。 （１０）コード・ワードが磁気記録媒体上に記録され、
そこから再生される磁気記録チャネルに、一連の前記ｎ
ビット・コード・ワードを供給するステップと、前記記
録媒体から再生された一連の前記コード・ワードを復号
化し、一連の前記ｍビット・データ・ワードを復元する
ステップとを含む、前記（１）乃至（９）のいずれかに
記載の方法。 （１１）一連のｍビット・データ・ワードを符号化し
て、磁気記録チャネルへ供給するための一連のｎビット
・コード・ワード（ｎ＞ｍ）を生成する装置（４、２
０）であって、各ｍビット・データ・ワードを複数のビ
ット・ブロックに区分化する手段（５ａ、６ａ、７ａ；
２１ａ、２２、２３）と、ｍビット・データ・ワードか
ら導出される結果のビット・シーケンスがｎビット・シ
ーケンスを構成するように、前記ブロックの少なくとも
１つを有限状態符号化方式に従い符号化する符号器手段
（５、６、７；２１）と、違反訂正の少なくとも１ステ
ージにより、前記ｎビット・コード・ワードを生成する
違反訂正手段（８、９；２５、２６、２７、２８）とを
含み、違反訂正の前記のまたは各ステージが、ｎビット
・シーケンス内の１つ以上の所定の位置において、複数
の禁止ビット・パターンのいずれかの発生を検出し、検
出された禁止ビット・パターンを、それぞれの代替ビッ
ト・パターンにより置換する手段を含み、一連の前記ｎ
ビット・コード・ワードにおいて、所与の値の連続ビッ
トの最大数が第１の所定数ｊ（ｊ≧２）に制限され、他
の値の連続ビットの最大数が第２の所定数ｋに制限され
るように、前記有限状態符号化方式及び前記禁止及び代
替ビット・パターンが予め決定される、装置。 （１２）一連の前記ｎビット・コード・ワードにおい
て、前記所与の値の２連続ビットのシーケンスに続き、
前記他の値の２連続ビットを伴う４ビット周期を有する
周期的ビット・ストリング内の最大ビット数が、第３の
所定数ｑに制限されるように、前記違反訂正手段（８、
９；２５、２６、２７、２８）において、前記禁止及び
代替ビット・パターンが予め定義される、前記（１１）
記載の装置。 （１３）前記所与の値のビットが値"１"のビットであ
る、前記（１１）または（１２）記載の装置。 （１４）ｍ＝１６及びｎ＝１９であって、前記区分化手
段（５ａ、６ａ、７ａ）が、各１６ビット・データ・ワ
ードをそれぞれ６ビット、６ビット及び４ビットの第
１、第２及び第３のブロックに区分化するように構成さ
れ、前記符号器手段が、前記第１のブロックを符号化し
て、第１のサブコード・ワードを生成するコード率６／
７ブロック符号器（５）と、第２のブロックを符号化し
て、第２のサブコード・ワードを生成するコード率６／
７の２状態符号器（６）と、第３のブロックを符号化し
て、第３のサブコード・ワードを生成するコード率４／
５ブロック符号器（７）とを含み、第１のサブコード・
ワードの最後のビットが前記２状態符号器の入力に供給
されて、その状態を決定し、前記結果のビット・シーケ
ンスが１９ビット・シーケンスであり、前記違反訂正手
段（８、９）が、前記１９ビット・シーケンス内におい
て、第１及び第２のサブコード・ワード間の境界にまた
がる第１の複数の禁止ビット・パターンのいずれかの発
生を検出し、前記１９ビット・シーケンス内において、
第２及び第３のサブコード・ワード間の境界にまたがる
第２の複数の禁止ビット・パターンのいずれかの発生を
検出し、検出された禁止ビット・パターンを、それぞれ
の代替ビット・パターンにより置換する、違反訂正の単
一ステージにより、１９ビット・コード・ワードを生成
するように構成される、前記（１１）乃至（１３）のい
ずれかに記載の装置。 （１５）ｊ＝２の下でシャノン・カバーの状態２から開
始し、状態１または２で終了する７つの遷移により、シ
ャノン・カバーから生成され、１６進形式で００、０１
及び４Ｃにより表されるワードを廃棄することにより取
り残される５４通りの７ビット・ワードと、１６進形式
で０３、０Ｂ、１３、２３、４３、１Ｂ、２Ｂ、４Ｂ、
５３及び５Ｂにより表される１０通りの７ビット・ワー
ドとを含む、６４通りのサブコード・ワードのセットか
ら、前記第１のサブコード・ワードを選択するように、
前記コード率６／７ブロック符号器（５）が構成され、
ｊ＝２の下でシャノン・カバーの状態２から開始し、状
態１または２で終了する７つの遷移により、シャノン・
カバーから生成され、１６進形式で００及び１９により
表されるワードを廃棄することにより取り残される５５
通りの７ビット・ワードと、１６進形式で０３、０Ｂ、
１３、２３、４３、１Ｂ、２Ｂ、４Ｂ、３３、５３及び
５Ｂにより表される１１通りの７ビット・ワードとを含
む、６６通りのサブコード・ワードのセットから、前記
第２のサブコード・ワードを選択するように、前記コー
ド率６／７の２状態符号器（６）が構成され、前記第２
のブロックの第１の所定値に対して、前記第１のサブコ
ード・ワードの前記最後のビットが０か１かに従い、前
記２状態符号器（６）が第２のサブコード・ワードをそ
れぞれ５６または３３として選択するように構成され、
前記第２のブロックの第２の所定値に対して、前記第１
のサブコード・ワードの前記最後のビットが０か１かに
従い、前記２状態符号器（６）が第２のサブコード・ワ
ードをそれぞれ４Ｃまたは０６として選択するように構
成され、前記コード率４／５ブロック符号器（７）が前
記第３のサブコード・ワードを、１６進形式で０１、０
２、０４、０５、０６、０８、０９、０Ａ、０Ｃ、０
Ｄ、１０、１１、１２、１４、１５及び１６により表さ
れる１６通りの５ビット・サブコード・ワードのセット
から選択するように構成される、前記（１３）または
（１４）記載の装置。 （１６）ｊ＝２、ｋ＝９及びｑ＝１４であって、前記第
１の複数の禁止ビット・パターンが、前記１９ビット・
シーケンスの第４ビット乃至第１０ビットのビット・パ
ターンを含み、前記第１の複数の禁止ビット・パターン
及びそれぞれの代替ビット・パターンが、表７に従い定
義され、前記第２の複数の禁止ビット・パターンが、前
記１９ビット・シーケンスの第１１ビット乃至第１９ビ
ットのビット・パターンを含み、前記第２の複数の禁止
ビット・パターン及びそれぞれの代替ビット・パターン
が、表８に従い定義されるように、前記違反訂正手段
（８、９）が構成される、前記（１２）または（１５）
記載の装置。 （１７）ｍ＝１６及びｎ＝１７であって、前記区分化手
段（２１ａ、２２、２３）が、各１６ビット・データ・
ワードをそれぞれ４ビット、８ビット及び４ビットの第
１、第２及び第３のブロックに区分化するように構成さ
れ、前記符号器手段が、前記第２のブロックを符号化し
て、サブコード・ワードを生成するコード率８／９ブロ
ック符号器（２１）を含み、前記結果のビット・シーケ
ンスが１７ビット・シーケンスであり、前記違反訂正手
段（２５、２６、２７、２８）が違反訂正の３つのステ
ージにより、１７ビット・コード・ワードを生成するよ
うに構成され、前記３つのステージが、前記１７ビット
・シーケンス内において、第１の複数の禁止１７ビット
・パターンのいずれかの発生を検出し、検出された禁止
ビット・パターンを、それぞれの代替ビット・パターン
により置換し、次に１７ビット・シーケンスをそれぞれ
８ビット、１ビット及び８ビットの第４、第５及び第６
のブロックに区分化する第１のステージと、前記第４の
ブロック内において、第２の複数の禁止８ビット・パタ
ーンのいずれかの発生を検出し、前記第６のブロック内
において、第３の複数の禁止８ビット・パターンのいず
れかの発生を検出し、検出された禁止ビット・パターン
を、それぞれの代替ビット・パターンにより置換する第
２のステージと、第２のステージから生じた１７ビット
・パターン内において、第４の複数の禁止１７ビット・
パターンのいずれかの発生を検出し、検出された禁止ビ
ット・パターンを、それぞれの代替ビット・パターンに
より置換する第３のステージとを含む、前記（１１）乃
至（１３）のいずれかに記載の装置。 （１８）ｊ＝３の下でシャノン・カバーの状態３から開
始し、状態１または２で終了する９つの遷移により、シ
ャノン・カバーから生成される２４９通りの９ビット・
ワードと、１６進形式で０３Ｃ、０ＢＣ、１３Ｃ、０３
Ｄ、０ＢＤ、１３Ｄ及び１ＥＦにより表される７通りの
９ビット・ワードとを含む、２５６通りのサブコード・
ワードのセットから、前記サブコード・ワードを選択す
るように、前記コード率８／９ブロック符号器（２１）
が構成される、前記（１３）または（１７）記載の装
置。 （１９）ｊ＝４、ｋ＝１４及びｑ＝２２であって、前記
第１の複数の禁止ビット・パターン及びそれぞれの代替
ビット・パターンが、表９に従い定義され、前記第２及
び第３の複数の禁止ビット・パターン及びそれぞれの代
替ビット・パターンが、それぞれ表１０及び表１１に従
い定義され、前記第４の複数の禁止ビット・パターン及
びそれぞれの代替ビット・パターンが、表１２に従い定
義され、一連の前記１７ビット・コード・ワードにおい
て、値"１"の４連続ビットのランが、前記コード・ワー
ドの第８ビットまたは第１６ビットで開始する位置にお
いてのみ発生し得、他の全ての位置において、値"１"の
連続ビットの最大数が３であるように、前記違反訂正手
段（２５、２６、２７、２８）が構成される、前記（１
２）または（１８）記載の装置。 （２０）先行する前記のいずれかに記載の符号器装置
（４、２０）と、一連の前記ｎビット・コード・ワード
を磁気記録媒体上に記録し、前記コード・ワードを前記
記録媒体から再生する手段を含む記録チャネルと、前記
記録媒体から再生された一連の前記ｎビット・コード・
ワードを復号化し、一連の前記ｍビット・データ・ワー
ドを復元する復号器装置（１１、３０）とを含む、デー
タ記憶システム。
【図面の簡単な説明】
【図１】ＭＴＲ制約ｊ＝２の場合の有限状態遷移図であ
る。
【図２】コード率１６／１９ＭＴＲコードにおいて、本
発明を具現化する符号器のブロック図である。
【図３】本発明を具現化するシステムにおいて、図２の
符号器と共に使用される復号器のブロック図である。
【図４】ＭＴＲ制約ｊ＝３の場合の有限状態遷移図であ
る。
【図５】コード率１６／１７ＭＴＲコードにおいて、本
発明を具現化する別の符号器のブロック図である。
【図６】本発明を具現化するシステムにおいて、図５の
符号器と共に使用される復号器のブロック図である。
【符号の説明】
４、２０ 符号器 １１、３０ 復号器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｂ Ｈ０３Ｍ 13/01 Ｈ０３Ｍ 13/01 (72)発明者 ジョナサン・ディ・コーカー アメリカ合衆国55906、ミネソタ州ロチ ェスター、アッパー・メドー・レーン 102 (72)発明者 エバンゲロス・エス・エレフセリオウ スイス、チューリッヒ シィ・エイチ− 8038、ベラリアストラッセ 53 (72)発明者 リチャード・エル・ガルブライス アメリカ合衆国55902、ミネソタ州ロチ ェスター、サウス・ウエスト、ウェンデ ィ・レーン 5225 (72)発明者 トッド・トルアックス アメリカ合衆国55992、ミネソタ州ザン ブロタ、サウス・メインストリート 866 (56)参考文献 特開 平11−339400（ＪＰ，Ａ) 国際公開98／44633（ＷＯ，Ａ１) Ｂ．Ｂｒｉｃｋｅｒ ＆ Ｊ．Ｍｏｏ ｎ，Ｄｅｓｉｇｎ ｏｆ ａ Ｒａｔｅ ６／７ Ｍａｘｉｍｕｍ Ｔｒａｎｓ ｉｔｉｏｎ Ｒｕｎ Ｃｏｄｅ，ＩＥＥ Ｅ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＭＡＧＮＥＴＩＣＳ，米国，1997年 ９ 月，ＶＯＬ．33，ＮＯ．５，2749−2751 Ｊ．Ｍｏｏｎ ＆ Ｂ．Ｂｒｉｃｋｅ ｒ，Ｍａｘｉｍｕｍ Ｔｒａｎｓｉｔｉ ｏｎ Ｒｕｎ Ｃｏｄｅｓ ｆｏｒ Ｄ ａｔａ Ｓｔｏｒａｇｅ Ｓｙｓｔｅｍ ｓ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ Ｓ ＯＮ ＭＡＧＮＥＴＩＣＳ，米国, ＩＥＥＥ，1996年 ９月，ＶＯＬ．32, ＮＯ．５，3992−3994 (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14 G06F 11/10 330 G11B 20/14 341

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】一連のｍビット・データ・ワードを符号化
    して、磁気記録チャネルへ供給するための一連のｎビッ
    ト・コード・ワード（ｎ＞ｍ）を生成する方法であっ
    て、 各ｍビット・データ・ワードを複数のビット・ブロック
    に区分化するステップと、 ｍビット・データ・ワードから導出される結果のビット
    ・シーケンスがｎビット・シーケンスを構成するよう
    に、前記ブロックの少なくとも１つを有限状態符号化方
    式に従い符号化するステップと、 違反訂正の少なくとも１ステージにより、前記ｎビット
    ・コード・ワードを生成するステップとを含み、違反訂
    正の前記のまたは各ステージが、ｎビット・シーケンス
    内の１つ以上の所定の位置において、複数の禁止ビット
    ・パターンのいずれかの発生を検出し、検出された禁止
    ビット・パターンを、それぞれの代替ビット・パターン
    により置換するステップを含み、 一連の前記ｎビット・コード・ワードにおいて、所与の
    値の連続ビットの最大数が第１の所定数ｊ（ｊ≧２）に
    制限され、他の値の連続ビットの最大数が第２の所定数
    ｋに制限されるように、前記有限状態符号化方式及び前
    記禁止及び代替ビット・パターンが予め決定される、方
    法。
  2. 【請求項２】一連の前記ｎビット・コード・ワードにお
    いて、前記所与の値の２連続ビットのシーケンスに続
    き、前記他の値の２連続ビットを伴う４ビット周期を有
    する周期的ビット・ストリング内の最大ビット数が、第
    ３の所定数ｑに制限されるように、前記禁止及び代替ビ
    ット・パターンが予め定義される、請求項１記載の方
    法。
  3. 【請求項３】前記所与の値のビットが値"１"のビットで
    ある、請求項１または請求項２記載の方法。
  4. 【請求項４】ｍ＝１６及びｎ＝１９であって、 各１６ビット・データ・ワードをそれぞれ６ビット、６
    ビット及び４ビットの第１、第２及び第３のブロックに
    区分化するステップと、 第１のブロックをコード率６／７ブロック・コードに従
    い符号化して、第１のサブコード・ワードを生成し、第
    ２のブロックをコード率６／７の２状態コードに従い符
    号化して、第２のサブコード・ワードを生成し、第１の
    サブコード・ワードの最後のビットが前記２状態コード
    の状態を決定し、第３のブロックをコード率４／５ブロ
    ック・コードに従い符号化して、第３のサブコード・ワ
    ードを生成し、前記結果のビット・シーケンスが１９ビ
    ット・シーケンスを構成するステップと、 前記１９ビット・シーケンス内において、第１及び第２
    のサブコード・ワード間の境界にまたがる第１の複数の
    禁止ビット・パターンのいずれかの発生を検出するステ
    ップと、前記１９ビット・シーケンス内において、第２
    及び第３のサブコード・ワード間の境界にまたがる第２
    の複数の禁止ビット・パターンのいずれかの発生を検出
    するステップと、検出された禁止ビット・パターンを、
    それぞれの代替ビット・パターンにより置換するステッ
    プとを含む違反訂正の単一ステージにより、１９ビット
    ・コード・ワードを生成するステップとを含む、請求項
    １乃至請求項３のいずれかに記載の方法。
  5. 【請求項５】ｊ＝２の下でシャノン・カバーの状態２か
    ら開始し、状態１または２で終了する７つの遷移によ
    り、シャノン・カバーから生成され、１６進形式で０
    ０、０１及び４Ｃにより表されるワードを廃棄すること
    により取り残される５４通りの７ビット・ワードと、１
    ６進形式で０３、０Ｂ、１３、２３、４３、１Ｂ、２
    Ｂ、４Ｂ、５３及び５Ｂにより表される１０通りの７ビ
    ット・ワードとを含む、６４通りのサブコード・ワード
    のセットから、前記第１のサブコード・ワードが選択さ
    れ、 ｊ＝２の下でシャノン・カバーの状態２から開始し、状
    態１または２で終了する７つの遷移により、シャノン・
    カバーから生成され、１６進形式で００及び１９により
    表されるワードを廃棄することにより取り残される５５
    通りの７ビット・ワードと、１６進形式で０３、０Ｂ、
    １３、２３、４３、１Ｂ、２Ｂ、４Ｂ、３３、５３及び
    ５Ｂにより表される１１通りの７ビット・ワードとを含
    む、６６通りのサブコード・ワードのセットから、前記
    第２のサブコード・ワードが選択され、 前記第２のブロックの第１の所定値に対して、前記第１
    のサブコード・ワードの前記最後のビットが０か１かに
    従い、第２のサブコード・ワードがそれぞれ５６または
    ３３として選択され、前記第２のブロックの第２の所定
    値に対して、前記第１のサブコード・ワードの前記最後
    のビットが０か１かに従い、第２のサブコード・ワード
    がそれぞれ４Ｃまたは０６として選択され、 前記第３のサブコード・ワードが、１６進形式で０１、
    ０２、０４、０５、０６、０８、０９、０Ａ、０Ｃ、０
    Ｄ、１０、１１、１２、１４、１５及び１６により表さ
    れる１６通りの５ビット・サブコード・ワードのセット
    から選択される、請求項３または請求項４記載の方法。
  6. 【請求項６】ｊ＝２、ｋ＝９及びｑ＝１４であって、 前記第１の複数の禁止ビット・パターンが、前記１９ビ
    ット・シーケンスの第４ビット乃至第１０ビットのビッ
    ト・パターンを含み、前記第１の複数の禁止ビット・パ
    ターン及びそれぞれの代替ビット・パターンが、表１に
    従い定義され、 【表１】 前記第２の複数の禁止ビット・パターンが、前記１９ビ
    ット・シーケンスの第１１ビット乃至第１９ビットのビ
    ット・パターンを含み、前記第２の複数の禁止ビット・
    パターン及びそれぞれの代替ビット・パターンが、表２
    に従い定義される、請求項２または請求項５記載の方
    法。 【表２】
  7. 【請求項７】ｍ＝１６及びｎ＝１７であって、 各１６ビット・データ・ワードをそれぞれ４ビット、８
    ビット及び４ビットの第１、第２及び第３のブロックに
    区分化するステップと、 前記第２のブロックをコード率８／９ブロック・コード
    に従い符号化して、サブコード・ワードを生成し、前記
    結果のビット・シーケンスを１７ビット・シーケンスに
    構成するステップと、 違反訂正の３つのステージにより１７ビット・コード・
    ワードを生成するステップとを含み、前記３つのステー
    ジが、 前記１７ビット・シーケンス内において、第１の複数の
    禁止１７ビット・パターンのいずれかの発生を検出し、
    検出された禁止ビット・パターンを、それぞれの代替ビ
    ット・パターンにより置換し、次に１７ビット・シーケ
    ンスをそれぞれ８ビット、１ビット及び８ビットの第
    ４、第５及び第６のブロックに区分化する第１のステー
    ジと、 前記第４のブロック内において、第２の複数の禁止８ビ
    ット・パターンのいずれかの発生を検出し、前記第６の
    ブロック内において、第３の複数の禁止８ビット・パタ
    ーンのいずれかの発生を検出し、検出された禁止ビット
    ・パターンを、それぞれの代替ビット・パターンにより
    置換する第２のステージと、 第２のステージから生じた１７ビット・パターン内にお
    いて、第４の複数の禁止１７ビット・パターンのいずれ
    かの発生を検出し、検出された禁止ビット・パターン
    を、それぞれの代替ビット・パターンにより置換する第
    ３のステージとを含む、請求項１乃至請求項３のいずれ
    かに記載の方法。
  8. 【請求項８】ｊ＝３の下でシャノン・カバーの状態３か
    ら開始し、状態１または２で終了する９つの遷移によ
    り、シャノン・カバーから生成される２４９通りの９ビ
    ット・ワードと、１６進形式で０３Ｃ、０ＢＣ、１３
    Ｃ、０３Ｄ、０ＢＤ、１３Ｄ及び１ＥＦにより表される
    ７通りの９ビット・ワードとを含む、２５６通りのサブ
    コード・ワードのセットから、前記サブコード・ワード
    が選択される、請求項３または請求項７記載の方法。
  9. 【請求項９】ｊ＝４、ｋ＝１４及びｑ＝２２であって、 前記第１の複数の禁止ビット・パターン及びそれぞれの
    代替ビット・パターンが、表３に従い定義され、 【表３】 前記第２及び第３の複数の禁止ビット・パターン及びそ
    れぞれの代替ビット・パターンが、それぞれ表４及び表
    ５に従い定義され、 【表４】 【表５】 前記第４の複数の禁止ビット・パターン及びそれぞれの
    代替ビット・パターンが、表６に従い定義され、 【表６】 一連の前記１７ビット・コード・ワードにおいて、値"
    １"の４連続ビットのランが、前記コード・ワードの第
    ８ビットまたは第１６ビットで開始する位置においての
    み発生し得、他の全ての位置において、値"１"の連続ビ
    ットの最大数が３である、請求項２または請求項８記載
    の方法。
  10. 【請求項１０】コード・ワードが磁気記録媒体上に記録
    され、そこから再生される磁気記録チャネルに、一連の
    前記ｎビット・コード・ワードを供給するステップと、 前記記録媒体から再生された一連の前記コード・ワード
    を復号化し、一連の前記ｍビット・データ・ワードを復
    元するステップとを含む、請求項１乃至請求項９のいず
    れかに記載の方法。
  11. 【請求項１１】一連のｍビット・データ・ワードを符号
    化して、磁気記録チャネルへ供給するための一連のｎビ
    ット・コード・ワード（ｎ＞ｍ）を生成する装置（４、
    ２０）であって、 各ｍビット・データ・ワードを複数のビット・ブロック
    に区分化する手段（５ａ、６ａ、７ａ；２１ａ、２２、
    ２３）と、 ｍビット・データ・ワードから導出される結果のビット
    ・シーケンスがｎビット・シーケンスを構成するよう
    に、前記ブロックの少なくとも１つを有限状態符号化方
    式に従い符号化する符号器手段（５、６、７；２１）
    と、 違反訂正の少なくとも１ステージにより、前記ｎビット
    ・コード・ワードを生成する違反訂正手段（８、９；２
    ５、２６、２７、２８）と を含み、違反訂正の前記のまたは各ステージが、ｎビッ
    ト・シーケンス内の１つ以上の所定の位置において、複
    数の禁止ビット・パターンのいずれかの発生を検出し、
    検出された禁止ビット・パターンを、それぞれの代替ビ
    ット・パターンにより置換する手段を含み、 一連の前記ｎビット・コード・ワードにおいて、所与の
    値の連続ビットの最大数が第１の所定数ｊ（ｊ≧２）に
    制限され、他の値の連続ビットの最大数が第２の所定数
    ｋに制限されるように、前記有限状態符号化方式及び前
    記禁止及び代替ビット・パターンが予め決定される、装
    置。
  12. 【請求項１２】一連の前記ｎビット・コード・ワードに
    おいて、前記所与の値の２連続ビットのシーケンスに続
    き、前記他の値の２連続ビットを伴う４ビット周期を有
    する周期的ビット・ストリング内の最大ビット数が、第
    ３の所定数ｑに制限されるように、前記違反訂正手段
    （８、９；２５、２６、２７、２８）において、前記禁
    止及び代替ビット・パターンが予め定義される、請求項
    １１記載の装置。
  13. 【請求項１３】前記所与の値のビットが値"１"のビット
    である、請求項１１または請求項１２記載の装置。
  14. 【請求項１４】ｍ＝１６及びｎ＝１９であって、 前記区分化手段（５ａ、６ａ、７ａ）が、各１６ビット
    ・データ・ワードをそれぞれ６ビット、６ビット及び４
    ビットの第１、第２及び第３のブロックに区分化するよ
    うに構成され、 前記符号器手段が、前記第１のブロックを符号化して、
    第１のサブコード・ワードを生成するコード率６／７ブ
    ロック符号器（５）と、第２のブロックを符号化して、
    第２のサブコード・ワードを生成するコード率６／７の
    ２状態符号器（６）と、第３のブロックを符号化して、
    第３のサブコード・ワードを生成するコード率４／５ブ
    ロック符号器（７）とを含み、第１のサブコード・ワー
    ドの最後のビットが前記２状態符号器の入力に供給され
    て、その状態を決定し、前記結果のビット・シーケンス
    が１９ビット・シーケンスであり、 前記違反訂正手段（８、９）が、前記１９ビット・シー
    ケンス内において、第１及び第２のサブコード・ワード
    間の境界にまたがる第１の複数の禁止ビット・パターン
    のいずれかの発生を検出し、前記１９ビット・シーケン
    ス内において、第２及び第３のサブコード・ワード間の
    境界にまたがる第２の複数の禁止ビット・パターンのい
    ずれかの発生を検出し、検出された禁止ビット・パター
    ンを、それぞれの代替ビット・パターンにより置換す
    る、違反訂正の単一ステージにより、１９ビット・コー
    ド・ワードを生成するように構成される、請求項１１乃
    至請求項１３のいずれかに記載の装置。
  15. 【請求項１５】ｊ＝２の下でシャノン・カバーの状態２
    から開始し、状態１または２で終了する７つの遷移によ
    り、シャノン・カバーから生成され、１６進形式で０
    ０、０１及び４Ｃにより表されるワードを廃棄すること
    により取り残される５４通りの７ビット・ワードと、１
    ６進形式で０３、０Ｂ、１３、２３、４３、１Ｂ、２
    Ｂ、４Ｂ、５３及び５Ｂにより表される１０通りの７ビ
    ット・ワードとを含む、６４通りのサブコード・ワード
    のセットから、前記第１のサブコード・ワードを選択す
    るように、前記コード率６／７ブロック符号器（５）が
    構成され、 ｊ＝２の下でシャノン・カバーの状態２から開始し、状
    態１または２で終了する７つの遷移により、シャノン・
    カバーから生成され、１６進形式で００及び１９により
    表されるワードを廃棄することにより取り残される５５
    通りの７ビット・ワードと、１６進形式で０３、０Ｂ、
    １３、２３、４３、１Ｂ、２Ｂ、４Ｂ、３３、５３及び
    ５Ｂにより表される１１通りの７ビット・ワードとを含
    む、６６通りのサブコード・ワードのセットから、前記
    第２のサブコード・ワードを選択するように、前記コー
    ド率６／７の２状態符号器（６）が構成され、 前記第２のブロックの第１の所定値に対して、前記第１
    のサブコード・ワードの前記最後のビットが０か１かに
    従い、前記２状態符号器（６）が第２のサブコード・ワ
    ードをそれぞれ５６または３３として選択するように構
    成され、前記第２のブロックの第２の所定値に対して、
    前記第１のサブコード・ワードの前記最後のビットが０
    か１かに従い、前記２状態符号器（６）が第２のサブコ
    ード・ワードをそれぞれ４Ｃまたは０６として選択する
    ように構成され、 前記コード率４／５ブロック符号器（７）が前記第３の
    サブコード・ワードを、１６進形式で０１、０２、０
    ４、０５、０６、０８、０９、０Ａ、０Ｃ、０Ｄ、１
    ０、１１、１２、１４、１５及び１６により表される１
    ６通りの５ビット・サブコード・ワードのセットから選
    択するように構成される、請求項１３または請求項１４
    記載の装置。
  16. 【請求項１６】ｊ＝２、ｋ＝９及びｑ＝１４であって、 前記第１の複数の禁止ビット・パターンが、前記１９ビ
    ット・シーケンスの第４ビット乃至第１０ビットのビッ
    ト・パターンを含み、前記第１の複数の禁止ビット・パ
    ターン及びそれぞれの代替ビット・パターンが、表７に
    従い定義され、 【表７】 前記第２の複数の禁止ビット・パターンが、前記１９ビ
    ット・シーケンスの第１１ビット乃至第１９ビットのビ
    ット・パターンを含み、前記第２の複数の禁止ビット・
    パターン及びそれぞれの代替ビット・パターンが、表８
    に従い定義されるように、前記違反訂正手段（８、９）
    が構成される、請求項１２または請求項１５記載の装
    置。 【表８】
  17. 【請求項１７】ｍ＝１６及びｎ＝１７であって、 前記区分化手段（２１ａ、２２、２３）が、各１６ビッ
    ト・データ・ワードをそれぞれ４ビット、８ビット及び
    ４ビットの第１、第２及び第３のブロックに区分化する
    ように構成され、 前記符号器手段が、前記第２のブロックを符号化して、
    サブコード・ワードを生成するコード率８／９ブロック
    符号器（２１）を含み、前記結果のビット・シーケンス
    が１７ビット・シーケンスであり、 前記違反訂正手段（２５、２６、２７、２８）が違反訂
    正の３つのステージにより、１７ビット・コード・ワー
    ドを生成するように構成され、前記３つのステージが、 前記１７ビット・シーケンス内において、第１の複数の
    禁止１７ビット・パターンのいずれかの発生を検出し、
    検出された禁止ビット・パターンを、それぞれの代替ビ
    ット・パターンにより置換し、次に１７ビット・シーケ
    ンスをそれぞれ８ビット、１ビット及び８ビットの第
    ４、第５及び第６のブロックに区分化する第１のステー
    ジと、 前記第４のブロック内において、第２の複数の禁止８ビ
    ット・パターンのいずれかの発生を検出し、前記第６の
    ブロック内において、第３の複数の禁止８ビット・パタ
    ーンのいずれかの発生を検出し、検出された禁止ビット
    ・パターンを、それぞれの代替ビット・パターンにより
    置換する第２のステージと、 第２のステージから生じた１７ビット・パターン内にお
    いて、第４の複数の禁止１７ビット・パターンのいずれ
    かの発生を検出し、検出された禁止ビット・パターン
    を、それぞれの代替ビット・パターンにより置換する第
    ３のステージとを含む、請求項１１乃至請求項１３のい
    ずれかに記載の装置。
  18. 【請求項１８】ｊ＝３の下でシャノン・カバーの状態３
    から開始し、状態１または２で終了する９つの遷移によ
    り、シャノン・カバーから生成される２４９通りの９ビ
    ット・ワードと、１６進形式で０３Ｃ、０ＢＣ、１３
    Ｃ、０３Ｄ、０ＢＤ、１３Ｄ及び１ＥＦにより表される
    ７通りの９ビット・ワードとを含む、２５６通りのサブ
    コード・ワードのセットから、前記サブコード・ワード
    を選択するように、前記コード率８／９ブロック符号器
    （２１）が構成される、請求項１３または請求項１７記
    載の装置。
  19. 【請求項１９】ｊ＝４、ｋ＝１４及びｑ＝２２であっ
    て、 前記第１の複数の禁止ビット・パターン及びそれぞれの
    代替ビット・パターンが、表９に従い定義され、 【表９】 前記第２及び第３の複数の禁止ビット・パターン及びそ
    れぞれの代替ビット・パターンが、それぞれ表１０及び
    表１１に従い定義され、 【表１０】 【表１１】 前記第４の複数の禁止ビット・パターン及びそれぞれの
    代替ビット・パターンが、表１２に従い定義され、 【表１２】 一連の前記１７ビット・コード・ワードにおいて、値"
    １"の４連続ビットのランが、前記コード・ワードの第
    ８ビットまたは第１６ビットで開始する位置においての
    み発生し得、他の全ての位置において、値"１"の連続ビ
    ットの最大数が３であるように、前記違反訂正手段（２
    ５、２６、２７、２８）が構成される、請求項１２また
    は請求項１８記載の装置。
  20. 【請求項２０】先行する請求項のいずれかに記載の符号
    器装置（４、２０）と、 一連の前記ｎビット・コード・ワードを磁気記録媒体上
    に記録し、前記コード・ワードを前記記録媒体から再生
    する手段を含む記録チャネルと、 前記記録媒体から再生された一連の前記ｎビット・コー
    ド・ワードを復号化し、一連の前記ｍビット・データ・
    ワードを復元する復号器装置（１１、３０）とを含む、
    データ記憶システム。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004502264A (ja) * 2000-06-27 2004-01-22 シーゲイト　テクノロジー　エルエルシー 連結された誤り訂正コードを有する磁気記録チャンネル内で不等保護により符号化する方法と装置
EP1433294A1 (en) * 2001-09-24 2004-06-30 Koninklijke Philips Electronics N.V. Infrared communications system comprising a coding function to reduce the maximum number of consecutive spaces in the signal sent
US7228480B1 (en) * 2001-12-11 2007-06-05 Maxtor Corporation Rate-1 coding for increasing timing information in recording data
US7320094B2 (en) * 2003-07-22 2008-01-15 Intel Corporation Retraining derived clock receivers
US7395482B2 (en) 2003-12-18 2008-07-01 International Business Machines Corporation Data storage systems
FR2868895B1 (fr) * 2004-04-09 2006-06-16 Thales Sa Procede de transmission serie de donnees entre un emetteur et un recepteur
US7030789B1 (en) 2004-12-01 2006-04-18 Hitachi Global Storage Technologies Netherlands B.V. Techniques for applying modulation constraints to data using periodically changing symbol mappings
US7064687B1 (en) 2005-01-31 2006-06-20 Hitachi Global Storage Technologies Netherlands B.V. Techniques for modulating data using short block encoders
US7071851B1 (en) 2005-01-31 2006-07-04 Hitachi Global Storage Technologies Netherlands B.V. Techniques for implementing non-uniform constraints in modulation encoded data
US7142134B2 (en) * 2005-02-01 2006-11-28 Hitachi Global Storage Technologies Netherlands B.V. Techniques for generating modulation codes using running substitutions
US7126502B2 (en) * 2005-02-01 2006-10-24 Hitachi Global Storage Technologies Netherlands B.V. Techniques for using interleaved encoders to obtain modulation constraints
JP2006277903A (ja) * 2005-03-30 2006-10-12 Hitachi Global Storage Technologies Netherlands Bv 符号化装置、及び復号装置
US7714748B1 (en) * 2005-07-22 2010-05-11 Marvell International Ltd. Systems and methods for constructing high-rate constrained codes
JP4765964B2 (ja) * 2007-03-05 2011-09-07 ソニー株式会社 符号化方法および符号化装置、並びに復号方法および復号装置
KR101221915B1 (ko) 2007-08-14 2013-01-15 엘지전자 주식회사 데이터 전송방법
US7777652B2 (en) * 2008-10-29 2010-08-17 Silicon Image, Inc. Coding system for memory systems employing high-speed serial links
US20130325883A1 (en) * 2012-06-01 2013-12-05 Kelsey L. Bruso Preserving data integrity across incompatible computer architectures
US9027147B2 (en) * 2013-05-13 2015-05-05 Hewlett-Packard Development Company, L.P. Verification of serialization codes
GB2514165B (en) 2013-05-16 2015-06-24 Canon Kk Transmission errors management in a communication system
US20230254108A1 (en) * 2022-02-08 2023-08-10 Samsung Display Co., Ltd. System and method for efficient transition encoding

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4486739A (en) * 1982-06-30 1984-12-04 International Business Machines Corporation Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code
JPH06197024A (ja) * 1992-11-09 1994-07-15 Sony Corp 変調方法、変調装置及び復調装置
KR0165441B1 (ko) * 1995-09-18 1999-03-20 김광호 디지털 데이터 채널 부호화 및 복호화방법과 그 장치
US5731768A (en) * 1996-01-31 1998-03-24 Seagate Technology, Inc. Method and apparatus for implementing codes with maximum transition run length
US5859601A (en) 1996-04-05 1999-01-12 Regents Of The University Of Minnesota Method and apparatus for implementing maximum transition run codes
KR100219608B1 (ko) * 1996-07-23 1999-10-01 윤종용 디지탈 기록 미디어와 디지탈 통신등의 디지탈 채널에 채택되는 신호변조방법
JP3207123B2 (ja) 1996-08-07 2001-09-10 富士通株式会社 最尤検出方法及び情報記録再生装置
US5968199A (en) 1996-12-18 1999-10-19 Ericsson Inc. High performance error control decoder
US6097320A (en) * 1998-01-20 2000-08-01 Silicon Systems, Inc. Encoder/decoder system with suppressed error propagation
JP4058153B2 (ja) * 1998-02-25 2008-03-05 株式会社日立グローバルストレージテクノロジーズ 符号化方法およびそれを用いた記録再生装置
US6241778B1 (en) * 1999-06-18 2001-06-05 Lucent Technologies Inc. Methods and apparatus for implementing run-length limited and maximum transition run codes

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ｂ．Ｂｒｉｃｋｅｒ ＆ Ｊ．Ｍｏｏｎ，Ｄｅｓｉｇｎ ｏｆ ａ Ｒａｔｅ ６／７ Ｍａｘｉｍｕｍ Ｔｒａｎｓｉｔｉｏｎ Ｒｕｎ Ｃｏｄｅ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＭＡＧＮＥＴＩＣＳ，米国，１９９７年 ９月，ＶＯＬ．３３，ＮＯ．５，２７４９−２７５１
Ｊ．Ｍｏｏｎ ＆ Ｂ．Ｂｒｉｃｋｅｒ，Ｍａｘｉｍｕｍ Ｔｒａｎｓｉｔｉｏｎ Ｒｕｎ Ｃｏｄｅｓ ｆｏｒ Ｄａｔａ Ｓｔｏｒａｇｅ Ｓｙｓｔｅｍｓ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＭＡＧＮＥＴＩＣＳ，米国，ＩＥＥＥ，１９９６年 ９月，ＶＯＬ．３２，ＮＯ．５，３９９２−３９９４

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